KR20030032653A - 반도체소자의 캐패시터 제조방법 - Google Patents

반도체소자의 캐패시터 제조방법 Download PDF

Info

Publication number
KR20030032653A
KR20030032653A KR1020010064601A KR20010064601A KR20030032653A KR 20030032653 A KR20030032653 A KR 20030032653A KR 1020010064601 A KR1020010064601 A KR 1020010064601A KR 20010064601 A KR20010064601 A KR 20010064601A KR 20030032653 A KR20030032653 A KR 20030032653A
Authority
KR
South Korea
Prior art keywords
lower electrode
capacitor
polysilicon
mps
grown
Prior art date
Application number
KR1020010064601A
Other languages
English (en)
Inventor
최웅
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010064601A priority Critical patent/KR20030032653A/ko
Publication of KR20030032653A publication Critical patent/KR20030032653A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체소자의 MIS 캐패시터 제조방법에 관한 것으로, 폴리실리콘 하부전극에서 MPS 구조가 도핑이 안 된 실리콘(Undoped Poly Silicon) 에서 형성되는 특성을 이용하여, 이온주입을 폴리실리콘 하부전극의 상부지역와 바닥지역으로 선택적으로 주입하여, 상기 폴리실리콘 하부전극의 상부지역과 바닥지역으로 MPS의 성장이 억제되어, 바닥지역으로는 캐패시터의 누설전류 특성을 개선시키므로 메모리 소자 제조시 수율을 증대시킬 수 있으며, 상부지역에서는 MPS 구조의 과성장을 원천적으로 방지할 수 있어 전극분리가 용이하며 MPS 구조가 탈락하여 생기는 비트 불량 발생 원인도 제거할 수 있는 유리한 효과가 있다. 또한 별도의 마스크 단계를 사용하는 이온주입 공정이 아닌 블랑켓으로 진행을 함으로 마스크 단계의 증가가 없이 누설전류를 억제하고, 비트 불량 발생 원인을 제거하는 효과가 있다.

Description

반도체소자의 캐패시터 제조방법{METHOD OF FORMING CAPACITOR IN MEMORY DEVICE}
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 기억 소자들 중 DRAM(Dynamic Random Access Memory)은 집적도가 증가함에 따라 기억정보의 기본단위인 1비트를 기억시키는 메모리 셀의 면적은 작아지고 있다. 그런데 셀의 축소에 비례하여 캐패시터의 면적을 감소 시킬 수는 없는 바, 이는 센싱(sensing) 신호 마진(signal margin), 센싱 속도, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성 등을 위해서는 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다. 따라서 제한된 셀 면적내에 메모리 캐패시터의 용량(C)을 적정값 이상 유지시키기 위한 방법은 C=εAs/d (ε:유전률, As:표면적, d:유전체 두께) 와 같이, 첫째는 유전체 두께(d)를 감소시키는 방법, 둘째는 캐패시터의 유효 표면적(As)을 증가시키는 방법, 셋째는 유전율(ε)이 높은 재료를 사용하는 방법이 고려되어 왔다.
이중에서 세번째의 경우에 대하여 구체적으로 살펴보면 다음과 같다. 종래 캐패시터에 이용되는 유전체막은 SiO2로부터 유전률이 거의 2배인 Si3N4를 사용한 NO(Nitride-Oxide) 또는 ONO(Oxide-Nitride-Oxide) 박막이 주류였다. 하지만 SiO2, NO(Nitride-Oxide), ONO(Oxide-Nitride-Oxide) 박막 등은 물질자체의 유전률이 작으므로 유전체 박막의 두께를 줄이거나 표면적을 넓힌다고 해도 높은 정전용량을 구현할 만한 여지가 없게 되어 새로운 물질을 도입할 수 밖에 없는 상황에 이르렀다. 결국 고집적 DRAM에서는 기존 유전체 박막을 대신할 물질로서 (Ba,Sr)TiO3(이하 BST라 함), (Pb,Zr)TiO3(이하 PZT라 함), Ta2O5등의 유전체 박막을 도입하였다. 이 중 Ta2O5유전체 박막은 실리콘 질화막에 대비하여 3배 이상의 유전률(약 20~25)을 가지며 BST나 PZT에 비해 에칭이 용이하다. 또한 화학기상증착(Chemical Vapor Deposition, CVD)법으로 증착(deposition)할 경우 스텝커버리지(step coverage)가 우수한 특징이 있다. 한편, 최근에는 Ta2O5의 불안정한 화학양론비를 개선하기 위하여 TaON의 개발이 이루어지고 있다.
상기와 같이 고유전율을 가지는 Ta2O5또는 TaON을 유전체막으로 사용하는 캐패시터에서는 전극물질의 선택이 강유전체의 특성에 크게 영향을 미친다. 즉, Ta2O5또는 TaON을 유전체막을 이용하는 경우에는 기존의 NO(Nitride-Oxide) 캐패시터와 달리 MIS 구조에 바탕을 두고 있다. 여기서 M은 플레이트 노드로 사용되는 금속 전극을 나타내고, I는 절연체인 유전체를 나타내며, 그리고 S는 스토리지 노드로 사용되는 폴리실리콘을 나타낸다. Ta2O5캐패시터의 상부전극인 플레이트 전극은 폴리실리콘/TiN이나 폴리실리콘/WN의 적층구조로 되어 있다. 하부전극인 스토리지 전극은 그 표면이 RTN(Rapid Thermal Nitration) 처리된 폴리실리콘을 사용한다.
한편 DRAM 셀에 저장되는 데이타는 캐패시터에 저장된 전하량으로 보존되며,정기적인 리프레시 동작 모드를 통해 데이타가 유지되게 된다. 즉, DRAM이 제대로 동작되려면 리프레시 주기 동안 저장 전하의 유실이 없어야 한다. 제품의 집적도가 증가되면서 리프레시 주기는 길어지는 경향이며, 특히 대기전력(Stand-by Power) 소모를 줄이기 위하여 리프레시의 주기를 증가시키는 제품들의 수요가 증가되고 있다. 반면에 공정측면에서는 셀의 디자인 룰이 엄격해지면서 전하의 유실을 유발하는 요인들이 많이 발생하게 된다. 이러한 전하의 유실을 일으키는 원인은 메모리 셀의 스토리지 노드 접합에서 발생하는 접합 누설 전류와 메모리 셀 트랜지스터의 문턱전압 이하에서의 누설전류, 캐패시터 유전체의 누설전류, 알파입자와 우주선에 의한 전하 손실 등이다.
다음에서 상술할 종래의 MIS 구조의 캐패시터는 구조적으로 하부전극 증착 두께가 달라짐에 따라 캐패시터의 하부전극의 바닥에서 누설전류가 증가하는 바, 이하 종래의 캐패시터의 형성방법과 함께 설명한다.
도 1a 내지 도 1c는 종래 기술에 의한 MIS 구조의 캐패시터 형성 단면도이다.
도 1a는 종래 기술에 의한 캐패시터의 폴리실리콘 하부전극 형성 단면도이다.
반도체기판(100) 상에 층간절연막(105)을 형성한 후, 상기 층간절연막을 관통하여 반도체기판의 활성영역(active region, 도시되어 있지 않음)과 연결되는 스토리지 콘택홀을 형성한다. 상기 콘택홀을 폴리실리콘, 실리사이드층, 베리어층으로 채워 도전성 플러그(110)를 형성한다. 그 다음 컨캐이브 캐패시터의 스토리지노드를 형성하기 위하여 희생산화막을 형성하고, 상기 도전성 플러그(110)와 대응되는 상부를 선택적 식각하여 스토리지노드 홀과 희생산화막 패턴(115a)을 형성한다. 그 후 하부전극이 형성될 폴리실리콘을 증착한다. 다음으로 상기 폴리실리콘을 에치백 또는 화학 기계 연마(Chemical Mecanical Polishing, CMP)로 이용하여 스토리지노드 분리하여 하부전극 패턴(120a)을 형성한다.
도 1b는 종래 기술에 의한 준안정성 폴리실리콘 성장 단면도이다.
상기 폴리실리콘 하부전극 패턴(120a)에 울퉁불퉁한 엠보싱 형상의 준안정성 폴리실리콘(Metastable Poly Silicon, 이하 MPS라 한다)을 성장시켜 캐패시터의 유효 표면적을 늘린다. MPS구조는 하부전극 패턴의 측벽과 바닥에 성장한 MPS 구조(130a)뿐만 아니라 하부전극 패턴의 상부에 성장한 MPS 구조(130b)도 존재한다.
현재 MIS 구조를 가지는 Ta2O5또는 TaON의 캐패시터의 정전용량(capacitance)을 증가시키기 위해서 행해지고 있는 방법으로 폴리실리콘의 표면적을 증가시키기 위하여 울퉁불퉁한 구조인 엠보싱 형상의 준안정성 폴리실리콘(Metastable Poly Silicon, 이하 MPS라 한다)을 성장시키는 방법들을 사용한다. 그런데, 캐패시터의 정전용량 증대를 위해서 MPS 구조를 형성시키는 방법을 사용함에 있어서, 하부전극 패턴의 상부 구조에서 성장한 MPS 구조(130b)가 과성장 되는 경우 전극간의 분리가 안되는 부분이 발생하며, 이는 후속의 전기적 특성 평가에 있어 이중 비트 불량(Dual Bit Fail)을 유발한다. 이를 방지하고자 CMP를 이용하여 분리를 하기도 하는데 이 또한 MPS 조각이 하부전극 안으로 들어가 제거가 되지 않을 경우 싱글 비트 불량(Single Bit Fail)을 유발하는 문제점이 있다.
도 1c는 종래 기술에 의한 유전체막(135) 및 상부전극(140) 형성 단면도이다.
상기 MPS 구조(130a)가 성장한 하부전극 패턴(120a) 위로 유전체막 및 상부전극을 형성하여 캐패시터를 완성한다.
상술한 종래의 캐패시터 제조방법에서는 필요한 정전용량을 확보하기 위하여 캐패시터의 하부전극의 높이는 기하학적으로 높이가 높은 구조를 가진다. 또한, 표면적 증가를 위한 MPS 구조의 추가로 표면 구조가 요철이 심한 구조를 가지게 되어 유전물질 증착시 하부전극의 위치에 따라 증착되는 두께는 달라지게 된다. 이는 유전물질을 증착 균일도가 좋은 화학기상증착(Chemical Vapor Depopsition, CVD)법으로 증착시에도 하부전극의 구조적 문제로 상부의 증착두께(t 상부)와 하부의 증착두께(t 하부)가 상부 대비 하부가 적게 증착이 되어진다. 따라서 증착이 적게되는 하부전극 바닥 지역에서는 상하부 전극간의 간격이 작아지게 되어 상대적으로 다른 부위에 비해 전기장(Electric Field)가 강하게 걸리게 되며, 이러한 두께 차이로 의한 전자(electron)의 터널링(tunneling)이 커서 누설 전류가 많아지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 누설전류 특성이 양호하고, 이중 비트 불량이나 싱글 비트 불량이 없는 MIS 캐패시터 제조방법을 제공하는데 목적이 있다.
도 1a는 종래 기술에 의한 캐패시터의 폴리실리콘 하부전극 형성 단면도,
도 1b는 종래 기술에 의한 준안정성 폴리실리콘 성장 단면도,
도 1c는 종래 기술에 의한 유전체막 및 상부전극 형성 단면도,
도 2a에 본 발명의 제1 실시예에 따른 캐패시터의 하부전극 패턴 형성 단면도,
도 2b는 본 발명의 제1 실시예에 따른 MPS 구조 형성 단면도,
도 2c은 본 발명의 제1 실시예에 따른 유전체막 형성 단면도,
도 2d는 본 발명의 제1 실시예에 따른 상부전극 형성 단면도,
도 3a는 본 발명의 제2 실시예에 따른 하부전극 도전층 형성 단면도,
도 3b는 본 발명의 제2 실시예에 따른 하부전극 분리 단면도.
*도면의 주요 부분에 대한 부호의 설명
220a,b: 하부전극 패턴 230 : MPS 구조
235 : 유전체막 240 : 상부전극
상기 목적을 달성하기 위한 본 발명의 캐패시터 제조방법은, 이온주입 되지 않은 하부전극 측벽에는 MPS를 구조가 성장되며, 이온주입된 하부전극의 바닥 및 측벽에는 MPS 구조가 성장되지 않은 폴리실리콘 하부전극을 형성하는 단계; 상기 하부전극 위로 유전체막을 형성하는 단계; 및 상기 유전체막 위로 캐패시터의 상부전극을 형성하는 단계를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 캐패시터는, 이온주입 되지 않은 하부전극 측벽에는 MPS를 구조가 성장되며, 이온주입된 하부전극의 바닥 및 상부에는 MPS 구조가 성장되지 않은 폴리실리콘 하부전극; 상기 하부전극 위로 형성된 유전체막; 및 상기 유전체막 위로 형성된 상부전극을 포함한다.
본 발명은 하부전극 바닥의 유전물질의 증착 두께의 불균일성으로 인한 하부전극 바닥의 전기장을 완화시키기 위하여, MPS 구조를 하부전극 바닥에는 형성하지 못하게 한다. 즉, MPS 구조가 도핑이 안 된 실리콘(Undoped Poly Silicon) 에서 형성되는 특성을 이용한 것으로서, 저에너지 이온 주입(Low Energy Ion Implantation)을 이용하여 하부전극 바닥 부분의 도핑이 안 된 실리콘(Undoped Poly Silicon)을 도핑된 실리콘(Doped Silicon)으로 선택적으로 변화시켜 하부전극의 바닥부분에서는 MPS 구조를 발생시키지 않음으로서 전기장을 약하게 걸리게 하여 누설전류를 감소시키는 것이다.
또한, 단위 셀 당 캐패시터의 독립된 데이타 저장을 위해서 하부전극은 전극간 분리되어야 하는데, MPS 구조를 형성시킴에 있어 하부전극의 상부에서 MPS 구조가 과성장(overgrowing)되는 경우를 억제하여, 후속의 전기적 특성 평가에 있어 이중 비트 불량(Dual Bit Fail)을 유발하는 것을 억제할 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 제1 실시예이다.
도 2a에 본 발명에 따른 캐패시터의 하부전극 패턴(220a) 형성 단면도이다.
반도체기판(200) 상에 층간절연막(205)을 형성한 후, 상기 층간절연막을 관통하여 반도체기판의 활성영역(active region, 도시되어 있지 않음)과 연결되는 스토리지 콘택홀을 형성한다. 상기 콘택홀을 폴리실리콘, 실리사이드층, 베리어층으로 채워 도전성 플러그(210)를 형성한다. 그 다음 컨캐이브 캐패시터의 스토리지노드를 형성하기 위하여 희생산화막을 형성하고, 상기 도전성 플러그(210)와 대응되는 상부를 선택적 식각하여 스토리지노드 홀과 희생산화막 패턴(215a)을 형성한다. 그 후 하부전극이 형성될 폴리실리콘을 증착한다. 다음으로 상기 폴리실리콘을 에치백 또는 화학 기계 연마(Chemical Mecanical Polishing, CMP)로 이용하여 스토리지노드 분리하여 하부전극 패턴(220a)을 형성한다.
하부전극 패턴을 완성한 후 저에너지 이온 주입법을 이용하여 하부전극 패턴의 상부 및 바닥을 도핑(doping)시킨다. 이 때 주의할 점은 이온주입시에경사(tilt)없이 진행하여야 하부전극 패턴 측벽에 도핑을 최소화 할 수 있다.
이온주입은 주기율표 상의 P, As과 같은 5족 원소를 주입하거나, 또는 B와 같은 3족 원소를 주입할 수 있다.
상기 캐패시터 하부전극의 구조는 단순 스택 구조, 실린더 구조, 다중 핀 구조, 컨캐이브 구조 및 다른 구조를 가질 수 있다.
도 2b는 본 발명에 따른 MPS 구조(230) 형성 단면도이다.
상기 하부전극 패턴(220a)을 형성한 후에는, 폴리실리콘의 표면적을 증가시키기 위하여, 울퉁불퉁한 구조인 엠보싱 형상의 준안정성 폴리실리콘(Metastable Poly Silicon, MPS)을 성장시킨다. MPS 구조(230)는 하부전극 패턴의 측벽에는 성장되지만 이온주입법에 의해 도핑된 하부전극 패턴의 상부 및 바닥 부분은 MPS 구조는 성장하지 않는다.
도 2c은 본 발명에 따른 유전체막(235) 형성 단면도이다.
이 때 하부전극의 바닥부분은 MPS가 성장되지 않으므로 균일한 두께의 유전체막을 증착할 수 있다. 따라서, 캐패시터 상부지역의 유전체막 증착두께(t 상부)와 하부지역의 유전체막의 증착두께(t 하부)가 비슷하며, 하부지역에서 전기장이 강하게 걸리는 현상이 없게 되며, 누설전류도 감소한다.
도 2d는 본 발명에 따른 상부전극(240) 형성 단면도이다.
상부전극(240)은 폴리실리콘/TiN이나 폴리실리콘/WN의 적층구조를 사용하거나 Pt, Ir, Ru, IrOx, RuOx, W, WNx, TiN 중에서 선택된 물질을 사용한다.
도 3a 및 도 3b는 본 발명에 따른 제2 실시예이다.
도 3a는 본 발명에 따른 하부전극 도전층(220) 형성 단면도이다.
제1 실시예와 비교하여 제2 실시예에서는 하부전극 도전층을 먼저 분리하지 않고, 이온 주입법을 이용하여 하부전극 도전층의 상부와 바닥부분을 선택적으로 도핑 시킨다. 하부전극 도전층을 제외한 나머지 도면부호와 공정순서는 상술한 제1 실시예와 동일하다.
도 3b는 본 발명에 따른 하부전극 분리하여 하부전극 패턴(220b) 형성 단면도이다.
하부전극을 분리하기 위해서는 에치백 공정 또는 CMP 공정을 사용한다.
이후에 MPS를 성장시키고, 유전체막과 상부전극 도전층을 증착하고 패터닝하는 것은 제1 실시예와 동일하다. 상기의 이온 주입 공정에 의하여 하부전극 패턴의 상부 및 바닥은 이온이 도핑되어 MPS가 성장하지 않게 되며, 이후의 유전체막이 캐패시터의 상부와 하부에서 균일하게 증착되게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 이온주입법을 이용하여 폴리실리콘 상부지역와 바닥지역으로 선택적으로 MPS의 발생이 억제되어 바닥지역으로는 캐패시터의 누설전류 특성을 개선시키므로 메모리 소자 제조시 수율을 증대시킬 수 있으며, 상부지역에서는 MPS 구조의 과성장을 원천적으로 방지할수 있어 전극분리가 용이하며, MPS 구조가 탈락하여 생기는 비트 불량 발생 원인도 제거할 수 있는 유리한 효과가 있다.
또한 별도의 마스크 단계를 사용하는 이온주입 공정이 아닌 블랑켓으로 진행을 함으로 마스크 단계의 증가가 없이 누설전류를 억제하고, 비트 불량 발생 원인을 제거하는 효과가 있다.

Claims (9)

  1. 이온주입 되지 않은 하부전극 측벽에는 MPS를 구조가 성장되며, 이온주입된 하부전극의 바닥 및 측벽에는 MPS 구조가 성장되지 않은 폴리실리콘 하부전극을 형성하는 단계;
    상기 하부전극 위로 유전체막을 형성하는 단계; 및
    상기 유전체막 위로 캐패시터의 상부전극을 형성하는 단계
    를 포함하는 반도체소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 하부전극의 구조는 단순 스택 구조, 실린더 구조, 다중 핀 구조, 컨캐이브 구조 중에서 선택된 구조를 가지는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 이온주입은 경사(tilt) 없이 진행하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 이온주입은 주기율표상의 5족 원소를 주입하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 이온주입은 주기율표상의 3족 원소를 주입하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  6. 이온주입 되지 않은 하부전극 측벽에는 MPS를 구조가 성장되며, 이온주입된 하부전극의 바닥 및 상부에는 MPS 구조가 성장되지 않은 폴리실리콘 하부전극;
    상기 하부전극 위로 형성된 유전체막; 및
    상기 유전체막 위로 형성된 상부전극
    을 포함하는 캐패시터.
  7. 제 6 항에 있어서,
    상기 하부전극의 구조는 단순 스택 구조, 실린더 구조, 다중 핀 구조, 컨캐이브 구조 중에서 선택된 구조를 가지는 것을 특징으로 하는 캐패시터.
  8. 제 6 항에 있어서,
    상기 유전체막은 TaON 또는 Ta2O5를 사용하는 것을 특징으로 하는 캐패시터.
  9. 제 6 항에 있어서,
    상기 상부전극은 폴리실리콘/TiN이나 폴리실리콘/WN의 적층구조 또는 Pt, Ir, Ru, IrOx, RuOx, W, WNx, TiN 중에서 선택된 물질을 사용하는 것을 특징으로 하는 캐패시터.
KR1020010064601A 2001-10-19 2001-10-19 반도체소자의 캐패시터 제조방법 KR20030032653A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010064601A KR20030032653A (ko) 2001-10-19 2001-10-19 반도체소자의 캐패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010064601A KR20030032653A (ko) 2001-10-19 2001-10-19 반도체소자의 캐패시터 제조방법

Publications (1)

Publication Number Publication Date
KR20030032653A true KR20030032653A (ko) 2003-04-26

Family

ID=29565432

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010064601A KR20030032653A (ko) 2001-10-19 2001-10-19 반도체소자의 캐패시터 제조방법

Country Status (1)

Country Link
KR (1) KR20030032653A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101001632B1 (ko) * 2003-07-09 2010-12-17 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930641A (en) * 1995-12-19 1999-07-27 Micron Technology, Inc. Method for forming an integrated circuit container having partially rugged surface
KR20000045884A (ko) * 1998-12-30 2000-07-25 김영환 반도체소자의 캐패시터 형성방법
US6159785A (en) * 1998-08-17 2000-12-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
KR20010086510A (ko) * 2000-03-02 2001-09-13 윤종용 반도체 장치의 커페시터 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930641A (en) * 1995-12-19 1999-07-27 Micron Technology, Inc. Method for forming an integrated circuit container having partially rugged surface
US6159785A (en) * 1998-08-17 2000-12-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
KR20000045884A (ko) * 1998-12-30 2000-07-25 김영환 반도체소자의 캐패시터 형성방법
KR20010086510A (ko) * 2000-03-02 2001-09-13 윤종용 반도체 장치의 커페시터 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101001632B1 (ko) * 2003-07-09 2010-12-17 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법

Similar Documents

Publication Publication Date Title
US7294546B2 (en) Capacitor for a semiconductor device and method of fabricating same
KR100418573B1 (ko) 반도체소자의 제조 방법
US6656789B2 (en) Capacitor for highly-integrated semiconductor memory devices and a method for manufacturing the same
US6586796B2 (en) Capacitor with high dielectric constant materials
US6214688B1 (en) Methods of forming integrated circuit capacitors having U-shaped electrodes
US5530279A (en) Thin film capacitor with small leakage current and method for fabricating the same
US20060183252A1 (en) Ferroelectric memory devices
US7029983B2 (en) Methods of forming MIM type capacitors by forming upper and lower electrode layers in a recess that exposes a source/drain region of a transistor and MIM capacitors so formed
US20050202645A1 (en) Method for forming capacitor of semiconductor device
US6392264B2 (en) Semiconductor memory device and method of producing the same
US6570204B1 (en) Integrated circuitry and DRAM circuitry
US5913129A (en) Method of fabricating a capacitor structure for a dynamic random access memory
US20020155659A1 (en) Vertical ferroelectric capacitor
US6162680A (en) Method for forming a DRAM capacitor
US6309923B1 (en) Method of forming the capacitor in DRAM
KR100379331B1 (ko) 커패시터 하부 전극 및 그 제조 방법
KR20030032653A (ko) 반도체소자의 캐패시터 제조방법
KR20010059517A (ko) 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법
KR100550644B1 (ko) 반도체장치의 캐패시터 제조방법
KR100431739B1 (ko) 반도체소자의 캐패시터 제조방법
KR0168342B1 (ko) 반구 모양의 그레인 실리콘을 갖는 커패시터의 스토리지 전극 제조방법
KR100418587B1 (ko) 전기도금법을 이용한 반도체 메모리 소자의 형성방법
KR100476380B1 (ko) 반도체 장치의 실린더형 캐패시터 제조방법
KR100363698B1 (ko) 커패시터의 전하저장전극 형성방법
KR100468708B1 (ko) 강유전체커패시터및그제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application