KR100363698B1 - 커패시터의 전하저장전극 형성방법 - Google Patents

커패시터의 전하저장전극 형성방법 Download PDF

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Abstract

본 발명은, 커패시터의 전하저장전극 형성방법에 관한 것으로서, 반도체기판에 층간절연막을 적층한 후 콘택홀을 형성하고, 그 콘택홀내에 커패시터의 전하저장전극을 형성할 때, 전하저장전극의 표면에 반구형 그레인돌기를 형성한 후, 플라즈마 이온주입으로 도펀트를 보충하고 이후 동일 챔버내에서, 인 챔버 나이트라이드공정 (In-Chamber Nitride Process)으로 건식세정에 의하여 커패시터 절연막을 적층하므로 습식세정 (Wet Cleaning)공정을 생략하여 전하저장전극의 넥크(Neck)부위가 파단되는 것을 방지하는 매우 유용하고 효과적인 발명이다. 즉, 전하저장전극을 드라이 클리닝하는 산화막 에천트로서 NF3를 사용하므로써 워터 마크(Water Mark)성 결함을 방지하고, 커패시터의 비트 페일(Bit-Fail)을 감소시켜 커패시터의 특성을 향상시킬 뿐만아니라 공정수를 줄일 수 있어서 소자의 생산단가를 저감하도록 하는 장점을 지닌 발명이다.

Description

커패시터의 전하저장전극 형성방법 { Method For Forming The Charge Storage Node Of Capacitor }
본 발명은 커패시터를 형성하는 방법에 관한 것으로서, 특히, 전하저장전극의 표면에 반구형 그레인돌기를 형성한 후, 플라즈마 이온주입으로 도펀트를 보충하고 이후 동일 챔버내에서 커패시터 절연막을 적층하므로 습식세정공정을 생략하여 전하저장전극의 넥크(Neck)부위가 파단되는 것을 방지하는 커패시터의 전하저장전극 형성방법에 관한 것이다.
일반적으로, 커패시터는 반도체소자의 동작에 필요한 전하를 저장하게 되는 것으로서, 반도체소자가 고집적화 되어짐에 따라 단위 셀(Cell)의 크기는 작아지면서 소자의 동작에 필요한 정전용량(Capacitance)은 약간 씩 증가하는 것이 일반적인 경향이며, 현재 64M DRAM이상의 소자에서 필요로 하는 정전용량은 셀당 30fF 이상인 것으로 알려져 있다.
이와 같이, 반도체소자의 고집적화가 이루어짐에 따라 커패시터 역시 소형화될 것을 요구되어지고 있으나 전하를 저장하는 데 한계에 부딪히게 되어 커패시터는 셀의 크기에 비하여 고집적화시키는 데 어려움이 표출되었다.
이러한 점을 감안하여 각 업체에서 커패시터의 전하를 저장하기 위한 구조를 다양하게 변화하기에 이르렀으며, 커패시터의 전하를 증가시키는 방법에는 유전상수가 큰 물질인 Ta2O5, BST를 사용하는 방법, 유전물질의 두께를 낮추는 방법 및 커패시터의 표면적을 늘리는 방법등이 있으며, 최근에는 커패시터의 표면적을 증대시키는 방법이 주로 이용되고 있다.
즉, 커패시터의 전하저장전극의 구조를 보면, 크게 전하를 저장하는 전극은 좁은 평면적 위에 여러층을 쌓아서 넓은 커패시터의 면적을 얻고자 하는 적층구조(Stacked Structure)와, 반도체기판에 일정한 깊이의 홈을 형성한 후 그부위에 커패시터를 형성하여 전하를 저장하도록 하는 홈 구조(Trench Structure)등으로 크게 대별되어지고 있다.
특히, 상기 홈구조는 실린더와 같이 원통형상으로 형성되는 실린더 (Cylinder)타입 및 캐비티(Cavity)타입에 그레인(Grain)을 전극의 표면에 형성시켜 전하저장전극 면적을 증대한 MPS(Meta-Stable Poly Silicon)타입 등으로 구성되어 커패시터의 충전용량을 증가시키는 노력이 이루어지고 있다.
상기 MPS타입 전하저장전극에서 전극의 표면에 그레인을 형성하는 MPS공정을 진행한 후에 커패시터 절연막(Capacitor Dielectric Film)을 형성하기 위하여 습식클리닝(Wet Cleaning)을 진행하게 되는 데, 자연산화막을 제거할 때, 희석된 HF용액을 사용하게 되어 MPS그레인의 성장도에 따라 취약해진 넥크(Neck)부위가 파단되는 현상이 발생하게 된다.
따라서, 반구형 그레인이 파단되면서, 잔류된 폴리실리콘은 비트의 페일(Bit - Fail)을 유발하게 되어 MPS공정 마아진이 줄어든다. 그리고, 플라즈마로 도펀트를 주입하는 공정에서 상당부분의 포스포러스 이온은 하부 전극의 표면부분에 몰려 있고 일부분은 전극 표면에 흡착된 상태이므로 습식클리닝에 의하여 상당부분 유실되어져서 메이저 캐리어(Major Carruer)의 갯수가 줄어 들어서 디플리션 (Depletion)이 심하여 소자의 전기적인 특성을 저하시킬 뿐만 아니라 소자의 수율을 저하시키는 문제점을 지니고 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판에 층간절연막을 적층한 후 콘택홀을 형성하고, 그 콘택홀내에 커패시터의 전하저장전극을 형성할 때, 전하저장전극의 표면에 그레인돌기를 형성한 후, 플라즈마 이온주입으로 도펀트를 보충하고, 이후 동일 챔버 내에서 나이트라이드로 된 커패시터 절연막을 적층하므로 습식 세정공정을 생략하여 전하저장전극의 넥크(Neck)부위가 파단되는 것을 방지하므로 소자의 비트 페일을 방지하여 소자의 전기적인 특성을 증대하는 것이 목적이다.
도 1 내지 도 10은 본 발명에 따른 커패시터의 전하저장전극 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 20 : 층간절연막
25 : 콘택홀 30 : 도핑된 비정질 폴리실리콘층
40 : 코어산화막 50 : 비정질의 사이드월 실리콘층
60 : 그레인돌기 A : 전하저장전극
이러한 목적은 반도체소자의 커패시터용 전하저장전극 형성방법에 있어서, 반도체기판 상에 전하저장전극 패턴을 형성하는 단계와; 상기 단계 후에 전하저장전극의 표면에 실리콘 씨드를 형성한 후, 고진공으로 어닐링하여 반구형의 그레인돌기를 형성하는 단계와; 상기 전체 구조 상에 도펀트를 보충하기 위하여 RF플라즈마 도핑공정을 진행하는 단계와; 상기 단계 후에 상기 전하저장전극에 산화막 에천트를 사용하고, 이를 활성화하기 위하여 RF플라즈마를 사용하여 건식세정을 진행하는 단계와; 상기 건식 세정 공정과의 동일 챔버내에서 인챔버 나이트라이드공정으로 전하저장전극에 커패시터 절연막을 적층하는 단계를 포함한 커패시터의 전하저장전극 형성방법을 제공함으로써 달성된다.
그리고, 상기 층간절연막은 BPSG(Borophosphosilicate Glass), BSG 및 PSG막 등의 도핑된 막과, 열산화막(Thermal Oxide), HTO와 같은 도핑되지 않은 산화막중 어느 하나를 선택하여 사용하도록 한다.
상기 도핑된 비절질의 폴리실리콘층과 사이드월 실리콘층은 SiH4혹은 Si2H6와 같은 실리콘 소오스가스(Si Source Gas)와, N2혹은 He와 같은 불활성가스 (Inert Gas)에 희석시킨 PH3가스, 실리콘소오스가스에 희석된 PH3가스중에 적어도 어느 하나를 선택하여 530℃이하의 온도에서 형성하도록 한다.
상기 비정질의 사이드월 실리콘층은 1E19 atoms/cc이하의 포스포러스 농도를 갖는 도핑된 실리콘, 또는 도핑되지 않은 실리콘을 사용하도록 한다.
그리고, 상기 반구형 그레인돌기를 형성할 때, SiH4혹은 Si2H6와 같은 실리콘 소오스가스를 사용하고, 10-4Torr이하의 압력과 씨딩 온도 이상의 온도에서 적층하도록 한다.
상기 반구형 그레인돌기에 도펀트를 보충할 때, PH3가스의 분위기와, 700 ∼ 750℃의 온도범위에서 형성한다.
상기 산화막에천트는, NF3가스인 것이 바람직 하다.
이하, 첨부한 도면에 의거하여 본 발명에 바람직한 일실시예에 대하여 상세히 설명한다.
도 1 내지 도 10은 본 발명에 따른 커패시터의 전하저장전극 형성방법을 순차적으로 보인 도면이다.
본 발명에 따른 공정을 살펴 보면, 도 1은 반도체기판 상에 층간절연막(20)을 적층하고 마스킹식각으로 콘택홀(25)을 형성한 상태를 도시하고 있다.
이 때, 상기 층간절연막(20)은 BPSG, BSG 및 PSG막 등의 도핑된 막과, 열산화막, HTO와 같은 도핑되지 않은 산화막중 어느 하나를 선택하여 사용하도록 한다.
그리고, 도 2는 상기 층간절연막(20)의 콘택홀(25)내에 도핑된 비정질의 실리콘층(30)을 매립하는 상태를 도시하고 있다.
상기 도핑된 비정질의 실리콘층(30)은 SiH4혹은 Si2H6와 같은 실리콘 소오스가스와, N2혹은 He와 같은 불활성가스에 희석시킨 PH3가스, 실리콘소오스가스에 희석된 PH3가스중에 적어도 어느 하나를 선택하여 530℃이하의 온도에서 형성하도록 한다.
그리고, 도 3 및 도 4는 상기 비정질의 실리콘층(30) 상에 코어산화막(40)을 적층한 후, 마스킹식각으로 전하저장전극의 형상으로 식각하는 코어산화막(40)과 폴리실리콘층(30)을 적층하는 상태를 도시하고 있다.
도 5는 상기 결과물 상에 비정질의 사이드월 실리콘층(50)을 적층하는 상태를 도시하고 있는 것으로서, 상기 비정질의 사이드월 실리콘층(50)은 SiH4혹은 Si2H6와 같은 실리콘 소오스가스와, N2혹은 He와 같은 불활성가스에 희석시킨 PH3가스, 실리콘소오스가스에 희석된 PH3가스중에 적어도 어느 하나를 선택하여 530℃이하의 온도에서 형성하는 상태를 도시하고 있다.
상기 비정질의 사이드월 실리콘층(50)은 1E19 atoms/cc이하의 포스포러스 농도를 갖는 비정질의 도핑된 실리콘, 또는 비정질의 도핑되지 않은 실리콘을 사용하도록 한다.
도 6은 상기 단계 후에 블랭킷 식각(Blanket Etch)으로 전면 식각을 하고, 코어산화막(40)을 제거하여 전하저장전극(Charge Storage Node)(A)을 형성하는 상태를 도시하고 있다.
도 7은 상기 단계 후에 전하저장전극(A)의 표면에 실리콘 씨드를 형성하여 고진공으로 어닐링하여 반구형 그레인돌기(60)를 형성하는 상태를 도시하고 있다.
상기 반구형 그레인돌기(60)을 형성할 때, SiH4혹은 Si2H6와 같은 실리콘 소오스가스를 사용하고, 10-4Torr이하의 압력과 씨딩 온도 이상의 온도에서 적층하도록 한다.
그리고, 도 8은 상기 전하저장전극(A)에 도펀트를 보충하기 위하여 플라즈마 도핑공정을 진행한 상태를 도시하고 있다.
도 9에 도시된 바와같이, 상기 단계 후에 상기 전하저장전극(A)에 드라이 클리닝(Dry Cleaning)을 진행하여 세정하도록 한다.
상기 전하저장전극을 드라이 클리닝할 때, 산화막 에천트(Oxide Etchant)를 사용하고, 이를 활성화하기 위하여 RF플라즈마를 사용하는 것이 바람직 하다.
상기 산화막에천트는, NF3가스인 것이 바람직 하다.
도 10에 도시된 바와 같이, 상기 전하저장전극(A)에 시간지연이 없는(NoTime Delay) 상태로 나이트라이드공정으로 커패시터 절연막(Capacitor Dielectric) (80)을 적층하도록 한다.
따라서, 본 발명에 따른 커패시터의 전하저장전극 형성방법을 이용하게 되면, 반도체기판에 층간절연막을 적층한 후 콘택홀을 형성하고, 그 콘택홀내에 커패시터의 전하저장전극을 형성할 때, 전하저장전극의 표면에 그레인돌기를 형성한 후, 플라즈마 이온주입으로 도펀트를 보충하고, 이후에 동일 챔버내에서, 인 챔버 나이트라이드공정(In-Chamber Nitride Process)으로 건식세정에 의하여 커패시터 절연막을 적층하므로 습식세정(Wet Cleaning)공정을 생략하여 전하저장전극 표면에 형성된 반구형 그레인돌기의 취약한 넥크(Neck)부위가 파단되는 것을 방지하는 매우 유용하고 효과적인 발명이다.
즉, 전하저장전극을 드라이 클리닝하는 산화막 에천트로서 NF3를 사용하므로써 워터 마크(Water Mark)성 결함을 방지하고, 커패시터의 비트 페일(Bit-Fail)을 감소시켜 커패시터의 특성을 향상시킬 뿐만아니라 공정수를 줄일 수 있어서 소자의 생산단가를 저감하도록 하는 장점을 지닌 발명이다.

Claims (6)

  1. 반도체소자의 커패시터용 전하저장전극 형성방법에 있어서, 반도체기판 상에 전하저장전극 패턴을 형성하는 단계와;
    상기 단계 후에 전하저장전극의 표면에 실리콘 씨드를 형성한 후, 고진공으로 어닐링하여 반구형의 그레인돌기를 형성하는 단계와;
    상기 전체 구조 상에 도펀트를 보충하기 위하여 RF플라즈마 도핑공정을 진행하는 단계와;
    상기 단계 후에 상기 전하저장전극에 산화막 에천트를 사용하고, 이를 활성화하기 위하여 RF플라즈마를 사용하여 건식세정을 진행하는 단계와;
    상기 건식 세정 공정과의 동일 챔버내에서 인챔버 나이트라이드공정으로 전하저장전극에 커패시터 절연막을 적층하는 단계를 포함한 커패시터의 전하저장전극 형성방법.
  2. 제 1 항에 있어서, 상기 반구형 그레인돌기를 형성할 때, SiH4혹은 Si2H6와 같은 실리콘 소오스가스를 사용하고, 10-4Torr이하의 압력과 씨딩 온도 이상의 온도에서 적층하는 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
  3. 제 1 항에 있어서, 상기 그레인돌기에 도펀트를 보충할 때, PH3가스의 분위기와, 700 ∼ 750℃의 온도범위에서 형성하고, 플라즈마를 활성화하기 위하여 불활성가스를 사용하는 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
  4. 삭제
  5. 제 1 항에 있어서, 상기 산화막에천트는, NF3가스인 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
  6. 제 1 항에 있어서, 상기 전하저장전극을 건식 세정할 때, 싱글 웨이퍼 타입의 챔버 내에서 NF3가스를 산화막 에천트로 사용하고, 상기 산화막에천트를 활성화하기 위하여 RF플라즈마를 이용하는 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
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