KR100234417B1 - 반구형 실리콘막을 사용하는 커패시터 형성방법 - Google Patents

Abstract

반구형의 실리콘막을 사용하는 커패시터 형성방법이 개시되어 있다. 본 발명은 도전막 패턴 및 도전막 패턴 표면에 형성된 HSG 실리콘막으로 구성된 하부전극 표면을 포스핀 가스를 사용하여 인(P)으로 도우핑시킴으로써, 상부전극에 음(-)의 전압의 가해질지라도 하부전극 표면에 형성되는 공핍층의 폭을 최소화시킬 수 있다. 이에 따라, 상부전극에 인가되는 전압의 극성에 관계없이 일정 커패시턴스를 얻을 수 있다.

Description

반구형 실리콘막을 사용하는 커패시터 형성방법

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반구형 그레인(hemispherical grain ; 이하 "HSG"라 한다) 실리콘막을 사용하는 커패시터 형성방법에 관한 것이다.

반도체소자, 예컨대 DRAM의 집적도가 증가함에 따라 메모리 셀을 구성하는 커패시터가 차지하는 면적이 점점 감소하고 있다. 이에 따라, 셀 커패시턴스가 감소하여 저전압에서의 메모리 셀 동작이 저하되고 알파 입자(α-particle)에 기인한 소프트 에러 발생율(SER ; soft error rate)이 증가하는 문제점이 발생한다. 따라서, 고집적 DRAM의 고성능(high performance) 셀에 적합한 셀 커패시터는 일정한 값 이상의 커패시턴스를 갖도록 형성되어야 한다.

최근에, 셀 커패시터의 커패시턴스를 증가시키기 위한 방법으로 HSG 실리콘막을 하부전극 표면에 형성하여 하부전극의 표면적을 증가시키는 방법이 널리 사용되고 있다(미국 특허 제5, 407, 534호).

HSG 실리콘막을 사용하여 커패시터를 형성하는 일반적인 방법을 살펴보면, 반도체기판의 표면의 활성영역과 연결된 N형의 도전막 패턴을 형성하고 상기 도전막 패턴 표면에 HSG 실리콘막을 형성함으로써, 상기 도전막 패턴과 상기 HSG 실리콘막으로 구성된 하부전극을 형성한다. 이어서, 상기 하부전극 상에 인(Phosphorus)이 함유된 PSG막을 형성하고, 그 결과물을 소정의 온도, 예컨대 900℃에서 어닐링시키어 하부전극의 표면을 도우핑시킨다. 다음에, 상기 PSG막을 제거하고, 그 결과물 전면에 유전체막 및 N형의 상부전극을 차례로 형성함으로써 셀 커패시터를 완성한다. 이와 같이 PSG막을 사용하여 하부전극 표면을 도우핑시키는 방법에 의해 제작된 커패시터의 특성을 측정한 결과가 도 2에 도시되었다. 여기서, 유전체막은 50Å의 등가 산화막두께(equivalent oxide thickness)를 갖는 N/O막(nitride/oxide layer)으로 형성하였고, 하부전극의 표면적은 89, 600㎛²이었다. 그리고, x축은 하부전극이 접지된 상태에서 상부전극에 인가되는 전압을 나타내고, y축은 커패시턴스값을 나타낸다.

도 2를 참조하면, (■), (▲), 및 (●)로 표시한 데이터는 각각 인(P)의 함량이 3wt%, 5wt%, 및 10wt%인 PSG막으로 하부전극 표면을 도우핑시킨 커패시터들의 C-V 플롯들이다. 상기 C-V 플롯들로부터 PSG막을 사용하여 하부전극을 도우핑시킬지라도, 상부전극에 -1.5볼트의 전압이 가해진 상태에서 측정된 최소 커패시턴스(Cmin)가 상부전극에 +1.5볼트의 전압이 가해진 상태에서 측정된 최대 커패시턴스(Cmax)의 약 55%에 해당하는 값을 보임을 알 수 있다.

상술한 바와 같이 HSG 실리콘막으로 구성된 하부전극의 표면을 PSG막으로 도우핑시키는 방법을 사용하는 종래의 커패시터 형성방법에 의하면, 최소 커패시턴스와 최대 커패시턴스의 비(Cmin/Cmax ratio)가 60%보다 작은 값을 보인다. 따라서, 고집적 반도체 기억소자에 적합한 커패시터를 구현하기 위하여 최소 커패시턴스를 증가시켜야 할 필요성이 있다.

본 발명의 목적은 상기 필요성을 충족시키기 위하여 HSG 실리콘막으로 구성된 하부전극의 표면을 효과적으로 도우핑시키어 하부전극의 표면적을 극대화시킴은 물론 상부전극에 가해지는 전압의 변화에 기인하는 커패시턴스의 변화량을 극소화 시킬 수 있는 커패시터의 형성방법을 제공하는 데 있다.

제1도는 본 발명에 따른 커패시터 형성방법을 설명하기 위한 공정순서도이다.

제2도는 종래기술에 의해 제작된 커패시터의 C-V 플롯이다.

제3a도 내지 제3c도는 본 발명의 일 실시예에 따른 여러 가지의 공정조건들에 의해 제작된 커패시터의 최소 커패시턴스를 보여주는 그래프들이다.

제4도는 본 발명의 일 실시예에 따라 제작된 커패시터의 C-V 플롯이다.

제5도는 본 발명의 일 실시예에 따라 제작된 커패시터의 공정 온도에 따른 특성을 보여주는 C-V 플롯이다.

제6도는 본 발명의 다른 실시예에 따라 제작된 커패시터의 C-V 플롯이다.

제7도는 본 발명의 따른 하부전극의 도우핑 농도를 측정한 그래프이다.

상기 목적을 달성하기 위하여 본 발명은 먼저, 반도체 기판 상에 도전막 패턴을 형성한다. 이어서, 상기 도전막 패턴 표면에 반구형의 그레인을 갖는 HSG 실리콘막을 형성함으로써 상기 도전막 패턴 및 상기 HSG 실리콘막으로 구성된 하부전극을 형성한다. 이때, 상기 도전막 패턴은 N형의 불순물로 도우핑된 물질막, 예컨대 N형의 비정질 실리콘막으로 형성하는 것이 바람직하고, 불순물 농도가 낮을수록 HSG 실리콘막의 그레인 크기가 증가한다. 따라서, 하부전극의 표면적을 극대화시키기 위하여 도전막 패턴의 불순물 농도를 낮게 조절하여야 한다. 계속해서, 상기 하부전극이 형성된 결과물을 550℃ 내지 900℃의 온도, 바람직하게는 800℃의 온도에서 약 30분 동안 어닐링시키어 상기 도전막 패턴을 결정화시킨다. 여기서, 상기 도전막 패턴을 결정화시키기 위한 어닐링 공정은 필요에 따라 생략할 수도 있다. 다음에, 상기 하부전극이 형성된 결과물을 포스핀(phosphine ; PH₃) 가스에 노출시키고 소정의 온도에서 어닐링시킴으로써 상기 하부전극 표면을 고농도로 도우핑시킨다. 이때, 상기 하부전극 표면을 포스핀 가스를 사용하여 도우핑시키는 방법으로 급속열처리 공정(RTP) 또는 저압화학기상증착(LPCVD) 공정을 이용하는 것이 바람직하다. 이어서, 상기 하부전극의 표면이 도우핑된 결과물 상에 유전체막 및 상부전극을 차례로 형성함으로써 커패시터를 완성한다.

본 발명에 따르면, HSG 실리콘막의 그레인에 의하여 표면굴곡을 갖는 하부전극의 표면이 포스핀 가스에 함유된 인(P)에 의해 고농도로 도우핑된다. 따라서, 상부전극에 음(-)의 전압이 가해질지라도 하부전극의 표면 아래에 형성되는 공핍층의 폭을 최소화시킬 수가 있으므로 최소 커패시턴스(Cmin)를 증가시킬 수 있다. 또한, HSG 실리콘막을 저농도로 도우핑된 도전막 패턴 표면에 형성하므로 HSG 실리콘막의 그레인을 크고 균일하게 형성할 수 있다. 이에 따라, 최대 커패시턴스(Cmax) 및 최소 커패시턴스(Cmin)가 모두 증가되어 고집적 반도체 기억소자에 적합한 커패시터를 구현할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.

도 1은 본 발명에 따른 커패시터의 형성방법을 설명하기 위한 공정 순서도이다.

도 1을 참조하면, 반도체기판 상에 도전막, 예컨대 N형의 불순물로 도우핑된 비정질 실리콘막을 형성하고, 상기 도전막을 통상의 방법으로 패터닝하여 도전막 패턴을 형성한다(1a). 여기서, 상기 도전막은 1.0×10²⁰atoms/㎤ 이하의 불순물 농도로 도우핑시키는 것이 바람직하다. 본 발명의 실시예에서는 상기 도전막을 8000Å의 두께에서 대략 36Ω/□ 정도의 면저항을 보이도록 저농도로 도우핑시키었으며, 이때 도전막의 불순물 농도는 3.7×10¹⁹atoms/㎤의 값을 보였다.

다음에, 상기 도전막 패턴이 형성된 결과물을 세정하여 도전막 패턴 표면에 잔존하는 오염입자 및 자연산화막을 제거한다(1b). 상기 도전막 패턴 표면을 세정하는 방법으로는 화학용액, 예컨대 불산용액(HF solution) 또는 완충 산화막 제거용액(BOE ; bufferd oxide etchant)을 사용하는 습식 세정공정을 이용할 수 있다. 상기 도전막 패턴을 세정하는 단계는 필요에 따라 생략할 수도 있다.

이어서, 상기 도전막 패턴 표면에 HSG 실리콘막을 형성함으로써, 상기 도전막 패턴과 상기 HSG 실리콘막으로 구성된 하부전극을 형성한다(1c). 여기서, 상기 HSG 실리콘막을 형성하는 방법으로 도전막 패턴이 형성된 결과물을 반응 챔버 내에 로딩시키는 공정과, 상기 반응 챔버 내부를 10^-6torr 이하의 초고진공(ultra high vacuum) 상태로 유지시킨 후 반응 챔버 내에 소저의 가스, 예컨대 사일레인(SiH₄) 가스 또는 다이사일레인(Si₂H₆) 가스를 공급시키어 도전막 패턴 표면에 실리콘 종결정(seed crystal)을 형성시키는 공정과, 상기 소정의 가스 공급을 차단시킨 상태에서 소정의 시간동안 상기 실리콘 종결정을 성장시키는 공정으로 이루어지는 방법이 널리 사용되고 있다. 이때, 상기 HSG 실리콘막은 560℃ 내지 620℃의 온도에서 형성된다. 이와 같이 저농도로 도오핑된 도전막 패턴 표면에 HSG 실리콘막을 형성하면, 균일하고 큰 그레인을 얻을 수 있으므로 하부전극의 표면적을 최대화시킬 수 있다. 이는, 도전막 패턴의 불순물 농도가 낮을수록 HSG 실리콘막의 그레인의 크기가 증가하기 때문이다.

다음에, 상기 하부전극이 형성된 결과물을 550℃ 내지 900℃의 온도, 바람직하게는 800℃의 온도에서 약 30분 동안 어닐링시키어 상기 하부전극을 구성하는 도전막 패턴을 결정화시킨다(1d). 이와 같이 도전막 패턴을 결정화시키면, 하부전극 표면을 도우핑시키기 위한 후속공정을 실시할 때 불순물의 확산이 용이해지므로 하부전극의 표면 농도를 보다 더 높일 수 있다. 이에 대한 실험결과, 즉 도전막 패턴의 도우핑 프로파일(doping profile)이 도 7에 보여졌다.

도 7을 구체적으로 설명하면, 상기 도우핑 프로파일은 SIMS(secondary ion mass spectrometry) 장비를 사용하여 측정되었다. 그리고, 가로축은 도전막 패턴 표면으로부터의 깊이를 나타내고, 세로축은 불순물 농도를 나타낸다. 여기서, 참조부호 7a로 표시한 데이터는 언도우프트 비정질 실리콘막(undoped amorphous silicon layer) 패턴을포스핀(PH₃) 가스를 사용하여 도우핑시킨 시료의 농도 프로파일을 나타내고, 참조부호 7b로 표시한 데이터는 결정화된 실리콘막 패턴을 포스핀 가스를 사용하여 도우핑시킨 시료의 농도 프로파일을 나타낸다. 이때, 포스핀 가스를 이용한 도우핑 공정은 온도, 압력, 포스핀 가스의 유량(flow rate), 및 공정시간이 각각 800℃, 120 Torr, 270sccm(standard cubic centimeter), 및 5분인 공정조건을 적용하여 실시하였다. 그리고, 상기 결정화된 실리콘막 패턴은 언도우프트 실리콘막 패턴을 800℃의 온도에서 30분 동안 어닐링시키어 형성하였다.

도 7에 도시된 바와 같이, 비정질 실리콘막 패턴의 도우핑 프로파일(7a)에 비하여 결정화된 실리콘막 패턴의 도우핑 프로파일(7b)이 더 높은 값을 보임을 알수 있다.

계속해서, 상기 HSG 실리콘막이 형성된 결과물을 상기한 도전막 패턴의 표면을 세정하는 방법과 동일한 방법으로 세정하여 HSG 실리콘막의 표면에 잔존하는 오염입자 및 자연산화막을 제거한다(1e). 이와 같이 HSG 실리콘막의 표면을 세정해주는 이유는 후속의 하부전극 표면을 도우핑시키는 공정시 불순물이 하부전극 표면에 균일하게 확산되도록 하기 위함이다. 이러한 하부전극 표면의 세정공정은 필요에 따라 생략할 수도 있다.

다음에, 상기 하부 전극의 표면을 포스핀(phosphine ; PH₃) 가스를 이용하여 인(P)으로 도우핑시킨다(1f). 이때, 포스핀 가스를 이용하여 하부전극의 표면을 도우핑시키는 방법으로 급속열처리공정(RTP) 또는 저압화학기상증착(LPCVD) 공정을 사용하는 것이 바람직하다. 좀 더 구체적으로 설명하면, 급속 열처리공정으로 하부전극의 표면을 도우핑시키는 경우에는 하부전극이 형성된 반도체기판의 온도 및 상기 반도체기판이 로딩된 챔버 내의 압력을 각각 550℃ 내지 900℃ 및 5 torr 내지 500 torr로 조절하는 것이 바람직하다. 또한, 저압화학기상증착 공정으로 하부전극의 표면을 도우핑시키는 경우에는 하부전극이 형성된 반도체기판이 로딩된 튜브 내의 온도 및 압력을 각각 650℃ 내지 850℃ 및 1 torr 내지 3 torr로 조절하는 것이 바람직하다.

이어서, 포스핀 가스에 함유된 인(P)으로 도우핑된 하부전극 상에 유전체막 및 상부전극을 차례로 형성함으로써, 본 발명에 따른 커패시터를 완성한다(1g 및 1h). 이때, 상기 유전체막은 하부전극의 표면을 급속열처리 공정으로 도우핑시킨후에 급속열처리 장비 내에서 인시투(in-situ) 방식으로 형성할 수 있다. 여기서, 상기 유전체막은 여러 가지의 유전물질로 형성할 수 있으며, 본 발명에서는 상기 유전체막을 이미 널리 알려진 N/O막(nitride/oxide layer)으로 형성하였다.

도 3 내지 도 6은 본 발명에 따라 제작된 커패시터의 특성을 측정한 결과를 설명하기 위한 그래프들이다. 여기서, 커패시터의 하부전극을 구성하는 도전막 패턴은 그 표면적이 89, 600㎛²인 비정질 실리콘막으로 형성하였고, 유전체막은 등가산화막 두께(equivalent oxide thickness)가 50Å인 N/O막으로 형성하였다. 또한, 상기 도전막은 대략 3.7×10¹⁹atoms/㎤의 불순물 농도를 갖는 비정질 실리콘막으로 형성하였다.

도 3a 내지 도 3c는 도 1에서 설명한 본 발명의 일 실시예(급속열처리 공정으로 하부전극 표면을 도우핑시키는 방법)에 따라 제작된 커패시터의 최소 커패시턴스(Cmin ; 하부전극을 접지시킨 상태에서 상부전극에 -1.5볼트를 인가했을 때 측정되는 커패시턴스)를 여러 가지의 공정조건, 예컨대 챔버 내의 압력, 반도체기판의 온도, 포스핀 가스의 유량, 및 공정 시간에 따라 도시한 3차원 그래프들이다.

먼저, 도 3a는 챔버 내의 압력 및 챔버 내로 주입되는 포스핀 가스의 유량을 각각 5torr 내지 120torr 및 30sccm 내지 270sccm로 변화시켰을 때 최소 커패시턴스가 변하는 경향을 도시한 그래프로서, x축, y축, 및 z축은 각각 챔버 내의 압력, 챔버 내로 주입되는 포스핀 가스의 유량, 및 최소 커패시턴스(Cmin)를 나타낸다. 이때, 반도체기판의 온도 및 공정시간은 각각 800℃ 및 300초이었다. 도 3b는 반도체기판의 온도 및 챔버 내로 주입되는 포스핀 가스의 유량을 각각 600℃ 내지 800℃ 및 30sccm 내지 270sccm 으로 변화시켰을 때 최소 커패시턴스가 변하는 경향을 도시한 그래프로서, x축, y축, 및 z축은 각각 반도체기판의 온도, 포스핀 가스의 유량, 및 최소 커패시턴스를 나타낸다. 이때, 챔버 내의 압력 및 공정시간은 각각 120torr 및 300초이었다. 또한, 도 3c는 반도체기판의 온도 및 공정시간을 각각 600℃ 내지 800℃ 및 60초 내지 300초로 변화시켰을 때 최소 커패시턴스가 변하는 경향을 도시한 그래프로서, x축, y축, 및 z축은 각각 반도체기판의 온도, 공정시간, 및 최소 커패시턴스를 나타낸다. 이때, 챔버 내의 압력 및 포스핀 가스의 유량은 각각 120torr 및 270sccm이었다.

도 3a 내지 도 3c로 부터 공정시간, 챔버 내의 압력, 반도체기판의 온도, 및 포스핀 가스의 유량이 증가할수록 최소 커패시턴스도 증가함을 알 수 있다. 특히, 도 3a로부터 최소 커패시턴스는 챔버 내의 압력에 대하여 매우 민감하게 변하는 특성을 보임을 알 수 있으며, 60torr 이하의 입력에서 최소 커패시턴스가 현저하게 감소함을 알 수 있다.

도 4는 도 1에서 설명한 본 발명의 일 실시예(하부전극의 표면을 포스핀 가스를 사용하는 RTP 공정으로 도우핑시키는 방법)에 따라 제작된 커패시터의 C-V 플롯(plot)으로서, 반도체기판의 온도, 공정시간, 챔버 내의 압력, 및 포스핀 가스의 유량이 각각 800℃, 300초, 120torr, 및 270sccm인 공정조건을 적용하여 하부전극의 표면을 도우핑시키었다. 여기서, x축은 상부전극에 인가되는 전압(-1.5볼트 내지 +1.5볼트)을 나타내고, y축은 상부전극에 인가되는 각각의 전압에 대한 커패시턴스를 나타낸다. 그리고, 참조번호 4a 및 4b로 표시한 곡선은 각각 하부전극의 표면을 도우핑시키지 않은 경우 및 하부전극의 표면을 본 발명에 따라 도우핑시킨 경우에 대한 커패시터의 C-V 플롯을 나타낸다.

도 4에 도시된 바와 같이, 하부전극의 표면을 도우핑시키지 않은 커패시터의 최소 커패시턴스(Cmin)는 도 2에서 설명한 종래 기술에 따른 커패시터의 최소 커패시턴스(Cmin)와 비슷한 약 0.8 nF(nano Farad)을 보이는 반면에, 본 발명에 따른 커패시터의 최소 커패시턴스(Cmin) 및 최대 커패시턴스(Cmax)는 각각 약 1.7 nF 및 1.65 nF의 값을 보임을 알 수 있다. 다시 말해서, 본 발명에 따른 커패시터는 Cmin/Cmax 비율이 오히려 1.0보다 큰 값을 보인다. 이는, 하부전극의 표면 농도가 상부전극의 농도보다 더 높기 때문이다. 이로부터 본 발명에 따른 커패시터의 하부전극은 상부전극에 -1.5볼트의 전압이 가해질지라도 하부전극 표면 아래에 형성되는 공핍층의 폭이 매우 좁게 형성되도록 충분히 높은 농도로 도우핑되었음을 알 수 있다.

도 5는 본 발명의 일 실시예(포스핀 가스를 사용하는 RTP 공정으로 하부전극 표면을 도우핑시키는 방법)에 따라 제작된 커패시터의 C-V 플롯으로서, 포스핀 가스의 유량, 챔버 내의 압력, 및 공정시간은 각각 270sccm, 120torr, 및 300초로 고정시키고 반도체기판의 온도를 800℃ 내지 875℃로 변화시켰을 때 각각의 온도에 대한 커패시턴스 특성을 측정한 결과를 보여준다. 이때, 반도체기판의 온도는 620℃의 스탠바이 온도(stand-by temperature)에서 10℃/초의 온도상승속도(temperture ramping speed)로 상승시키었다. 여기서, x축은 상부전극에 인가되는 전압을 나타내고, y축은 상부전극에 인가되는 각각의 전압에 대한 커패시턴스를 나타낸다.

도 5를 참조하며, 참조번호 5a로 표시한 곡선은 반도체기판은 온도가 800℃, 825℃, 및 850℃인 경우의 C-V 플롯으로서, 도시된 바와 같이 이들 세가지의 조건에 대한 특성은 모두 일치하는 결과를 보인다. 그러나, 참조번호 5b로 표시한 곡선은 반도체기판의 온도가 875℃인 경우의 C-V플롯으로서, 도시된 바와 같이 참조번호 5a로 표시한 곡선에 비하여 전체적으로 낮은 커패시턴스를 보인다. 이는, 반도체기판의 온도가 850℃보다 높은 경우에 HSG 실리콘막의 그레인이 변형되어 하부전극의 표면적을 감소시키는 결과에 기인하는 것으로 해석되었다. 상기한 문제점을 해결하기 위하여 온도상승속도를 2℃/초로 조절한 결과 반도체기판의 온도를 900℃까지 상승시켰을 때 커패시턴스가 감소하지 않음을 확인하였다. 이로부터, 하부전극의 표면을 급속열처리 공정으로 도우핑시킬 때, 반도체기판의 온도가 높을수록 온도상승속도는 감소시켜야 함을 알 수 있다.

도 6은 본 발명의 다른 실시예(하부전극의 표면을 포스핀 가스를 사용하는 저압화학기상증착 공정으로 도우핑시키는 방법)에 따라 제작된 커패시터의 C-V 플롯으로서, 튜브 내의 온도, 포스핀 가스의 유량, 튜브 내의 압력, 및 공정시간은 각각 700℃, 900sccm, 1.5torr, 및 3시간이었다. 여기서 x축은 상부전극에 인가되는 전압을 나타내고, y축은 상부전극에 인가되는 각각의 전압에 대한 커패시턴스를 나타낸다.

도 6을 참조하면, 상부전극에 -1.5볼트의 전압이 인가되었을 때 측정되는 커패시턴스, 즉 최소 커패시턴스(Cmin)는 약 1.7nF이었고, 상부전극에 +1.5볼트의 전압이 인가되었을 때 측정되는 커패시턴스, 즉 최대 커패시턴스(Cmax)는 약 1.6nF이었다. 이로부터 본 발명의 다른 실시예에 의한 커패시터의 Cmin/Cmax 비 또한 1.0보다 큰 값을 보임을 알 수 있다.

본 발명은 상기 실시예들에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

상술한 본 발명의 실시예들에 의하면, 하부전극의 표면적을 극대화시킴은 물론, Cmin/Cmax 비를 1.0보다 높은 값을 얻을 수 있다. 이에 따라, 고집적 반도체 기억소자에 적합한 커패시터를 구현할 수 있다.

Claims (17)

1. 반도체기판 상에 도전막 패턴을 형성하는 단계 ; 상기 도전막 패턴 표면에 HSG 실리콘막을 형성함으로써, 상기 도적막 패턴 및 상기 HSG 실리콘막으로 구성된 하부전극을 형성하는 단계 : 상기 하부전극의 표면을 포스핀(phosphine ; PH₃) 가스를 사용하여 도우핑시키는 단계 ; 및 상기 도우핑된 하부전극 표면 상에 유전체막 및 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 형성방법.
2. 제1항에 있어서, 상기 도전막 패턴은 비정질 실리콘막으로 형성하는 것을 특징으로 하는 커패시터 형성방법.
3. 제1항에 있어서, 상기 HSG 실리콘막은 10^-6torr 이하의 초고진공 상태에서 사일레인(SiH₄) 가스 또는 다이사일레인(Si₂H₆) 가스를 소오스 가스로 사용하여 형성하는 것을 특징으로 하는 커패시터 형성방법.
4. 제3항에 있어서, 상기 HSG 실리콘막은 560℃ 내지 620℃의 온도에서 형성하는 것을 특징으로 하는 커패시터 형성방법.
5. 제1항에 있어서, 상기 하부전극의 표면을 포스핀 가스를 사용하여 도우핑시키는 단계는 급속 열처리 공정(RTR)을 이용하여 실시하는 것을 특징으로 하는 커패시터 형성방법.
6. 제5항에 있어서, 상기 급속 열처리 공정은 550℃ 내지 900℃의 온도에서 실시하는 것을 특징으로 하는 커패시터 형성방법.
7. 제5항에 있어서, 상기 급속 열처리 공정은 5 torr 내지 500 torr의 압력 하에서 실시하는 것을 특징으로 하는 커패시터 형성방법.
8. 제5항에 있어서, 상기 유전체막은 상기 하부전극의 표면을 급속열처리 공정으로 도우핑시키는 단계 이후에 인시투(in-situ) 방식으로 형성하는 것을 특징으로 하는 커패시터 형성방법.
9. 제1항에 있어서, 상기 하부전극의 표면을 포스핀 가스를 사용하여 도우핑시키는 단계는 저압화학기상증착(LPCVD) 공정으로 실시하는 것을 특징으로 하는 커패시터 형성방법.
10. 제9항에 있어서, 상기 저압화학기상증착 공정은 650℃ 내지 850℃의 온도에서 실시하는 것을 특징으로 하는 커패시터 형성방법.
11. 제9항에 있어서, 상기 저압화학기상증착 공정은 1 torr 내지 3 torr의 압력하에서 실시하는 것을 특징으로 하는 커패시터 형성방법.
12. 제1항에 있어서, 상기 HSG 실리콘막을 형성하는 단계 전에 상기 도전막 패턴의 표면을 화학용액으로 세정하는 단계를 더 구비하는 것을 특징으로 하는 커패시터 형성방법.
13. 제1항에 있어서, 상기 하부전극의 표면을 도우핑시키는 단계 전에 상기 하부전극의 표면을 화학용액으로 세정하는 단계를 더 구비하는 것을 특징으로 하는 커패시터 형성방법.
14. 제12항 또는 제13항에 있어서, 상기 화학용액은 불산용액(HF solution) 또는 완충산화막제거용액(BOE ; buffered oxide etchant)인 것을 특징으로 하는 커패시터 형성방법.
15. 제1항에 있어서, 상기 하부전극을 형성하는 단계 후에 상기 도전막 패턴을 결정화시키는 단계를 더 구비하는 것을 특징으로 하는 커패시터 형성방법.
16. 제15항에 있어서, 상기 도전막 패턴을 결정화시키는 단계는 상기 하부전극이 형성된 결과물을 550℃ 내지 900℃의 온도에서 어닐링시키는 것을 특징으로 하는 커패시터 형성방법.
17. 제2항에 있어서, 상기 비정질 실리콘막은 1.0×10²⁰atoms/㎤ 이하의 불순물 농도로 도우핑된 것을 특징으로 하는 커패시터 형성방법.

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