KR100255662B1

KR100255662B1 - 반구형그레인의다결정실리콘막을갖는반도체장치의제조방법

Info

Publication number: KR100255662B1
Application number: KR1019970017192A
Authority: KR
Inventors: 한찬희; 강영호; 양창집; 박영규
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-05-03
Filing date: 1997-05-03
Publication date: 2000-05-01
Also published as: JPH10313099A; JP3576790B2; US6312987B1; KR19980082329A

Abstract

본 발명의 반도체 장치의 제조방법은 상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 제조방법은 비정질 실리콘막이 형성된 반도체 기판이 로딩된 챔버에 실리콘 소오스 가스를 제1량으로 주입하여 상기 비정질 실리콘막 상에 선택적으로 실리콘 결정핵을 씨딩하되, 상기 제1량은 후에 주입되는 제2량의 60∼90%로 적게 주입하는 단계를 포함한다. 이어서, 상기 챔버에 제2량으로 실리콘 소오스 가스를 주입하여 상기 실리콘 결정핵의 크기를 크게 한다. 다음에, 상기 실리콘 결정핵 및 비정질 실리콘막이 형성된 반도체 기판을 어닐링함으로써 반구형의 그레인을 갖는 다결정 실리콘(HSG-Si)막을 형성한다. 본 발명의 반도체 장치의 제조방법에 의하면, 실리콘 소오스 가스를 작게 주입하여 실리콘 결정핵의 씨딩함으로써 실리콘 결정핵의 밀도를 향상시킨 후 실리콘 결정핵의 크기를 크게 한다. 이에 따라, 셀 커패시턴스를 향상시킬 수 있다.

Description

반구형 그레인의 다결정 실리콘막을 갖는 반도체 장치의 제조방법{Method for manufacturing semiconductor device having polysilicon layer of hemisphere grain}

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 커패시터 전극으로써 사용할 수 있는 반구형 그레인(hemisphere shaped grain)의 다결정실리콘막(이하, "HSG-Si막"이라 칭함)을 갖는 반도체 장치의 제조 방법에 관한 것이다.

DRAM 장치에 있어서, 셀 캐패시턴스의 증가는 메모리 셀의 독출능력을 향상시키고 소프트 에러율을 감소시키는 역할을 하므로 셀의 메모리 특성을 향상시키는데 크게 기여한다. 그러나, 반도체 소자의 집적도가 점차 증가함에 따라 하나의 칩에서 단위 셀이 차지하는 면적이 줄어들게 되어, 결과적으로 셀 캐패시터의 영역 감소를 초래하였으므로, 집적도의 증가와 더불어 단위 면적에 확보되어야 할 셀 커패시턴스의 증가가 필수적인 상황이다.

따라서, 셀 캐패시턴스를 증가시키기 위한 많은 연구 보고들이 계속되어 왔는데, 이들의 대부분은 셀 캐패시터를 구성하는 하부 전극의 구조, 예컨대 다결정 실리콘막의 구조를 변경한 것으로, 그 예로 핀구조(Fin Structure), 박스구조(Box Structure), 원통구조(Cylindrical Structure) 등을 들 수 있다.

하지만, 셀 커패시터를 구성하는 하부전극의 구조를 개선하여 셀 커패시턴스를 증가시키고자 하는 시도는 디자인-룰의 한계, 복잡한 제조공정에 의한 에러율 증가 등의 문제점으로 어려움이 있다.

따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결할 수 있는 HSG-Si막을 이용하여 하부전극을 형성하는 반도체 장치의 제조 방법에 관한 것이다.

도 1 내지 도 5는 본 발명에 의한 반도체 장치의 제조방법을 도시한 단면도들이다.

도 6은 본 발명에 의한 반도체 장치의 반구형 그레인의 다결정실리콘막의 형성과정을 설명하기 위하여 나타낸 나타낸 흐름도이다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 제조방법은비정질 실리콘막이 형성된 반도체 기판이 로딩된 챔버에 실리콘 소오스 가스를 제1량으로 주입하여 상기 비정질 실리콘막 상에 선택적으로 실리콘 결정핵을 씨딩하되, 상기 제1량은 후에 주입되는 제2량의 60∼90%로 적게 주입하는 단계를 포함한다. 이어서, 상기 챔버에 실리콘 소오스 가스를 제2량으로 주입하여 상기 실리콘 결정핵의 크기를 크게 한다. 다음에, 상기 실리콘 결정핵 및 비정질 실리콘막이 형성된 반도체 기판을 어닐링함으로써 반구형의 그레인을 갖는 다결정 실리콘(HSG-Si)막을 형성한다.

상기 다결정 실리콘막을 형성하는 단계 후에 상기 다결정 실리콘막 상에 유전체막을 형성하는 단계와, 상기 유전체막 상에 커패시터 전극용 다결정 실리콘막을 형성하는 단계를 더 포함할 수 있다. 상기 실리콘 결정핵은 550∼590℃의 온도에서 형성할 수 있다. 상기 어닐링은 550∼590℃의 온도에서 수행할 수 있다.

본 발명의 반도체 장치의 제조방법에 의하면, 실리콘 소오스 가스를 작게 주입하여 실리콘 결정핵의 씨딩함으로써 실리콘 결정핵의 밀도를 향상시킨 후 실리콘 결정핵의 크기를 크게 한다. 이에 따라, 셀 커패시턴스를 향상시킬 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 1은 반도체 기판(10) 상에 비정질 실리콘막(16)을 형성하는 단계를 나타낸다.

구체적으로, 반도체 기판(10) 상에 절연막(12), 예컨대 실리콘 산화막을 형성하고, 트랜지스터의 활성영역과의 접촉을 위한 콘택홀(Contact Hole)을 형성한다. 이어서, 상기 콘택홀에 매립되는 비정질 실리콘막(16)을 형성한다. 다음에, 상기 비정질 실리콘막(16)에 불순물, 예컨대 불소를 이온 주입한다. 상기 불순물이 이온주입된 비정질 실리콘막(16)은 후에 반도체 장치에서 커패시터의 하부 전극으로 이용된다.

도 2는 비정질 실리콘막(16) 상에 선택적으로 실리콘 결정핵(18)을 씨딩(seeding)하는 단계를 나타낸다.

구체적으로, 상기 비정질 실리콘막(16) 형성된 반도체 기판(10)을 저압화학기상증착장비의 챔버에 로딩한 후, 저압, 예컨대 10^-1torr∼10^_3torr의 압력과 550∼590℃의 온도에서 실리콘 소오스(source) 가스, 예컨대 SiH₄나 Si₂H₆가스를 제1량, 예컨대 80 SCCM(standard cubic cetimeters per minutes) 만큼 흘려주어 상기 비정질 실리콘막(16)에 선택적으로 실리콘 결정핵(18: first silicon crystal nuclei)을 씨딩한다. 상기 실리콘 결정핵(18)의 씨딩시 사용되는 실리콘 소오스 가스의 제1량은 후에 주입되는 실리콘 소오스 가스의 제2량보다 적게, 예컨대 60∼90%정도 작게 한다. 왜냐하면, 상기 실리콘 결정핵 씨딩시 실리콘 소오스 가스량을 작게 하면 챔버의 압력을 더 낮출 수 있고 이에 따라 실리콘 결정핵의 밀도를 향상시킬 수 있기 때문이다. 상기 실리콘 결정핵(18)은 상기 비정질 실리콘막(16)과 절연막(12)과의 표면에너지 및 표면상태 등의 차이에 의해 생기는 실리콘의 증착 초기의 잠복시간(incubation time)의 차이에 의하여 상기 비정질 실리콘막(16)에만 선택적으로 형성된다.

도 3은 실리콘 결정핵(18)의 크기를 크게 하는 단계를 나타낸다.

구체적으로, 상기 실리콘 결정핵(18)이 형성된 반도체 기판(10)이 로딩된 챔버에 550∼590℃의 온도와 10^-1torr∼10^_3torr의 압력 조건하에서 실리콘 소오스(source) 가스, 예컨대 SiH₄나 Si₂H₆가스를 상기 제1량보다 크게 제2량, 예컨대 100SCCM 만큼 흘려 주어 상기 비정질 실리콘막(16)에 형성된 실리콘 결정핵(18)의 크기를 크게 하여 결정핵의 크기가 큰 실리콘 결정핵(18a)을 형성한다.

도 4는 상기 반구형의 그레인(22)을 갖는 다결정 실리콘막(HSG-Si막: 24)을 형성하는 단계를 나타낸다.

구체적으로, 상기 실리콘 결정핵(18a) 및 비정질 실리콘막(16)이 형성된 반도체 기판(10)을 550∼590℃에서 어닐링(annealing)을 실시함으로써 반구형의 그레인(22)을 형성함과 동시에 상기 비정질 실리콘막(16)을 재결정화시킨다. 이때, 상기 결정핵의 크기가 큰 실리콘 결정핵(18a)은 상기 비정질 실리콘막(16)내의 실리콘을 공급받으며 성장하게 된다. 이렇게 되면, 반도체 기판(10) 상에 반구형의 그레인(22)을 갖는 다결정 실리콘막(HSG-Si막:24)이 형성된다. 상기 HSG-Si막(24)은 반도체 장치에서 커패시터의 하부 전극으로 이용된다.

상기 HSG-Si막(24)은 비정질 실리콘이 다결정 실리콘으로 상 변태(變態)하는 과정에서 발생하는 특이한 물리적 현상을 이용한 것으로서, 기판에 비정질 실리콘을 증착한 후 열을 가하면 상기 비정질 실리콘은 미세한 반구 모양의 그레인(grain)들을 형성하여 울퉁불퉁한 표면을 갖는 중간 다결정 실리콘으로 상 변태를 하게 되는데, 이러한 변태 과정을 통하여 상기 울퉁불퉁한 표면은 평평한 표면보다 2∼3배의 표면적 증가를 가져오게 된다.

도 5는 유전체막(26) 및 다결정 실리콘막(28)을 형성하는 단계를 나타낸다.

구체적으로, 상기 HSG-Si막(24) 상에 유전체막(26), 예컨대 질화막-산화막(NO막)을 형성한다. 이어서, 상기 유전체막(26) 상에 커패시터용 전극, 예컨대 불순물이 도핑된 다결정 실리콘막(26)을 형성한다. 상기 다결정 실리콘막은 반도체 장치에서 상부 전극으로 이용된다.

다음은, 본 발명에 적용된 HSG-Si막의 형성과정을 좀더 자세하게 살펴본다.

제6도는 본 발명에 의한 반도체 장치의 HSG-Si막의 형성과정을 설명하기 위하여 나타낸 나타낸 흐름도이다.

먼저, 비정질 실리콘막이 형성된 반도체 기판을 400∼500℃의 챔버에 로딩한다(스텝 100). 이어서, 상기 로딩된 반도체 기판을 550∼590℃의 제1 온도로 승온시킨다(스텝 200). 이어서, 상기 승온된 챔버를 일정 시간 안정화시킨다(스텝 250).

다음에, 상기 챔버에 실리콘 소오스 가스를 제1량으로 주입하여 상기 비정질 실리콘막 상에 선택적으로 밀도가 높은 실리콘 결정핵을 씨딩한다(스텝 300). 이어서, 실리콘 결정핵이 씨딩된 반도체 기판을 갖는 챔버에 상기 제1량보다 크게 제2량으로 주입하여 상기 실리콘 결정핵의 크기를 크게 하여 결정핵의 크기가 큰 실리콘 결정핵을 형성한다(스텝 400). 이어서, 상기 결정핵의 크기가 큰 실리콘 결정핵 및 비정질 실리콘막이 형성된 반도체 기판을 어닐닝하여 상기 실리콘 결정핵을 성장시킴과 동시에 상기 비정질 실리콘막을 재결정화시켜 다결정 실리콘막을 형성한다. 이렇게 되면, 상기 반도체 기판(10)에는 반구형의 그레인을 갖는 다결정 실리콘막(HSG-Si막)이 형성된다(스텝 500).

계속하여, 상기 HSG-Si이 형성된 반도체 기판을 갖는 챔버를 상기 제1 온도보다 낮은 제2 온도, 예컨대 400∼500℃인로 감온시킨다(스텝 600). 이어서, 상기 감온된 반도체 기판을 챔버에서 언로딩한다(스텝 700).

상술한 바와 같은 본 발명의 반도체 장치의 제조방법에 의하면, 실리콘 결정핵을 2 단계로 나누어 형성함으로써 실리콘 결정핵의 밀도를 향상시켜 셀 커패시턴스를 향상시킬 수 있다. 다시 말하면, 실리콘 결정핵을 씨딩할 때 실리콘 소오스 가스량을 제1량으로 작게 주입하여 보다 낮은 압력에서 높은 밀도로 형성한 후, 상기 제1량보다 큰 제2 량으로 실리콘 소오스 가스를 주입하여 실리콘 결정핵의 크기를 크게 한다. 이렇게 되면, 실리콘 결정핵의 밀도가 향상된 만큼 유전체의 표면적을 증가시킬 수 있어 커패시턴스를 향상시킬 수 있다.

Claims

반도체 기판 상에 비정질 실리콘막을 형성하는 단계;

상기 비정질 실리콘막이 형성된 반도체 기판을 챔버에 로딩하는 단계;

상기 챔버에 실리콘 소오스 가스를 제1량으로 주입하여 상기 비정질 실리콘막 상에 선택적으로 실리콘 결정핵을 씨딩하되, 상기 제1량은 후에 주입되는 제2량의 60∼90%로 적게 주입하는 단계;

상기 챔버에 실리콘 소오스 가스를 제2량으로 주입하여 상기 실리콘 결정핵의 크기를 크게 하는 단계; 및

상기 비정질 실리콘막 및 실리콘 결정핵이 형성된 반도체 기판을 어닐링함으로써 반구형의 그레인을 갖는 다결정 실리콘(HSG-Si)막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
제1항에 있어서, 상기 다결정 실리콘막을 형성하는 단계 후에 상기 다결정 실리콘막 상에 유전체막을 형성하는 단계와, 상기 유전체막 상에 커패시터 전극용 다결정 실리콘막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
제1항에 있어서, 상기 실리콘 결정핵은 550∼590℃의 온도에서 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
제1항에 있어서, 상기 어닐링은 550∼590℃의 온도에서 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.