KR100219482B1 - 반도체 메모리 장치의 커패시터 제조 방법 - Google Patents

반도체 메모리 장치의 커패시터 제조 방법 Download PDF

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윤종용
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Abstract

본 발명은 반도체 메모리 장치의 커패시터 제조 방법에 관한 것이다. 본 발명에서는 반도체 기판상에 불순물이 도핑된 비정질 실리콘으로 이루어지는 하부 전극 패턴을 형성한다. 상기 하부 전극 패턴 표면의 오염물과 표면 산화막을 제거하기 위해 상기 하부 전극 패턴이 형성된 결과물을 세정한다. 진공으로 유지되는 반응 챔버 내에서 실리콘 결정핵 형성이 억제되도록 상기 반응 챔버 내의 온도를 조절하면서 상기 반응 챔버 내에 실리콘 형성을 위한 소정의 가스를 소정 시간 동안 공급함으로써 상기 하부 전극 패턴 표면에 비정질 실리콘 박층을 증착한다. 상기 비정질 실리콘 박층 증착 단계에 이어서 진공을 유지하면서 연속적으로 상기 반도체 기판의 온도를 상승시키면서 상기 반응 챔버 내에 상기 소정의 가스를 공급하여 상기 비정질 실리콘 박층 위에 실리콘 결정핵을 형성한다. 상기 실리콘 결정핵 형성 단계에 이어서 진공을 유지하면서 연속적으로 상기 실리콘 결정핵을 성정시켜서 상기 하부 전극 패턴의 표면에 굴곡형 결정립을 형성한다.

Description

반도체 메모리 장치의 커패시터 제조 방법
제1도는 하부 전극 표면에 결정핵이 생성된 상태를 나타낸 도면이다.
제2도 (a) 및 (b)는 반도체 기판 내의 하부 비정질 실리콘이 부분적으로 결정하된 경우의 HSG 형성 상태를 나타내는 SEM 사진이다.
제3도 내지 제6도는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 설명하기 위한 도면이다.
제7도는 본 발명에 따라 커패시터를 제조하는 데 있어서 반응 챔버내에서의 공정 온도 변화를 나타낸 도면이다.
제8도 (a) 내지 (d)는 온도 안정화 시간과 공정 가스 공급 시간의 변화에 따라 얻어진 굴곡형 결정립의 표면 구조를 나타내는 SEM 사진이다.
제9도는 각 실험 조건에 따라 형성된 샘플에 대하여 커패시턴스 및 Cmin/Cmax 특성을 평가한 결과를 나타내는 그래프이다.
제10도는 온도 안정화 시간을 충분히 유지한 상태에서 커패시턴스 및 Cmin/Cmax 특성을 평가한 결과를 나타내는 그래프이다.
제11도는 본 발명의 방법에 따라 제조된 커패시터의 커패시턴스 특성을 평가한 결과이다.
제12도는 본 발명의 방법에 따라 제조된 커패시터의 Cmin/Cmax 특성을 평가한 결과이다.
＊ 도면의 주요부분에 대한 부호의 설명
100 : 반도체 기판 112 : 절연층 패턴
120 : 하부 전극 패턴 125 : 비정질 실리콘 박층
128 : 결정핵 130 : 굴곡형 결정립
본 발명의 반도체 메모리 장치의 커패시터 제조 방법에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)에 있어서 커패시터의 커패시턴스를 증가시키기 위한 방법으로서 커패시터의 표면적을 증가시키는 방법에 관한 것이다.
DRAM 장치에 있어서, 단위 메모리 셀의 면적 감소에 따른 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시키므로, 반도체 메모리 장치의 고집적하를 위하여는 반드시 특정치 이상의 셀 커패시턴스를 확보하여야 한다.
반도체 메모리 장치의 커패시턴스는 메모리 장치의 기억 용량을 결정하는 중요한 변수로서, 반도체 메모리 장치의 집적도가 증가함에 따라서 제한된 셀 면적 내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되었다.
다음식
(식중, C는 커패시턴스, ε0는 진공에서의 유전율, εi는 유전막의 상대 유전율, A는 커패시터의 유효 면적, d는 유전막 두께)으로부터 알 수 있는 바와 같이, 커패시턴스를 증가시키기 위하여는 3가지 변수, 즉 유전막의 유전율, 커패시터의 유효 면적, 유전막의 두께를 변화시킴으로써 가능하게 된다.
커패시터의 유전율을 증가시키기 위한 방법으로는 유전막을 형성하는 데 있어서 ONO(Oxide/Nitride/Oxide) 또는 NO(Nitride/Oxide) 등의 구조를 이용하여 왔으며, 근래에는 (Pb(Zr, Ti)O3, PbTiO3,(Pb, La)(Zr, Ti)O3, BaTiO3, (Ba, Sr)TiO3, Ta2O5, SrTiO3등의 강유전 물질 또는 고유전 물질을 사용하는 연구가 이루어지고 있다. 그러나, 이러한 새로운 물질을 사용하는 경우에는 그에 따라 커패시터 형성 물질의 박막 형성 공정 개발, 새로운 전극의 개발, 식각 공정의 개발과 함께 기존 공정과의 부합을 위해 수반되는 공정의 개발이 필요하다.
또한, 커패시터의 커패시턴스를 증가시키기 위해 유전막 두께를 감소시키는 방법에서는 유전막의 두께가 감소함에 따라 누설 전규가 증가하게 되므로, 그 방법을 이용하는데에는 한계가 있다.
마지막으로, 커패시터의 커패시턴스를 증가시키기 위하여 커패시터의 유효 면적을 증가시키는 방법은 현재 가정 일반적으로 채택되는 방법으로서, 예를 들면 하부 전극 표면에 굴곡형 결정립으로서 소위 HSG(Hemispherical Grain)를 성장시킴으로서 전극 표면적을 증가시켜서 커패시턴스를 증가시키는 방법, 커패시터의 구조를 스택(stack)형, 트랜치(trench)형, 실린더(cylinder)형 등과 같은 3차원 구조로 형성함으로써 표면적을 증가시키는 방법 등이 연구되고 있다.
상기한 커패시터의 유효 면적을 증가시키는 방법중에서 굴곡형 결정립을 형성하는 방법은 일종의 표면 이동 기구, 즉 실리콘의 표면 이동을 이용하여 전극의 표면적을 증가시키는 방법이다. 보다 구체적으로 설명하면, 일정 두께의 비정질 실리콘을 결정질 실리콘으로 변화시킴으로써 표면 굴곡을 발생시켜서 표면적을 증가시킨다. 이 기술에서 이용되는 메카니즘에 따르면, 비정질 실리콘막의 표면에서 비정질 실리콘이 결정핵으로 이동하여 결정질 실리콘으로 상 변태를 일으키고, 이 때 결정질 실리콘이 성장되는 속도와, 이와 같은 결정질 실리콘 성장이 계속될 수 있도록 비정질 실리콘이 결정 핵으로 이동하는 속도가 하지막인 비정질 실리콘막의 내부 벌크(bulk)에서 결정화되는 속도보다 빠르게 진행된다. 이러한 메카니즘을 이용하여 커패시터의 유효 면적을 증가시키기 위하여는 비정질 실리콘막의 표면에서 비정질 실리콘이 이동하는 속도를 안정적으로 조절할 필요가 있다.
상기와 같은 표면에 굴곡형 결정립을 형성하는 메카니즘은 공정 진행중에 다음의 2가지 인자에 의하여 영향을 받게 된다. 첫번째 인자는 비정질 실리콘막 자체의 특성이다. 구체적으로 설명하면, 표면 굴곡을 형성하는 하지막으로 이용되는 실리콘막은 결정립이 전혀 존재하지 않는 완전한 비정질 상태이어야 하며, 공정이 진행되는 동안 실리콘막 내에서 결함 또는 불순물이 최소로 되도록 조절함으로써 하지막 내부에서 진행되는 결정화로 인해 발생될 수 있는 결함을 방지하여야 한다. 두번째 인자는 공정의 전 또는 후, 또는 공정주에 발생 가능한 실리콘 기판의 오염 문제이다. 즉, 하지막인 실리콘막의 표면에서 실리콘의 이동 속도를 향상시키기 위하여 실리콘 기판의 청결도를 일정 수준 이상으로 안정되게 유지시켜야 한다. 실리콘 기판의 오염 또는 결함은 비정질 하지막이 형성된 후에 진행되는 후속 공정인 사진 공정 또는 에칭 공정중에 발생될 수 있는 것으로서, 표면 굴곡 형성 공정 전에 진행되는 실리콘 기판의 세정의 정도와 세정 후에 실리콘 기판을 보관하는 분위기 등에 따라 야기될 수 있다. 또한, 실리콘 기판 표면의 오염은 굴곡형 결정립을 형성하는 공정이 진행되는 동안 사용되는 설비 내에서 발생하는 원하지 않은 가스 흐름에 의해서도 야기될 수 있다.
상기한 바와 같은 여러 가지 문제가 공정 진행중에 발생하게 되면 실리콘 기판 표면 전체에 굴곡형 결정립이 형성되지 않거나 하지막이 결정화된 부분에만 부분적으로 굴곡형 결정립이 형성되지 않는 현상이 야기된다. 따라서, 굴곡형 결정립 형성 공정을 안정되게 진행하는 필수 요건으로서, 하지막의 완전한 비정질화와, 결함 및 불순물의 최소화가 요구된다. 따라서, 공정의 전 또는 후, 또는 공정중에 실리콘 기판 표면의 청정도를 유지시키는 것이 중요하다.
제1도는 전형적으로 기체 분위기하에서 비정질 실리콘으로 이루어지는 하부 전극(10) 표면에 결정질 실리콘으로 이루어지는 결정핵(12)이 생성된 상태를 도시한 것이다.
일반적으로, 상기 제1도에 도시한 바와 같이 비정질 실리콘 표면에서 상 변태를 구동력으로 하여 성장되는 결정핵의 성장 메카니즘은 상 변태와 관련된 깁스 자유 에너지(Gibbs free energy)와, 결정 핵 생성 및 성장시에 발생하는 계면에너지(또는 표면 에너지)의 합으로 나타낼 수 있다.
즉, 상기 제1도에 도시한 바와 같이 생성된 결정핵의 성장 메카니즘은 다음 식 (I)로 나타낼 수 있다.
식중,
G는 전체 깁스 자유 에너지,
r은 결정핵의 반지름,
Gtr은 단위 부피당 상 변태의 깁스 자유 에너지( Gtr= G결정질- G비정질).
는 mg, nm및 ng이 벡터 합이고, 여기서 mg는 기체와 비정질 실리콘 사이의 표면 장력, nm은 결정질 실리콘과 비정질 실리콘 사이의 표면 장력, ng는 기체와 결정질 실리콘 사이의 표면 장력,
f(θ)는 모양 인자이다.
상기한 바와 같이, 비정질 실리콘 표면에서 형성되는 실리콘은 상기 식 (I)의 구동력을 가지고 결정질로 이동하여 결정핵을 성장시킨다. 상기 식(I)은 단순히 비정질 실리콘이 결정질 실리콘 핵으로 상 변태되면서 결정질 실리콘으로 성장될 때 필요로 하는 구동력만을 표현한 것이며, 실제로는 상기와 같이 결정핵 성장이 이루어지기 위하여는 비정질 실리콘 원자가 결정질 실리콘으로 이동하여야 한다. 이와 같이, 비정질 실리콘 원자가 결정질 실리콘으로 이동되기 위하여는 비정질 실리콘의 비정질성과, 비정질 실리콘 표면상의 실리콘 원자가 다른 원자와는 결합되지 않는 자유 표면(free surface)을 가지고 있어야 한다. 즉, 실리콘 기판 내에서 아무리 미소한 영역에서라도 결정화가 진행되어 있거나 표면이 다른 물질에 의해 오염되어 있는 경우에는 비정질 실리콘 원자의 표면 이동이 억제되어 결정핵 생성 및 성장이 이루어지지 않아서 불균일한 형상을 가지는 HSG가 형성되는 문제가 있다.
제2도 (A) 및 (B)는 반도체 기판 내의 하부 비정질 실리콘이 부분적으로 결정화된 경우의 HSG 형성 상태를 SEM(scanning electron microscope)으로 조사하여 나타낸 결과이다. 제2도에서 알 수 있는 바와 같이, 비정질 실리콘 위에는 HSG가 정상적으로 형성되어 있으나, 결정화가 진행된 부분에서는 실리콘의 이동 구동력이 없으므로 핵의 성장이 진행되지 않고 있다.
마찬가지로, 비정질 실리콘 표면이 다른 이물질로 오염되는 경우에도 비정질 실리콘 원자가 이물질 원자와 결합을 이루게 되므로 실리콘의 표면 이동이 어렵게 되고, 비정질 실리콘 표면의 오염도가 증가되어 일정 두께의 이물질이 존재하는 경우에는 핵 생성 및 성장이 더이상 진행되지 않는다.
따라서, 본 발명의 목적은 결함 부위에서 결정핵 생성 및 성장이 이루어지지 않아 불균일한 형상을 가지는 결정립이 형성되는 것을 방지하기 위하여, 보다 순수한 비정질 실리콘 막질에서 결정핵을 생성 및 성장시킴으로써, 보다 순수한 비정질 실리콘 막질에서 결정핵을 생성 및 성장시킴으로써, 하부 전극의 표면에 형성되는 굴곡형 결정립에 의한 유효 면적 증대 효과를 극대화 할 수 있는 반도체 메모리 장치의 커패시터 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은,
반도체 기판상에 불순물이 도핑된 비정질 실리콘으로 이루어지는 하부 전극 패턴을 형성하는 단계와,
상기 하부 전극 패턴 표면의 오염물과 표면 산화막을 제거하기 위해 상기 하부 전극 패턴이 형성된 결과물을 세정하는 단계와,
진공으로 유지되는 반응 챔버 내에서 실리콘 결정핵 형성이 억제되도록 상기 반응 챔버 내의 온도를 조절하면서 상기 반응 챔버 내에 실리콘 형성을 위한 소정의 가스를 소정 시간 동안 공급함으로써 상기 하부 전극 패턴 표면에 비정질 실리콘 박층을 증착하는 단계와,
상기 비정질 실리콘 박층 증착 단계에 이어서 진공을 유지하면서 연속적으로 상기 반도체 기판의 온도를 상승시키면서 상기 반응 챔버 내에 상기 소정의 가스를 공급하여 상기 비정질 실리콘 박층 위에 실리콘 결정핵을 형성하는 단계와,
상기 실리콘 결정핵 형성 단계에 이어서 진공을 유지하면서 연속적으로 상기 실리콘 결정핵을 성장시켜서 상기 하부 전극 패턴의 표면에 굴곡형 결정립을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다.
바람직하게는, 상기 비정질 실리콘 박층 증착 단계에서 상기 반응 챔버 내의 온도를 조절하기 위하여,
상기 반응 챔버 내의 서셉터의 온도를 700~1000℃로 5~40초 동안 유지하는 단계와,
상기 반응 챔버 내의 서셉터의 온도를 500~800℃로 계속 유지하는 단계를 포함한다.
상기 소저의 가스는 SiH4, Si2H6및 SiH2Cl2로 이루어지는 군에서 선택된 어느 하나의 가스, 또는 그 혼합 가스로 구성되고, 상기 소정의 가스는 불활성 가스 분위기에서 공급된다.
상기 세정 단계는 습식에 의해 행하고, 상기 반응 챔버는 10-7토르(torr) 이하의 압력으로 유지되는 것이 바람직하다.
상기 비정질 실리콘 박층을 증착하는 단계는 상기 비정질 실리콘 박층이 상기 하부 전극 패턴 표면에만 증착되도록 상기 소정의 가스의 공급 시간을 조절하는 단계를 포함한다.
상기 실리콘 결정핵을 성장시키는 단계에서는 상기 소저의 가스의 공급을 차단한다.
상기 실리콘 결정핵 생성을 위한 소정의 가스 공급 단계에서는 상기 소정의 가스의 유량을 조절하는 단계를 포함한다.
본 발명에 의하면, 결정립 성장이 발생되지 않는 결함을 억제할 수 있고, 결정립의 크기와 밀도의 균일성을 향상시킴으로써 반도체 메모리 장치에 포함된 커패시터의 유효 면적을 효과적으로 증가시킬 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
(실시예)
본 발명에서는 비정질 실리콘층이 형성된 반도체 기판을 반응 챔버에 로딩한 후, 반응 챔버의 진공도를 초고진공으로 유지하면서 반도체 기판상의 비정질 실리콘층 위에 고순도 및 저결함으로 고품질의 얇은 비정질층을 형성시킨 후, 이에 연속하여 상기 얇은 비정질층에 대하여 결정핵 생성 및 성장 공정을 진행하여 원하는 굴곡형 결정립을 형성시킨다.
제3도 내지 제6도는 본 발명의 바람직한 실시예에 따라 반도체 메모리 장치의 커패시터를 제조하는 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.
제3도를 참조하면, 트랜지스터 등과 같은 하부 구조물이 형성된 반도체 기판(100)상에 상기 하부 구조물을 절연시킬 목적으로 절연층을 형성한다. 그 후, 상기 절연층상에 사진 식각 공정에 의해 포토레지시트 패턴(도시 생략)을 형성하고, 상기 포토레지시트 패턴을 식각 마스크로 사용하여 상기 절연층을 식각하여 절연층 패턴(112)을 형성함으로써, 상기 반도체 기판(100)의 일부를 노출시키는 콘택홀(h1)이 형성된 결과물 전면에 불순물이 도핑된 비정질 실리콘막을 증착하고, 포토레지스트 패턴(도시 생략)을 식각 마스크로 사용하여 상기 비정질 실리콘막을 식각하여 비정질 실리콘으로 이루어지는 하부 전극 패턴(120)을 형성한다.
제4도를 참조하면, 상기 결과물을 습식 세정하여 표면의 오염물과 표면 산화막을 제거한 후, 굴곡형 결정립을 형성하기 위해 상기 결과물을 진공으로 유지되는 반응 챔버, 바람직하게는 10-7토르(torr) 이하의 압력으로 유지되는 고진공 상태의 반응 챔버(도시 생략) 내에 로딩한다.
제7도는 반도체 기판(100)상의 하부 전극 패턴(120) 표면에 굴곡형 결정립을 형성하기 위하여 상기 반응 챔버 내에서 공정을 진행할 때의 각 단계별 온도 변화를 나타낸 그래프이다. 제7도에 있어서, (a)는 반응 챔버 내의 서셉터(susceptor)의 온도를 조절하기 위한 히터의 파워 변화를 나타낸 것이고, (b)는 반도체 기판의 실제 온도 변화를 나타낸 것이고, (c)는 서셉터의 온도 변화를 나타낸 것이다.
상기 제7도를 참조하여 반도체 기판(100)상의 하부 전극 패턴(120) 표면에 굴곡형 결정립을 형성하는 과정을 구체적으로 설명한다.
제7도를 참조하면, 단계 1에서 상기 반응 챔버에 로딩되어 있는 하부 전극 패턴(120)이 형성된 반도체 기판(100)의 온도를 신속히 상승시키기 위하여 약 5~40초 동안, 바람직하게는 약 20초 동안 상기 반응 챔버에 설치된 히터를 이용하여 반응 챔버 내의 서셉터의 온도를 약 700~1000℃, 바람직하게는 약 850℃로 올린다. 그 후, 히터의 온도를 하강시킴으로써 상기 서셉터의 온도를 일정 온도, 예를 들면 500~800℃, 바람직하게는 약 720℃로 하강시키고, 그 온도를 계속 유지시킨다. 그리고, 상기 초고진공 챔버에 로딩된 상기 반도체 기판(100)의 온도가 비정질 실리콘 박층의 증착에 적합한 온도로 되는 시간(이하, 온도 안정화 시간이라 함)까지 소정 시간 동안 방치한다.
실제로, 상기 반도체 기판(100)의 온도는 반응 챔버 내에서 정상 상태(steady-stste)(약 600℃)로 되는 데 약 150초 정도가 소요 된다. 따라서, 반응 챔버 내에 있는 반도체 기판(100)의 온도를 상승시키기 위한 서셉터의 온도 상승 시간을 짧게, 바람직하게는 상기 정의한 바와 같이 20초 정도로 하고, 상기 반도체 기판(100)의 온도가 상승하기 시작한 후 공정 가스를 공급하기 전까지의 대기 시간, 즉 온도 안정화 시간을 가능한 한 짧게 설정하여, 반도체 기판(100)의 온도가 실리콘의 결정화 온도에 도달하기 전에 후술하는 바와 같은 비정질 실리콘 박층 형성 공정을 행한다.
상기 제7도의 단계 2에서, 상기 반도체 기판(100)의 온도가 비정질 실리콘막의 증착에 적합한 온도, 즉 결정립을 형성하는 온도보다 낮은 소정의 온도, 바람직하게는 550℃ 이하의 온도에 이르면, 상기 반응 챔버 내에 굴곡형 결정립 형성을 위한 결정핵 형성에 필요한 공정 가스, 예를 들면 SiH4, Si2H6및 SiH2Cl2로 이루어지는 군에서 선택된 어느 하나의 가스를 공급하여 상기 하부 전극 패턴(120)의 표면에 비정질 실리콘 박층을 증착한다. 상기 가스를 공급하는 데 있어서, 반응 챔버 내의 분위기를 N2가스 또는 Ar 가스 등에 의한 불활성 가스 분위기로 한다.
제4도는 상기 하부 전극 패턴(120)의 표면에 비정질 실리콘 박층(125)이 증착된 상태를 도시한 것이다.
여기서, 상기 비정질 실리콘 박층(125)의 두께는 수 십 Å 정도의 두께로 증착하되, 공정 가스의 공급 시간을 조절하여 상기 하부 전극 패턴(120)의 표면 이외의 부분에는 비정질 실리콘 박층이 증착되지 않도록 하는 것이 바람직하다. 이 때, 상기 반응 챔버내의 증착 압력은 비정질 실리콘 박층(125)의 증착 공정중에도 10-3토르 이하의 고진공이 유지되므로 상기 반도체 기판(100) 표면에 불순물이 흡착되는 것이 방지되어 반도체 기판 표면이 오염되는 것을 억제할 수 있다.
제7도의 단계 2에서 상기 비정질 실리콘 박층(125)의 증착이 진행되는 동안 상기 반도체 기판(100)의 온도는 결정핵 형성이 가능한 온도, 예를 들면 570℃ 이상으로 상승하게 되어 제7도의 단계 3으로 진행된다.
제7도의 단계 3에서, 상기 반도체 기판(100)의 온도가 결정화 온도 이상으로 점차 상승함에 따라 상기 비정질 실리콘 박층(125)(제4도 참조)에는 연속적으로 결정핵이 생성된다. 즉, 고진공하에서 이루어지는 상기 비정질 실리콘 박층(125)의 증착 공정에 이어서 진공을 유지하면서 연속적으로 상기 비정질 실리콘 박층(125) 위에 결정핵이 연속적으로 형성된다. 이 때, 상기 실리콘 결정핵을 생서시키기 위하여 상기 설명한 바와 같은 공정에 필요한 가스를 계속 공급한다. 여기서, 필요에 따라서 상기 가스의 유량을 조절할 수 있다.
제5도는 상기 제4도를 참조하여 설명한 상기 비정질 실리콘 박층(125) 위에 결정핵(128)이 형성된 상태를 도시한 것이다.
이와 같이 형성된 균일한 결정핵(128)은 일차적으로 상기 고순도의 비정질 실리콘 박층(125)을 증착함으로써 가능하고, 이어서 진공을 유지하면서 연속적으로 결정핵이 형성되므로, 결정핵 생성 단계에서 근복저긍로 파티클 등과 같은 결함의 원인을 제거하게 된다. 따라서, 결정핵 생성 전에 세정 공저을 거치더라도 불균일한 HSG 형성이 야기되는 통상적인 방법에 의한 경우와는 달리, 본 발명에 의한 방법에서는 균일한 ㅕㅇ상의 결정핵을 생성시킬 수 있다.
상기 제7도의 단계 3에서 결정핵이 생성된 후, 제7도의 단계 4에서는, 상기 공정 가스의 공급을 중단하고, 상기 반응 챔버 내의 압력을 다시 초고진공, 예를 들면 10-7토르 이하의 압력으로 유지시킨 후, 결정핵의 성장 단계를 진행한다. 즉, 상기 반도체 기판(100)의 온도가 반응 챔버 내에서 정상 상태에 이르는 온도까지 상승함에 따라서 실리콘의 결정화 온도 이상에서 상기 결정핵(128)에 대한 열처리 효과를 주게 된다. 따라서, 상기 비정질 실리콘 박막(125) 내의 비정질 실리콘이 상기 결정핵(128)으로 이동하여, 상기 결정핵(128)이 점차 성장하게 된다. 이 때, 상기한 바와 같은 결정핵의 성장이 계속되면, 주위에 있는 결정립 사이에 상호 응집 현상이 일어나게 되어 커패시터의 유효 면적이 감소되는 결과를 초래하므로, 적정한 크기의 굴곡형 결정립이 형성될 수 있도록 열처리 온도 및 시간을 조절하여 결정립의 성장을 제어한다.
제6도는 상기 하부 전극 패턴(120)상에 굴곡형 결정립(130)이 성장된 상태를 도시한 도면이다.
제7도의 단계 4에서 굴곡형 결정립(130)이 원하는 크기로 성장 완료도었으면, 제7도의 단계 5에서 상기 반응 챔버로부터 상기 반도체 기판(100)을 언로딩하고, 후속 공정에 필요한 온도로 냉각시킨다.
그 후, 상기 결과물상에 커패시터 절연막을 형성하고 그 위에 상부 전극을 형성하기 위한 도전 물질을 증착한다.
상기한 바와 같이 본 발명에 따른 방법에서는 초정정 상태에서 공정을 진행하는 것이 가능하므로, 종래의 경우와 같은 결정립 성장이 발생되지 않은 결함을 억제할 수 있고, 결정립의 크기와 밀도의 균일성을 향상시킬 수 있다.
또한, 본 발명에 따른 방법에 의하면 하부 전극과 결정립 사이에 비정질층이 증착됨으로써 후술하는 바와 같이 커패시턴스의 최대치와 최소치 비율(이하, Cmin/Cmax라 함)이 감소되는 결과가 얻어지지만, 이는 이상적인 Cmin/Cmax를 얻기 위한 별도의 열처리 공정을 행하지 않고도, 커패시터가 형성된 후에 진행되는 후속 공정에 의해 반도체 기판에 열처리하는 효과가 얻어지므로 문제로 되지 않는다.
(평가예 1)
상기한 바와 같이 본 발명의 방법에 따라서 하부 전극의 표면에 굴곡형 결정립을 형성하여 제조한 커패시터의 특성을 다음과 같이 평가하였다.
본 발명의 방법에 따라 하부 전극 표면에 굴곡형 결정립을 형성하기 전에 비정질 실리콘 박층을 형성한 것이 그 후속으로 형성된 굴곡형 결정립에 미치는 영향을 평가하기 위하여, 공정 온도(765℃), 결정핵 성장 시간(180초), 공정 가스 유량(Si2H6, 18sccm)의 조건은 일정하게 고정시킨 상태에서, 반응 챔버 내에 공정 가스를 공급하기까지의 온도 안정화 시간을 30~180초로 변화시키고, 공정 가스의 공급 시간을 80~140초로 변화시키면서, 그에 따라 하부 전극상에 형성되는 굴곡형 결정립의 형태를 관찰하였다.
제8도 (A) 내지 (D)는 상기 실험에서와 같이 온도 안정화 시간과 공정 가스 공급 시간의 변화에 따라 얻어진 굴곡형 결정립의 표면 구조를 나타내는 SEM 사진이다. 제8도에 있어서, (A)는 온도 안정화 시간을 180초, 공정 가스의 공급 시간을 80초로 한 경우, (B)는 온도 안정화 시간을 90초, 공정 가스의 공급 시간을 100초로 한 경우, (C)는 온도 안정화 시간을 60초, 공정 가스의 공급 시간을 120초로 한 경우, (D)는 온도 안정화 시간을 30초, 공정 가스의 공급 시간을 140초로 한 경우에 해당한다.
상기 제8도의 결과로부터 알 수 있는 바와 같이, 온도 상승에 따른 온도 안정화 시간이 충분하여 실리콘의 결정화 온도에 도달한 상태에서 결정립의 생성과 성장이 이루어진 경우(제8도 (A)의 경우)에는 결정립이 크고, 결정립 밀도가 높았다. 반면, 온도 상승에 따른 안정화 시간을 90초, 60초 및 30초로 각각 감소시킴에 따라, 공정 가스의 공급 시간을 2증가시킨더라도 공정 가스의 공급 후 실리콘의 결정화 온도에 도달하기 전까지는 비정질막의 증착이 이루어지므로 결정립 생성 시간이 감소되어, 결과적으로 공정이 완료된 후에 얻어진 구조는 결정립의 밀도가 낮고 그 크기도 작아졌다. 따라서, 커패시터를 형성하는 데 있어서 온도 안정화 시간은 하부 전극의 유효 면적을 변화시킴에 따라 커패시턴스 값에 직접적인 영향을 미치게 되는 것을 알 수 있다.
(평가예 2)
상기 평가예 1에서의 각 실험 조건에 따라 형성된 샘플에 대하여 굴곡형 결정립 위에 커패시터 절연막을 형성하고, 그와 같이 얻어진 샘플 각각에 대하여 커패시터 특성을 평가하였다.
제9도는 상기 각 샘플에 대하여 커패시턴스 및 Cmin/Cmax 특성을 평가한 결과를 나타내는 그래프이다.
제9도의 결과로부터, 온도 안정화 시간이 증가함에 따라 커패시턴스 값이 증가되는 것을 알 수 있다. 이는 상기 제8도에 나타낸 SEM 사진의 결과에서 보여준 바와 같이 하부 전극 표면에 형성된 결정립의 크기 및 밀도가 증가되었기 때문이다.
반면, Cmin/Cmax에 있어서는, 측정 전압을 -1.5V~+1.5V로 변화시키면서 측정한 결과, 84~87%의 분포 결과를 얻었다.
(평가예 3)
상기 평가예 2의 평가 결과에 의거하여, 비정질 실리콘으로 이루어지는 하부 전극 패턴이 형성된 반도체 기판을 반을 챔버에 로딩하고, 온도 안정화 시간을 충분히 유지시킨 후에, 본 발명의 방법에 따라 굴곡형 결정립을 형성하여 얻어진 커패시터의 특성을 평가하였다. 여기서, 온도 안정화 시간은 180초, 공정 가스 공급 시간(즉, 결정립 형성 시간)은 80초, 공정 가스 공급 유량은 18sccm으로 고정하고, 공정 온도를 조절함으로써 결정립의 크기를 제어하여, 각 결정립 크기에 따른 커패시턴스 및 Cmin/Cmax 특성을 평가하였다.
제10도는 상기한 평가 결과로서 얻어진 커패시턴스 및 Cmin/Cmax 특성을 나타내는 그래프이다. 제10도에 있어서, 결정립의 높이가 0Å인 것은 굴곡형 결정립이 형성되지 않은 경우를 나타낸다.
제10도의 결과로부터 알 수 있는 바와 같이, 결정립의 크기가 증가하면 커패시터의 유효 면적이 증가하므로 커패시턴스 값이 증가하게 된다. 또한, Cmin/Cmax에 대하여는 결정립의 크기가 증가함에 따라 감소하는 결과가 얻어졌다.
상기 결과와 같이, 표면 굴곡을 이용하여 유효 면적을 증가시킨 커패시터의 경우는 결정립의 크기가 증가하면 커패시턴스는 증가하고, Cmin/Cmax는 감소하는 특성을 가진다.
그러나, 본 발명의 방법에 따라 온도 안정화 시간을 작게 설정하여 3굴곡형 결정립을 형성한 커패시터의 경우에는 결정립의 크기가 감소하면 커패시턴스가 감소하나, Cmin/Cmax 값은 증가하지 않은다. 그 이유는, 반도체 기판의 온도가 충분히 상승되지 않은 낮은 온도 상태에서, 불순물이 도핑된 비정질 실리콘으로 이루어지는 하부 전극 패턴에 굴곡형 결정립을 형성하기 위하여 고진공에서 실리콘 형서에 필요한 가스를 공급하면, 굴곡형 결정립이 형성되기 전에 불순물이 도핑되지 않은 비정질 실리콘막이 먼저 형성되기 때문이다. 이와 같이, 하부 전극과 굴곡형 결정립 사이에 형성된 불순물이 도핑되지 않은 비정질 실리콘층에 의해 하부 전극에서 공핍 현상이 심하게 발생하게 됨으로써 Cmin/Cmax 값이 낮아지게 되는 것이다.
여기서, 고진공하에서 형성된 비정질 실리콘층에 의한 Cmin/Cmax의 감소는 커패시터를 형성한 후에 열처리함으로써 해결할 수 있다.
상술한 바로부터 알 수 있는 바와 같이, 온도 안정화 시간, 공정 가스 공급 시간 및 다른 공정 변수를 적절히 조절함으로써, 굴곡형 결정립이 부분적으로 또는 전체적으로 형성되지 않는 현상을 방지할 수 있으며, 커패시턴스를 원하는 만큼 증가시킬 수 있다.
(평가예 4)
제11도는 본 발명의 방법에 따라 제조된 커패시터의 커패시턴스 특성을 평가한 결과이다. 제11도에 있어서, 대조용 샘플 0은 본 발명을 적용하지 않은 경우, 즉 굴곡형 결정립을 형성하지 않은 경우를 나타낸다. 제11도의 결과로부터 알 수 있는 바와 같이, 본 발명에 따른 방법을 적용하여 커패시터를 제조한 경우의 커패시턴스 (약 25fF/셀)에는 굴곡형 결정립을 적용하지 않은 경우의 커패시턴스(약 15fF/셀)에 비하여 1.6배 이상 상승되었다.
(평가예 5)
제12도는 본 발명의 방법에 따라 제조된 커패시터의 Cmin/Cmax 특성을 평가한 결과이다. 실제의 반도체 소자 제조 공정에 있어서는 커패시터를 형성한 후에 후속 공정이 진행됨에 따라서 별도의 열처리 공정을 요하지 않고도 반도체 기판에 열처리하는 효과가 얻어지게 되며, 이러한 후속의 열처리 효과에 의해 고전공하에서 형성된 비정질층에도 불순물 확산이 이루어지게 된다. 따라서, 제12도의 결과에서 볼 수 있듯이 본 발명의 방법을 적용하여 커패시터를 제조하는 경우에 Cmin/Cmax 특성이 향상된다.
상기한 바와 같이, 본 발명에 의하면 결정립이 성장되지 않는 결함을 억제할 수 있고, 종래의 HSG보다 그 크기 균일하며 밀도가 높은 굴곡형 결정립을 얻을 수 있다. 따라서, 반도체 메모리 장치에 포함된 커패시터의 유효 면적을 효과적으로 증가시킬 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 3본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (9)

  1. (정정) 반도체 기판상에 불순물이 도핑된 비정질 실리콘으로 이루어지는 하부 전극 패턴을 형성하는 단계와,
    상기 하부 전극 패턴 표면의 오염물과 표면 산화막을 제거하기 위해 상기 하부 전극 패턴이 형성된 결과물을 세정하는 단계와,
    진공으로 유지되는 반응 챔버 내에서 실리콘 결정핵 형성이 억제되도록 상기 반응 챔버 내의 온도를 조절하면서 상기 반응 챔버 내에 실리콘 형성을 위한 소정의 가스를 소정 시간 동안 공급함으로써 상기 하부 전극 패턴 표면에 비정질 실리콘 박층을 증착하는 단계와,
    상기 비정질 실리콘 박층 증착 단계에 이어서 진공을 유지하면서 연속적으로 상기 반도체 기판의 온도를 상승시키면서 상기 반응 챔버 내에 상기 소정의 가스를 공급하여 상기 비정질 실리콘 박층 위에 실리콘 결정핵을 형성하는 단계와,
    상기 실리콘 결정핵 형성 단계에 이어서 진공을 유지하면서 연속적으로 상기 실리콘 결정핵을 성장시켜서 상기 하부 전극 패턴의 표면에 굴곡형 결정립을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  2. (정정) 제1항에 있어서, 상기 비정질 실리콘 박층 증착 단계에서 상기 반응 챔버 내의 온도를 조절하기 위하여,
    상기 반응 챔버 내의 서셉터의 온도를 700~100℃로 5~40초 동안 유지하는 단계와,
    상기 반응 챔버 내의 서셉터의 온도를 500~800℃로 계속 유지하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  3. (정정) 제1항에 있어서, 상기 소정의 가스는 SiH4, Si2H6및 SiH2Cl2로 이루어지는 군에서 선택된 어느 하나의 가스, 또는 그 혼합 가스로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  4. (정정) 제3항에 있어서, 상기 소정의 가스는 불활성 가스 분위기에서 공급되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  5. 제1항에 있어서, 상기 세정 단계는 습식에 의해 행하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  6. 제1항에 있어서, 상기 반응 챔버는 10-7토르(torr) 이하의 압력으로 유지되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  7. (정정) 제1항에 있어서, 상기 비정질 실리콘 박층을 증착하는 단계는 상기 비정질 실리콘 박층이 상기 하부 전극 패턴 표면에만 증착되도록 상기 소정의 가스의 공급 시간을 조절하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  8. (정정) 제1항에 있어서, 상기 실리콘 결정핵을 성장시키는 단계에서는 상기 소정의 가스의 공급을 차단하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
  9. 제8항에 있어서, 상기 실리콘 결정핵 생성을 위한 소정의 가스 공급 단계에서는 상기 소정의 가스의 유량을 조절하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
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