JP3741518B2 - 半導体メモリ装置のキャパシタ下部電極の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にＤＲＡＭ（Dynamic Random Access Memory）において電極の表面積を増加させてキャパシタのキャパシタンスを増加させる半導体メモリ装置のキャパシタ下部電極の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭにおいて、単位メモリセルの面積の減少に伴い、セルキャパシタンスが減少する。これにより、メモリセルの読出し能力は低下し、ソウトエラー率は増加する。したがって、半導体メモリ装置の高集積化を達成するためには、特定値以上のセルキャパシタンスを確保しなければならない。
【０００３】
半導体メモリ装置のセルキャパシタンスはメモリ装置の記憶容量を定める重要な変数である。これにより、半導体メモリ装置の集積度が増えるにつれて、限られたたセル面積内でキャパシタンスを増加させるための各種の方法が提案された。
キャパシタのキャパシタンスＣは次のように表される。
【０００４】
（式１）
ここで、ε0 は自由空間における誘電率、εr は誘電膜の相対誘電率、Ａは電極の有効面積、ｄは誘電膜の厚さを示す。式１からわかるように、キャパシタンスは、３種の変数、すなわち誘電膜の誘電率、キャパシタの有効面積、誘電膜の厚さを変化させることにより増加させることができる。
【０００５】
電極の表面積を増加させてキャパシタのキャパシタンスを増加させる典型的な方法としては、下部電極の表面に屈曲型の結晶粒であるいわゆるＨＳＧ（Hemispherical Grain ）シリコン膜を形成するか、キャパシタの構造をスタック型、トリンチ型及びシリコン型などの３次元構造で形成する。
タツミなどによる米国特許第５，８３５，８６３号では、キャパシタ電極の有効面積を増加させるため、半導体基板を覆う絶縁膜の上部に非晶質シリコン膜を蒸着し、前記非晶質シリコン膜の表面中の複数の部分にそれぞれ複数の結晶核を発生させ、前記複数の結晶核をそれぞれ茸又は半球形状の結晶粒に成長させて前記非晶質シリコン膜をポリシリコン膜に変換させることにより、前記ポリシリコン膜からなるキャパシタ電極を形成する。
【０００６】
しかしながら、上述した従来の技術によれば、前記絶縁膜の上部に蒸着された非晶質シリコン膜を清潔な状態に維持することは困難である。その上、前記非晶質シリコン膜内で極めて微小な領域で結晶化が行われたり、その表面が他の物質により汚れた場合には、非晶質シリコン膜内のシリコン原子の表面移動が抑制されて結晶核の生成及び成長が行われない。その結果、不均一な形状を有するＨＳＧシリコン膜が形成されるという問題がある。
【０００７】
図１Ａ及び図１Ｂは半導体基板上の非晶質シリコン膜が部分的に結晶化された状態でＨＳＧを形成した結果を示すＳＥＭ（scanning electron microscope）写真である。図１Ａ及び図１Ｂからわかるように、非晶質シリコンの上部にはＨＳＧが正常的に形成されているが、結晶化された部分ではシリコンの移動駆動力がないため、核の成長が見だされない。
【０００８】
同様に、非晶質シリコン表面が他の異物により汚れる場合も、非晶質シリコン原子が異物原子と結合されるので、シリコンの表面移動は困難である。かつ、非晶質シリコン表面の汚染度が増えて一定の厚さの異物が存在する場合も、核の生成及び成長が行われない。
【０００９】
【発明が解決しようとする課題】
したがって、本発明の目的は、均一な表面屈曲を有する下部電極を形成することのできる半導体メモリ装置のキャパシタ下部電極の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために本発明は、ウェーハを載置するサセプターが装着された密閉反応チャンバーを備える薄膜蒸着装備を用いて下部電極を形成する半導体メモリ装置のキャパシタ下部電極の製造方法において、（ａ）半導体基板上に前記半導体基板の所定の領域を露出させるコンタクトホールが形成された絶縁層パターンを形成する段階と、（ｂ）前記結果物の全面に不純物がドーピングされた非晶質シリコン膜を蒸着する段階と、（ｃ）前記非晶質シリコン膜をパタニングして下部電極パターンを形成する段階と、（ｄ）前記結果物を洗浄して前記結果物の表面から汚染物と表面酸化膜を取り除く段階と、（ｅ） 前記洗浄された結果物を高真空で維持される前記反応チャンバー内にローディングし、前記反応チャンバー内に所定のガスを所定の時間ほど供給することにより、前記下部電極パターンの表面に非晶質シリコン薄層を蒸着する段階と、（ｆ）前記非晶質シリコン薄層に多数のシリコン結晶核を生成及び成長させることにより、屈曲型の結晶粒を有する下部電極を形成する段階とを含むことを特徴とする半導体メモリ装置のキャパシタ下部電極の製造方法を提供する。
【００１１】
望ましくは、前記所定のガスの供給は前記半導体基板の温度を上昇させながら行い、前記半導体基板の温度を上昇させる段階は、前記サセプターの温度を７００〜１０００℃で５〜４０秒間維持する第１段階と、前記第１段階の直後に前記反応チャンバー内のサセプターの温度を５００〜８００℃で維持する第２段階とを含む。
【００１２】
かつ、望ましくは、前記所定のガスは、ＳｉＨ4 、Ｓｉ2 Ｈ6 及びＳｉＨ2 Ｃｌ2 よりなる群から選ばれるいずれか一つのガスあるいはそれらの混合ガスである。より望ましくは、前記所定のガスは不活性ガスをさらに含む。
さらに、前記（ｅ）段階では、前記非晶質シリコン薄層が前記下部電極パターンの表面にのみ選択的に蒸着されることが望ましい。
【００１３】
望ましくは、前記（ｆ）段階は、前記（ｅ）段階の後に真空遮断なしに連続的に行う。かつ、前記（ｆ）段階は、１０-7ｔｏｒｒ以下の超高真空状態で行うことが望ましい。
前記（ｆ）段階は、前記シリコン結晶核の生成時は前記所定のガスを連続的に供給する段階と、前記シリコン結晶核の成長時は前記所定のガスの供給を遮断する段階とを含むことが望ましい。かつ、所定のガスの供給は前記所定のガスの流量調節と共に行われる。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
一般に、キャパシタ電極の有効面積を増加させるため、ＨＳＧシリコン膜を形成する方法では、シリコン原子の表面移動メカニズムを用いて電極の表面積を増加させる。そのメカニズムによれば、シリコンソースガス、例えばシラン（ＳｉＨ4 ）、ジシラン（Ｓｉ2 Ｈ6 ）ガスを用いて非晶質シリコン膜の表面にシリコン結晶核を形成し、非晶質シリコン膜のシリコン原子が前記結晶核に移動して非晶質シリコン膜の表面に一定の大きさを有する半球状のグレインからなるＨＳＧシリコン膜を形成するように所定の温度でアニーリングさせる。この際、結晶核の成長が所望の時間ほど続けて行われるようにするため、前記シリコン原子が結晶核に移動する速度が、下地膜である非晶質シリコン膜のバルク領域が結晶化される速度より速くなるべきである。かかるメカニズムを用いて電極の有効面積を増加させるためには、非晶質シリコン膜のバルク領域における結晶の成長速度と非晶質シリコン膜の表面におけるシリコン原子の結晶核への移動速度を安定的に調節することが必要である。
【００１５】
このように非晶質シリコン膜の表面にＨＳＧシリコン膜のような屈曲型の結晶粒を形成するメカニズムは、工程の途中に２種の因子により影響を受ける。その一つの因子は非晶質シリコン膜自体の特性であり、もう一つの因子は結晶核の形成前又は形成後に下地膜の表面に吸着される異物による汚染である。具体的に説明すると、表面屈曲を形成するための下地膜として用いられる非晶質シリコン膜は結晶粒が全く存在しない完全な非晶質状態を維持しなければならない。これは、下地膜に結晶粒が存在すると、表面屈曲の形成時、結晶粒内のシリコン原子が結晶核に移動しなくなるからである。一方、異物による汚染は下地膜表面の洗浄時に発生することがあり、結晶核が形成されている結果物が大気中に露出されるときに発生することもある。したがって、シリコン結晶核を形成するまえに下地膜表面の清浄度を保つことが求められる。
【００１６】
図２は、典型的な気体雰囲気の下で非晶質シリコンからなる下部電極パターン１０の表面に結晶質シリコンからなる結晶核１２の生成状態を示す。
一般に、非晶質シリコン表面に形成された結晶核が相の転移を駆動力として成長するメカニズムは、相の転移に関連するギブスの自由エネルギー（Gibbs free energy ）と、結晶核の生成及び成長時に発生する界面エネルギー（又は表面エネルギー）との和として表することができる。このような関係を図２を参照して数式で表現すると、次のとおりである。
【００１７】
（式２）
△Ｇ＝（４／３）πｒ2 △Ｇtrｆ（θ）＋４πｒ2 γｆ（θ）
ここで、△Ｇは全体ギブスの自由エネルギー、ｒは結晶核の半径、△Ｇtrは単位体積当たり相転移のギブスの自由エネルギー（△Ｇtr＝△Ｇcrystal −△Ｇamorphous ）、γはγmg、γnm及びγngのベクトル和であり、ここで、γmgは気体と非晶質シリコンとの表面張力、γngは気体と結晶質シリコンとの表面張力である。かつ、ｆ（θ）は形状因子である。
【００１８】
上述したように、非晶質シリコン表面のシリコン原子は前記式の駆動力で結晶質シリコン、すなわち結晶核１２に移動して結晶核を成長させる。前記の式は、非晶質シリコン膜内のシリコン原子が結晶質シリコン核に相転移しながら、結晶質シリコンに成長するときに求められる駆動力のみを示したものであり、実際は上述したように結晶核の成長をなすためには、非晶質シリコン膜内のシリコン原子が結晶質シリコンに移動しなければならない。このように、非晶質シリコン膜内のシリコン原子の結晶質シリコンへの移動を許すためには、非晶質シリコンの非晶質性を保ち、非晶質シリコン表面上のシリコン原子が他の原子とは結合しない自由表面を有しなければならない。
【００１９】
（実施例）
本発明においては、非晶質シリコン層が形成された半導体基板を反応チャンバーにローディングした後、超高真空状態で前記非晶質シリコン層の上に高純度及び低欠陥状態の非晶質シリコン薄層を形成させる。引き続き、前記非晶質シリコン薄層に対して結晶核の生成及び成長工程を行い所望の屈曲型の結晶粒を形成させる。
【００２０】
図３〜図６は、本発明の望ましい実施例により半導体メモリ装置のキャパシタを製造する方法を説明するために工程順序により示した断面図である。
図３を参照すれば、トランジスタなどの下部構造物が形成された半導体基板１００の上に前記下部構造物を絶縁させる目的で絶縁層を形成する。その後、前記絶縁層の上に写真食刻工程によりフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンを食刻マスクとして用いて前記絶縁層を食刻して絶縁層パターン１１２を形成することにより、前記半導体基板１００の一部を露出させるコンタクトホールｈ1 を形成する。
【００２１】
その後、前記フォトレジストパターンを取り除いた後、前記コンタクトホールｈ1 が形成された結果物の全面に不純物がドーピングされている非晶質シリコン膜を蒸着してからパタニングして非晶質シリコンからなる下部電極パターン１２０を形成する。
次に、前記結果物を湿式洗浄して下部電極パターン１２０の表面から汚染物と表面酸化膜（自然酸化膜）を取り除く。その後、屈曲型の結晶粒を形成するため、前記結果物を超高真空で維持される反応チャンバー（図示せず）、望ましくは、１０-7ｔｏｒｒ以下の圧力で維持される反応チャンバー内にローディングする。
【００２２】
図７は、前記半導体基板１００の下部電極パターン１２０の表面に屈曲型の結晶粒を形成するために前記反応チャンバー内で工程進行中の各段階別の温度変化を示すグラフである。図７において、（ａ）は反応チャンバー内のサセプター（susceptor ）の温度を調節するために前記反応チャンバーに設けられたヒーターの設定温度変化を示すものである。（ｂ）は半導体基板の実際の温度変化を示すものであり、（ｃ）はサセプターの温度変化を示すものである。
【００２３】
図７を参照すれば、段階１で前記反応チャンバーにローディングされている下部電極パターン１２０が形成された半導体基板１００の温度を迅速に上げるためにヒーターの温度を約５〜４０秒間、望ましくは、約２０秒間１０００℃程度に上げてサセプターの温度を７００〜１０００℃、望ましくは、約８５０℃まで上げる。その後、ヒーターの温度を７６５℃程度に下げることにより、前記サセプターの温度を一定の温度、例えば５００〜８００℃、望ましくは、約７２０℃に下げ、前記ヒーターの温度は７６５℃程度に維持させる。そして、下部電極パターン１２０の表面が後続く工程によりその表面上に非晶質シリコン薄層の蒸着に好適な温度となるまで、前記半導体基板１００を反応チャンバー内に所定の時間ほど待機させる。以下、このような待機時間、すなわち非晶質シリコン薄層の蒸着に好適な温度となるまでの時間を“温度安定化時間”という。
【００２４】
段階２では、前記半導体基板１００の温度が非晶質シリコン薄層の蒸着に好適な温度、すなわち結晶粒を形成する温度より低い所定の温度、望ましくは、５５０℃以下の温度になると、前記反応チャンバー内に屈曲型の結晶粒を形成するための結晶核の形成に求められる工程ガス、例えばＳｉＨ4 、Ｓｉ2 Ｈ6 及びＳｉＨ2 Ｃｌ2 よりなる群から選ばれるいずれか一つのガスを供給して前記下部電極パターン１２０の表面に非晶質シリコン薄層を蒸着する。この際、反応チャンバー内にＮ2 ガス又はＡｒガスのような不活性ガスを同時に供給することもできる。
【００２５】
図４は、前記下部電極パターン１２０の表面に非晶質シリコン薄層１２５が蒸着された状態を示す。
ここで、前記非晶質シリコン薄層１２５の厚さを数十Å程度の厚さで蒸着するが、工程ガスの供給時間を調節して前記下部電極パターン１２０の表面にのみ非晶質シリコン薄層が蒸着されるようにすることが望ましい。この際、前記反応チャンバー内の蒸着圧力は、非晶質シリコン薄層１２５の蒸着工程中にも１０-3ｔｏｒｒ以下の高真空が保たれるので、前記下部電極パターン１２０の表面への不純物の吸着が防止されて半導体基板の表面が汚れることを抑制することができる。
【００２６】
図７の段階２において、前記非晶質シリコン薄層１２５の蒸着が行われるとき、前記半導体基板１００の温度は結晶核の形成が可能な温度、例えば５７０℃以上に上がり、前記非晶質シリコン薄層１２５の表面に多数の結晶核の形成が可能となる。
図７の段階３において、前記半導体基板１００の温度が結晶化温度の以上に徐々に上がることにより、前記非晶質シリコン薄層１２５（図４参照）には連続的に多数の結晶核が生成される。すなわち、高真空の下で行われる前記非晶質シリコン薄層１２５の蒸着工程の後、真空遮断なしに前記非晶質シリコン薄層１２５の上に結晶核が連続的に形成される。この際、前記シリコン結晶核の生成時、上述したような工程に必要なガスを連続的に供給する。ここで、必要に応じて前記ガスの流量調節を同時に行うこともできる。これにより、非晶質シリコン薄層１２５とシリコン結晶核を真空遮断なしに連続的に形成することにより、それらの界面への不純物の吸着及び生成を防止しうる。したがって、本発明による方法では、均一な形状の結晶核を生成させることが可能である。
【００２７】
図７の段階４では、前記工程ガスの供給を止め、前記反応チャンバー内の圧力を再び超高真空、例えば１０-7ｔｏｒｒ以下の圧力に維持させた後、結晶核の成長工程を行う。すなわち、前記半導体基板１００の温度が反応チャンバー内で正常状態に至る温度まで上がることにより、シリコンの結晶化温度の以上で前記結晶核１２８に対する熱処理効果が与えられる。実際は、前記半導体基板１００の温度が反応チャンバー内で正常状態（約６００℃）となるまで、約１５０秒がかかる。すなわち、前記非晶質シリコン薄膜１２５内のシリコン原子が前記結晶核１２８に移動し、前記結晶核１２８が徐々に成長する。この際、上述したような結晶核の成長が続けられると、周囲にある結晶粒の間に相互凝集現象が発生してキャパシタの有効面積が減るため、適宜な大きさの結晶粒を有する屈曲型の結晶粒が形成されるように熱処理温度及び時間を調節して結晶粒の成長を制御する。
【００２８】
図６は、屈曲型の結晶粒を有する下部電極１３０の完成状態を示す断面図である。図６における参照番号１２０Ａは、前記下部電極１３０の上に屈曲型の結晶粒を完成するまえに前記下部電極パターン１２０のアウトラインを示すものである。
図７の段階４において、屈曲型の結晶粒を有する下部電極１３０が完成された後、図７の段階５で前記反応チャンバーから前記半導体基板１００をアンローディングし、前記半導体基板１００を常温で冷却させる。
【００２９】
その後、前記結果物上にキャパシタ絶縁膜を形成し、その上に上部電極を形成するための導電物質を蒸着する。
上述したように本発明によれば、下部電極パターンの表面に非晶質シリコン薄層、結晶核及び結晶粒を形成する一連の工程が一つの反応チャンバー内で真空遮断なしに連続的に行われるので、超清浄状態で工程を行うことが可能である。したがって、従来のような結晶粒の成長が発生しない欠陥を抑制することができ、結晶粒の大きさと密度の均一性を向上させうる。
【００３０】
かつ、本発明の方法によれば、下部電極と結晶粒との間に非晶質層が蒸着されることにより、後述するようにキャパシタンスの最大値と最小値の比率（以下、“Ｃｍｉｎ／Ｃｍａｘ”という）は低減する。しかしながら、このような問題は、理想的なＣｍｉｎ／Ｃｍａｘを得るための別途の熱処理工程を行うことなく、キャパシタが形成された後に行われる工程により半導体基板に熱処理する効果が得られるので、解決することができる。
【００３１】
（評価例１）
上述したように、本発明の方法により下部電極の表面に屈曲型の結晶粒を形成して製造したキャパシタの特性を次のように評価した。
本発明の方法により下部電極パターンの表面に屈曲型の結晶粒を形成するまえに非晶質シリコン薄層を形成することが、その後に形成される屈曲型の結晶粒に及ぼす影響を評価するため、ヒーターの温度７６５℃、結晶核の成長時間１８０秒、工程ガスＳｉ2 Ｈ6 の流量１８ｓｃｃｍの条件を一定にした状態で、温度安定化時間、すなわち非晶質シリコン薄層の形成に必要な工程ガスの供給前までの待機時間を３０〜１８０秒に変化させ、工程ガスの供給時間を８０〜１４０秒に変化させる。これにより、下部電極の上に形成される屈曲型の結晶粒の形態を観察した。
【００３２】
図８〜図１１は、前記テストのように温度安定化時間と工程ガス供給時間の変化により得られた屈曲型の結晶粒の表面構造を示すＳＥＭ写真である。図８は温度安定化時間を１８０秒、工程ガスの供給時間を８０秒とする場合、図９は温度安定化時間を９０秒、工程ガスの供給時間を１００秒とする場合、図１０の温度安定化時間を６０秒、工程ガスの供給時間を１２０秒とする場合、図１１は温度安定化時間を３０秒、工程ガスの供給時間を１４０秒とする場合にあたる。
【００３３】
図８〜図１１の結果からわかるように、温度上昇による温度安定化時間が十分でシリコンの結晶化温度で結晶核の生成及び成長が行われる場合（図８参照）には、結晶粒が大きく結晶粒の密度も高い。一方、温度上昇による安定化時間を９０秒、６０秒及び３０秒にそれぞれ低減させることにより、工程ガスの供給時間を増やせても、工程ガスの供給後シリコンの結晶化温度となるまでは非晶質膜の蒸着が行われるので、結晶粒の生成時間が減る。その結果、工程の完了後に得られる構造は、結晶粒の密度が低くその大きさも小さい。したがって、キャパシタを形成することにおいて、温度安定化時間は下部電極の有効面積を変化させ、その結果、キャパシタンス値に直接影響を及ぼす。
【００３４】
（評価例２）
前記評価例１における各テスト条件の下で形成されたサンプルの上に絶縁膜及び上部電極を形成することにより得られるサンプルのそれぞれについてキャパシタ特性を評価した。
図１２は、前記各サンプルについてキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特性を評価した結果を示すグラフである。Ｃｍｉｎ／Ｃｍａｘは、キャパシタンス測定電圧を−１．５Ｖから＋１．５Ｖに変化させて測定したキャパシタンスの最大値と最小値の比を示す。ここで、ｎ型の不純物でドーピングされた下部電極に接地電圧を加えた状態で、上部電極に−１．５Ｖの電圧を加えたときに得られるキャパシタンスをＣｍｉｎとし、＋１．５Ｖの電圧を加えたときに得られるキャパシタンスをＣｍａｘとした。
【００３５】
図１２の結果から、温度安定化時間が増えるにつれてキャパシタンスが増えるということがわかる。これは、前記図８〜図１１のＳＥＭ写真に示したように、下部電極の表面に形成された結晶粒の大きさ及び密度の増加による。かつ、Ｃｍｉｎ／Ｃｍａｘが８４〜８７％の範囲で分布することがわかる。
（評価例３）
前記評価例２の評価結果に基づき、非晶質シリコンからなる下部電極パターンが形成された半導体基板を反応チャンバーにローディングし、温度安定化時間を十分に維持させた後、本発明の方法により屈曲型の結晶粒が形成された下部電極を備えるキャパシタの特性を評価した。ここで、温度安定化時間は１８０秒、工程ガス供給時間（すなわち、結晶粒の形成時間）は８０秒、工程ガスの供給流量は１８ｓｃｃｍに設定し、工程温度を調整することにより、結晶粒の大きさ、すなわち、結晶粒の高さを制御して各結晶粒によるキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特性を評価した。
【００３６】
図１３は、上述した評価結果として得られるキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特性を示すグラフである。図１３において、結晶粒の高さ“０Å”とは、屈曲型の結晶粒が形成されていない状態を示す。
図１３の結果からわかるように、結晶粒の大きさが増加するとキャパシタの有効面積も増えるため、キャパシタンス値が増大する。かつ、Ｃｍｉｎ／Ｃｍａｘは、結晶粒の大きさが増加すると減少する。
【００３７】
この結果からわかるように、表面屈曲を用いて有効面積を増加させたキャパシタの場合は、結晶粒の大きさが増加すると、キャパシタンスが増えるが、Ｃｍｉｎ／Ｃｍａｘは減少する。
しかしながら、本発明により温度安定化時間を短く設定して屈曲型の結晶粒を形成したキャパシタの場合には、図１３における評価に用いたサンプルの場合とは異なり、結晶粒の大きさが小さくなりキャパシタンスが減少するが、Ｃｍｉｎ／Ｃｍａｘ値は増えない。その理由は、半導体基板の温度が十分に上がらない低い温度状態で、不純物がドーピングされた非晶質シリコンからなる下部電極パターンに屈曲型の結晶粒を形成するために高真空でシリコンの形成に必要なガスを供給すると、屈曲型の結晶粒が形成されるまえに不純物でドーピングされていない非晶質シリコン膜が先に形成されるからである。このように下部電極パターンと屈曲型の結晶粒との間に形成された不純物でドーピングされていない非晶質シリコン層により下部電極で空乏現象がひどく発生することにより、Ｃｍｉｎ／Ｃｍａｘ値は低くなる。
【００３８】
ここで、高真空の下で形成された非晶質シリコン層によるＣｍｉｎ／Ｃｍａｘの減少は、キャパシタを形成した後に熱処理することにより解決できる。
上述したように、温度安定化時間、工程ガス供給時間及び他の工程変数を適宜に調節することにより、屈曲型の結晶粒が部分的に又は全体的に形成されない現象を防止し、所望のキャパシタンスを得ることができる。
【００３９】
（評価例４）
図１４は、本発明の方法により製造されたキャパシタのキャパシタンス特性を評価した結果である。図１４において、対照用のサンプルは本発明による方法を適用しない場合、すなわち屈曲型の結晶粒を形成しない場合を示す。図１４の結果からわかるように、本発明による方法を適用してキャパシタを製造した場合のキャパシタンス（約２５ｆＦ／セル）は、本発明による方法を適用しない場合のキャパシタンス（約１５ｆＦ／セル）に比べ１．６倍以上が増えた。かつ、適用回数により、再現性があり、安定したキャパシタンスの分布を得ることができる。
【００４０】
（評価例５）
図１５は、本発明の方法により製造されたキャパシタのＣｍｉｎ／Ｃｍａｘ特性を評価した結果である。図１５において、対照用のサンプルは本発明を適用しない場合、すなわち屈曲型の結晶粒を形成しない場合を示す。実際の半導体素子の製造工程においては、キャパシタを形成してから後続く工程が行われるにつれて別途の熱処理工程を行わなく、半導体基板に熱処理する効果が得られる。このような後続く熱処理効果により高真空の下で形成された非晶質層にも不純物が拡散される。したがって、図１５の結果からわかるように、本発明の方法を適用してキャパシタを製造する場合、Ｃｍｉｎ／Ｃｍａｘ特性が向上される。
【００４１】
【発明の効果】
上述したように、本発明によれば、結晶粒が局部的に成長されない欠陥を抑制することができ、従来のＨＳＧよりその大きさが均一で密度の高い屈曲型の結晶粒を得ることができる。したがって、半導体メモリ装置のキャパシタの有効面積を効率よく増加させうる。
【００４２】
以上、本発明を具体的な実施例を挙げて詳しく説明したが、本発明はこれに限るものでなく、本発明の技術的な思想の範囲内で当分野における通常の知識を持つ者により様々な変形が可能である。
【図面の簡単な説明】
【図１】（Ａ）及び（Ｂ）は、従来技術の半導体基板上の非晶質シリコン膜が部分的に結晶化された状態でＨＳＧを形成した場合の結果を示すＳＥＭ写真による組織図である。
【図２】従来技術の下部電極の表面に結晶核が生成された状態を示す図である。
【図３】本発明の望ましい実施例による半導体メモリ装置のキャパシタ下部電極の製造方法を順次に示す断面図である。
【図４】本発明の望ましい実施例による半導体メモリ装置のキャパシタ下部電極の製造方法を順次に示す断面図である。
【図５】本発明の望ましい実施例による半導体メモリ装置のキャパシタ下部電極の製造方法を順次に示す断面図である。
【図６】本発明の望ましい実施例による半導体メモリ装置のキャパシタ下部電極の製造方法を順次に示す断面図である。
【図７】本発明によるキャパシタの下部電極の製造において、反応チャンバー内における工程温度変化を示すグラフである。
【図８】本発明による温度安定化時間と工程ガス供給時間の変化により得られた屈曲型の結晶粒の表面構造を示すＳＥＭ写真による組織図である。
【図９】本発明による温度安定化時間と工程ガス供給時間の変化により得られた屈曲型の結晶粒の表面構造を示すＳＥＭ写真による組織図である。
【図１０】本発明による温度安定化時間と工程ガス供給時間の変化により得られた屈曲型の結晶粒の表面構造を示すＳＥＭ写真による組織図である。
【図１１】本発明による温度安定化時間と工程ガス供給時間の変化により得られた屈曲型の結晶粒の表面構造を示すＳＥＭ写真による組織図である。
【図１２】本発明の各テスト条件により形成されたサンプルに対してキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特性を評価した結果を示すグラフである。
【図１３】本発明による温度安定化時間を十分に維持した状態で形成された結晶粒の大きさによるキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特性を評価した結果を示すグラフである。
【図１４】本発明の方法により製造されたキャパシタのキャパシタンス特性を評価した結果である。
【図１５】本発明の方法により製造されたキャパシタのＣｍｉｎ／Ｃｍａｘ特性を評価した結果である。
【符号の説明】
１００ 半導体基板
１１２ 絶縁層パターン
１２０ 下部電極パターン
１２５ 非晶質シリコン薄層
１２８ 結晶核
１３０ 下部電極
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にＤＲＡＭ（Dynamic Random Access Memory）において電極の表面積を増加させてキャパシタのキャパシタンスを増加させる半導体メモリ装置のキャパシタ下部電極の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭにおいて、単位メモリセルの面積の減少に伴い、セルキャパシタンスが減少する。これにより、メモリセルの読出し能力は低下し、ソウトエラー率は増加する。したがって、半導体メモリ装置の高集積化を達成するためには、特定値以上のセルキャパシタンスを確保しなければならない。
【０００３】
半導体メモリ装置のセルキャパシタンスはメモリ装置の記憶容量を定める重要な変数である。これにより、半導体メモリ装置の集積度が増えるにつれて、限られたたセル面積内でキャパシタンスを増加させるための各種の方法が提案された。
キャパシタのキャパシタンスＣは次のように表される。
【０００４】
（式１）
【０００５】
電極の表面積を増加させてキャパシタのキャパシタンスを増加させる典型的な方法としては、下部電極の表面に屈曲型の結晶粒であるいわゆるＨＳＧ（Hemispherical Grain ）シリコン膜を形成するか、キャパシタの構造をスタック型、トリンチ型及びシリコン型などの３次元構造で形成する。
タツミなどによる米国特許第５，８３５，８６３号では、キャパシタ電極の有効面積を増加させるため、半導体基板を覆う絶縁膜の上部に非晶質シリコン膜を蒸着し、前記非晶質シリコン膜の表面中の複数の部分にそれぞれ複数の結晶核を発生させ、前記複数の結晶核をそれぞれ茸又は半球形状の結晶粒に成長させて前記非晶質シリコン膜をポリシリコン膜に変換させることにより、前記ポリシリコン膜からなるキャパシタ電極を形成する。
【０００６】
しかしながら、上述した従来の技術によれば、前記絶縁膜の上部に蒸着された非晶質シリコン膜を清潔な状態に維持することは困難である。その上、前記非晶質シリコン膜内で極めて微小な領域で結晶化が行われたり、その表面が他の物質により汚れた場合には、非晶質シリコン膜内のシリコン原子の表面移動が抑制されて結晶核の生成及び成長が行われない。その結果、不均一な形状を有するＨＳＧシリコン膜が形成されるという問題がある。
【０００７】
図１Ａ及び図１Ｂは半導体基板上の非晶質シリコン膜が部分的に結晶化された状態でＨＳＧを形成した結果を示すＳＥＭ（scanning electron microscope）写真である。図１Ａ及び図１Ｂからわかるように、非晶質シリコンの上部にはＨＳＧが正常的に形成されているが、結晶化された部分ではシリコンの移動駆動力がないため、核の成長が見だされない。
【０００８】
同様に、非晶質シリコン表面が他の異物により汚れる場合も、非晶質シリコン原子が異物原子と結合されるので、シリコンの表面移動は困難である。かつ、非晶質シリコン表面の汚染度が増えて一定の厚さの異物が存在する場合も、核の生成及び成長が行われない。
【０００９】
【発明が解決しようとする課題】
したがって、本発明の目的は、均一な表面屈曲を有する下部電極を形成することのできる半導体メモリ装置のキャパシタ下部電極の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために本発明は、ウェーハを載置するサセプターが装着された密閉反応チャンバーを備える薄膜蒸着装備を用いて下部電極を形成する半導体メモリ装置のキャパシタ下部電極の製造方法において、（ａ）半導体基板上に前記半導体基板の所定の領域を露出させるコンタクトホールが形成された絶縁層パターンを形成する段階と、（ｂ）前記結果物の全面に不純物がドーピングされた非晶質シリコン膜を蒸着する段階と、（ｃ）前記非晶質シリコン膜をパタニングして下部電極パターンを形成する段階と、（ｄ）前記結果物を洗浄して前記結果物の表面から汚染物と表面酸化膜を取り除く段階と、（ｅ） 前記洗浄された結果物を高真空で維持される前記反応チャンバー内にローディングし、前記反応チャンバー内に所定のガスを所定の時間ほど供給することにより、前記下部電極パターンの表面に非晶質シリコン薄層を蒸着する段階と、（ｆ）前記非晶質シリコン薄層に多数のシリコン結晶核を生成及び成長させることにより、屈曲型の結晶粒を有する下部電極を形成する段階とを含むことを特徴とする半導体メモリ装置のキャパシタ下部電極の製造方法を提供する。
【００１１】
望ましくは、前記所定のガスの供給は前記半導体基板の温度を上昇させながら行い、前記半導体基板の温度を上昇させる段階は、前記サセプターの温度を７００〜１０００℃で５〜４０秒間維持する第１段階と、前記第１段階の直後に前記反応チャンバー内のサセプターの温度を５００〜８００℃で維持する第２段階とを含む。
【００１２】
かつ、望ましくは、前記所定のガスは、ＳｉＨ4 、Ｓｉ2 Ｈ6 及びＳｉＨ2 Ｃｌ2 よりなる群から選ばれるいずれか一つのガスあるいはそれらの混合ガスである。より望ましくは、前記所定のガスは不活性ガスをさらに含む。
さらに、前記（ｅ）段階では、前記非晶質シリコン薄層が前記下部電極パターンの表面にのみ選択的に蒸着されることが望ましい。
【００１３】
望ましくは、前記（ｆ）段階は、前記（ｅ）段階の後に真空遮断なしに連続的に行う。かつ、前記（ｆ）段階は、１０-7ｔｏｒｒ以下の超高真空状態で行うことが望ましい。
前記（ｆ）段階は、前記シリコン結晶核の生成時は前記所定のガスを連続的に供給する段階と、前記シリコン結晶核の成長時は前記所定のガスの供給を遮断する段階とを含むことが望ましい。かつ、所定のガスの供給は前記所定のガスの流量調節と共に行われる。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
一般に、キャパシタ電極の有効面積を増加させるため、ＨＳＧシリコン膜を形成する方法では、シリコン原子の表面移動メカニズムを用いて電極の表面積を増加させる。そのメカニズムによれば、シリコンソースガス、例えばシラン（ＳｉＨ4 ）、ジシラン（Ｓｉ2 Ｈ6 ）ガスを用いて非晶質シリコン膜の表面にシリコン結晶核を形成し、非晶質シリコン膜のシリコン原子が前記結晶核に移動して非晶質シリコン膜の表面に一定の大きさを有する半球状のグレインからなるＨＳＧシリコン膜を形成するように所定の温度でアニーリングさせる。この際、結晶核の成長が所望の時間ほど続けて行われるようにするため、前記シリコン原子が結晶核に移動する速度が、下地膜である非晶質シリコン膜のバルク領域が結晶化される速度より速くなるべきである。かかるメカニズムを用いて電極の有効面積を増加させるためには、非晶質シリコン膜のバルク領域における結晶の成長速度と非晶質シリコン膜の表面におけるシリコン原子の結晶核への移動速度を安定的に調節することが必要である。
【００１５】
このように非晶質シリコン膜の表面にＨＳＧシリコン膜のような屈曲型の結晶粒を形成するメカニズムは、工程の途中に２種の因子により影響を受ける。その一つの因子は非晶質シリコン膜自体の特性であり、もう一つの因子は結晶核の形成前又は形成後に下地膜の表面に吸着される異物による汚染である。具体的に説明すると、表面屈曲を形成するための下地膜として用いられる非晶質シリコン膜は結晶粒が全く存在しない完全な非晶質状態を維持しなければならない。これは、下地膜に結晶粒が存在すると、表面屈曲の形成時、結晶粒内のシリコン原子が結晶核に移動しなくなるからである。一方、異物による汚染は下地膜表面の洗浄時に発生することがあり、結晶核が形成されている結果物が大気中に露出されるときに発生することもある。したがって、シリコン結晶核を形成するまえに下地膜表面の清浄度を保つことが求められる。
【００１６】
図２は、典型的な気体雰囲気の下で非晶質シリコンからなる下部電極パターン１０の表面に結晶質シリコンからなる結晶核１２の生成状態を示す。
一般に、非晶質シリコン表面に形成された結晶核が相の転移を駆動力として成長するメカニズムは、相の転移に関連するギブスの自由エネルギー（Gibbs free energy ）と、結晶核の生成及び成長時に発生する界面エネルギー（又は表面エネルギー）との和として表することができる。このような関係を図２を参照して数式で表現すると、次のとおりである。
【００１７】
（式２）
△Ｇ＝（４／３）πｒ2 △Ｇtrｆ（θ）＋４πｒ2 γｆ（θ）
ここで、△Ｇは全体ギブスの自由エネルギー、ｒは結晶核の半径、△Ｇtrは単位体積当たり相転移のギブスの自由エネルギー（△Ｇtr＝△Ｇcrystal −△Ｇamorphous ）、γはγmg、γnm及びγngのベクトル和であり、ここで、γmgは気体と非晶質シリコンとの表面張力、γngは気体と結晶質シリコンとの表面張力である。かつ、ｆ（θ）は形状因子である。
【００１８】
上述したように、非晶質シリコン表面のシリコン原子は前記式の駆動力で結晶質シリコン、すなわち結晶核１２に移動して結晶核を成長させる。前記の式は、非晶質シリコン膜内のシリコン原子が結晶質シリコン核に相転移しながら、結晶質シリコンに成長するときに求められる駆動力のみを示したものであり、実際は上述したように結晶核の成長をなすためには、非晶質シリコン膜内のシリコン原子が結晶質シリコンに移動しなければならない。このように、非晶質シリコン膜内のシリコン原子の結晶質シリコンへの移動を許すためには、非晶質シリコンの非晶質性を保ち、非晶質シリコン表面上のシリコン原子が他の原子とは結合しない自由表面を有しなければならない。
【００１９】
（実施例）
本発明においては、非晶質シリコン層が形成された半導体基板を反応チャンバーにローディングした後、超高真空状態で前記非晶質シリコン層の上に高純度及び低欠陥状態の非晶質シリコン薄層を形成させる。引き続き、前記非晶質シリコン薄層に対して結晶核の生成及び成長工程を行い所望の屈曲型の結晶粒を形成させる。
【００２０】
図３〜図６は、本発明の望ましい実施例により半導体メモリ装置のキャパシタを製造する方法を説明するために工程順序により示した断面図である。
図３を参照すれば、トランジスタなどの下部構造物が形成された半導体基板１００の上に前記下部構造物を絶縁させる目的で絶縁層を形成する。その後、前記絶縁層の上に写真食刻工程によりフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンを食刻マスクとして用いて前記絶縁層を食刻して絶縁層パターン１１２を形成することにより、前記半導体基板１００の一部を露出させるコンタクトホールｈ1 を形成する。
【００２１】
その後、前記フォトレジストパターンを取り除いた後、前記コンタクトホールｈ1 が形成された結果物の全面に不純物がドーピングされている非晶質シリコン膜を蒸着してからパタニングして非晶質シリコンからなる下部電極パターン１２０を形成する。
次に、前記結果物を湿式洗浄して下部電極パターン１２０の表面から汚染物と表面酸化膜（自然酸化膜）を取り除く。その後、屈曲型の結晶粒を形成するため、前記結果物を超高真空で維持される反応チャンバー（図示せず）、望ましくは、１０-7ｔｏｒｒ以下の圧力で維持される反応チャンバー内にローディングする。
【００２２】
図７は、前記半導体基板１００の下部電極パターン１２０の表面に屈曲型の結晶粒を形成するために前記反応チャンバー内で工程進行中の各段階別の温度変化を示すグラフである。図７において、（ａ）は反応チャンバー内のサセプター（susceptor ）の温度を調節するために前記反応チャンバーに設けられたヒーターの設定温度変化を示すものである。（ｂ）は半導体基板の実際の温度変化を示すものであり、（ｃ）はサセプターの温度変化を示すものである。
【００２３】
図７を参照すれば、段階１で前記反応チャンバーにローディングされている下部電極パターン１２０が形成された半導体基板１００の温度を迅速に上げるためにヒーターの温度を約５〜４０秒間、望ましくは、約２０秒間１０００℃程度に上げてサセプターの温度を７００〜１０００℃、望ましくは、約８５０℃まで上げる。その後、ヒーターの温度を７６５℃程度に下げることにより、前記サセプターの温度を一定の温度、例えば５００〜８００℃、望ましくは、約７２０℃に下げ、前記ヒーターの温度は７６５℃程度に維持させる。そして、下部電極パターン１２０の表面が後続く工程によりその表面上に非晶質シリコン薄層の蒸着に好適な温度となるまで、前記半導体基板１００を反応チャンバー内に所定の時間ほど待機させる。以下、このような待機時間、すなわち非晶質シリコン薄層の蒸着に好適な温度となるまでの時間を“温度安定化時間”という。
【００２４】
段階２では、前記半導体基板１００の温度が非晶質シリコン薄層の蒸着に好適な温度、すなわち結晶粒を形成する温度より低い所定の温度、望ましくは、５５０℃以下の温度になると、前記反応チャンバー内に屈曲型の結晶粒を形成するための結晶核の形成に求められる工程ガス、例えばＳｉＨ4 、Ｓｉ2 Ｈ6 及びＳｉＨ2 Ｃｌ2 よりなる群から選ばれるいずれか一つのガスを供給して前記下部電極パターン１２０の表面に非晶質シリコン薄層を蒸着する。この際、反応チャンバー内にＮ2 ガス又はＡｒガスのような不活性ガスを同時に供給することもできる。
【００２５】
図４は、前記下部電極パターン１２０の表面に非晶質シリコン薄層１２５が蒸着された状態を示す。
ここで、前記非晶質シリコン薄層１２５の厚さを数十Å程度の厚さで蒸着するが、工程ガスの供給時間を調節して前記下部電極パターン１２０の表面にのみ非晶質シリコン薄層が蒸着されるようにすることが望ましい。この際、前記反応チャンバー内の蒸着圧力は、非晶質シリコン薄層１２５の蒸着工程中にも１０-3ｔｏｒｒ以下の高真空が保たれるので、前記下部電極パターン１２０の表面への不純物の吸着が防止されて半導体基板の表面が汚れることを抑制することができる。
【００２６】
図７の段階２において、前記非晶質シリコン薄層１２５の蒸着が行われるとき、前記半導体基板１００の温度は結晶核の形成が可能な温度、例えば５７０℃以上に上がり、前記非晶質シリコン薄層１２５の表面に多数の結晶核の形成が可能となる。
図７の段階３において、前記半導体基板１００の温度が結晶化温度の以上に徐々に上がることにより、前記非晶質シリコン薄層１２５（図４参照）には連続的に多数の結晶核が生成される。すなわち、高真空の下で行われる前記非晶質シリコン薄層１２５の蒸着工程の後、真空遮断なしに前記非晶質シリコン薄層１２５の上に結晶核が連続的に形成される。この際、前記シリコン結晶核の生成時、上述したような工程に必要なガスを連続的に供給する。ここで、必要に応じて前記ガスの流量調節を同時に行うこともできる。これにより、非晶質シリコン薄層１２５とシリコン結晶核を真空遮断なしに連続的に形成することにより、それらの界面への不純物の吸着及び生成を防止しうる。したがって、本発明による方法では、均一な形状の結晶核を生成させることが可能である。
【００２７】
図７の段階４では、前記工程ガスの供給を止め、前記反応チャンバー内の圧力を再び超高真空、例えば１０-7ｔｏｒｒ以下の圧力に維持させた後、結晶核の成長工程を行う。すなわち、前記半導体基板１００の温度が反応チャンバー内で正常状態に至る温度まで上がることにより、シリコンの結晶化温度の以上で前記結晶核１２８に対する熱処理効果が与えられる。実際は、前記半導体基板１００の温度が反応チャンバー内で正常状態（約６００℃）となるまで、約１５０秒がかかる。すなわち、前記非晶質シリコン薄膜１２５内のシリコン原子が前記結晶核１２８に移動し、前記結晶核１２８が徐々に成長する。この際、上述したような結晶核の成長が続けられると、周囲にある結晶粒の間に相互凝集現象が発生してキャパシタの有効面積が減るため、適宜な大きさの結晶粒を有する屈曲型の結晶粒が形成されるように熱処理温度及び時間を調節して結晶粒の成長を制御する。
【００２８】
図６は、屈曲型の結晶粒を有する下部電極１３０の完成状態を示す断面図である。図６における参照番号１２０Ａは、前記下部電極１３０の上に屈曲型の結晶粒を完成するまえに前記下部電極パターン１２０のアウトラインを示すものである。
図７の段階４において、屈曲型の結晶粒を有する下部電極１３０が完成された後、図７の段階５で前記反応チャンバーから前記半導体基板１００をアンローディングし、前記半導体基板１００を常温で冷却させる。
【００２９】
その後、前記結果物上にキャパシタ絶縁膜を形成し、その上に上部電極を形成するための導電物質を蒸着する。
上述したように本発明によれば、下部電極パターンの表面に非晶質シリコン薄層、結晶核及び結晶粒を形成する一連の工程が一つの反応チャンバー内で真空遮断なしに連続的に行われるので、超清浄状態で工程を行うことが可能である。したがって、従来のような結晶粒の成長が発生しない欠陥を抑制することができ、結晶粒の大きさと密度の均一性を向上させうる。
【００３０】
かつ、本発明の方法によれば、下部電極と結晶粒との間に非晶質層が蒸着されることにより、後述するようにキャパシタンスの最大値と最小値の比率（以下、“Ｃｍｉｎ／Ｃｍａｘ”という）は低減する。しかしながら、このような問題は、理想的なＣｍｉｎ／Ｃｍａｘを得るための別途の熱処理工程を行うことなく、キャパシタが形成された後に行われる工程により半導体基板に熱処理する効果が得られるので、解決することができる。
【００３１】
（評価例１）
上述したように、本発明の方法により下部電極の表面に屈曲型の結晶粒を形成して製造したキャパシタの特性を次のように評価した。
本発明の方法により下部電極パターンの表面に屈曲型の結晶粒を形成するまえに非晶質シリコン薄層を形成することが、その後に形成される屈曲型の結晶粒に及ぼす影響を評価するため、ヒーターの温度７６５℃、結晶核の成長時間１８０秒、工程ガスＳｉ2 Ｈ6 の流量１８ｓｃｃｍの条件を一定にした状態で、温度安定化時間、すなわち非晶質シリコン薄層の形成に必要な工程ガスの供給前までの待機時間を３０〜１８０秒に変化させ、工程ガスの供給時間を８０〜１４０秒に変化させる。これにより、下部電極の上に形成される屈曲型の結晶粒の形態を観察した。
【００３２】
図８〜図１１は、前記テストのように温度安定化時間と工程ガス供給時間の変化により得られた屈曲型の結晶粒の表面構造を示すＳＥＭ写真である。図８は温度安定化時間を１８０秒、工程ガスの供給時間を８０秒とする場合、図９は温度安定化時間を９０秒、工程ガスの供給時間を１００秒とする場合、図１０の温度安定化時間を６０秒、工程ガスの供給時間を１２０秒とする場合、図１１は温度安定化時間を３０秒、工程ガスの供給時間を１４０秒とする場合にあたる。
【００３３】
図８〜図１１の結果からわかるように、温度上昇による温度安定化時間が十分でシリコンの結晶化温度で結晶核の生成及び成長が行われる場合（図８参照）には、結晶粒が大きく結晶粒の密度も高い。一方、温度上昇による安定化時間を９０秒、６０秒及び３０秒にそれぞれ低減させることにより、工程ガスの供給時間を増やせても、工程ガスの供給後シリコンの結晶化温度となるまでは非晶質膜の蒸着が行われるので、結晶粒の生成時間が減る。その結果、工程の完了後に得られる構造は、結晶粒の密度が低くその大きさも小さい。したがって、キャパシタを形成することにおいて、温度安定化時間は下部電極の有効面積を変化させ、その結果、キャパシタンス値に直接影響を及ぼす。
【００３４】
（評価例２）
前記評価例１における各テスト条件の下で形成されたサンプルの上に絶縁膜及び上部電極を形成することにより得られるサンプルのそれぞれについてキャパシタ特性を評価した。
図１２は、前記各サンプルについてキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特性を評価した結果を示すグラフである。Ｃｍｉｎ／Ｃｍａｘは、キャパシタンス測定電圧を−１．５Ｖから＋１．５Ｖに変化させて測定したキャパシタンスの最大値と最小値の比を示す。ここで、ｎ型の不純物でドーピングされた下部電極に接地電圧を加えた状態で、上部電極に−１．５Ｖの電圧を加えたときに得られるキャパシタンスをＣｍｉｎとし、＋１．５Ｖの電圧を加えたときに得られるキャパシタンスをＣｍａｘとした。
【００３５】
図１２の結果から、温度安定化時間が増えるにつれてキャパシタンスが増えるということがわかる。これは、前記図８〜図１１のＳＥＭ写真に示したように、下部電極の表面に形成された結晶粒の大きさ及び密度の増加による。かつ、Ｃｍｉｎ／Ｃｍａｘが８４〜８７％の範囲で分布することがわかる。
（評価例３）
前記評価例２の評価結果に基づき、非晶質シリコンからなる下部電極パターンが形成された半導体基板を反応チャンバーにローディングし、温度安定化時間を十分に維持させた後、本発明の方法により屈曲型の結晶粒が形成された下部電極を備えるキャパシタの特性を評価した。ここで、温度安定化時間は１８０秒、工程ガス供給時間（すなわち、結晶粒の形成時間）は８０秒、工程ガスの供給流量は１８ｓｃｃｍに設定し、工程温度を調整することにより、結晶粒の大きさ、すなわち、結晶粒の高さを制御して各結晶粒によるキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特性を評価した。
【００３６】
図１３は、上述した評価結果として得られるキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特性を示すグラフである。図１３において、結晶粒の高さ“０Å”とは、屈曲型の結晶粒が形成されていない状態を示す。
図１３の結果からわかるように、結晶粒の大きさが増加するとキャパシタの有効面積も増えるため、キャパシタンス値が増大する。かつ、Ｃｍｉｎ／Ｃｍａｘは、結晶粒の大きさが増加すると減少する。
【００３７】
この結果からわかるように、表面屈曲を用いて有効面積を増加させたキャパシタの場合は、結晶粒の大きさが増加すると、キャパシタンスが増えるが、Ｃｍｉｎ／Ｃｍａｘは減少する。
しかしながら、本発明により温度安定化時間を短く設定して屈曲型の結晶粒を形成したキャパシタの場合には、図１３における評価に用いたサンプルの場合とは異なり、結晶粒の大きさが小さくなりキャパシタンスが減少するが、Ｃｍｉｎ／Ｃｍａｘ値は増えない。その理由は、半導体基板の温度が十分に上がらない低い温度状態で、不純物がドーピングされた非晶質シリコンからなる下部電極パターンに屈曲型の結晶粒を形成するために高真空でシリコンの形成に必要なガスを供給すると、屈曲型の結晶粒が形成されるまえに不純物でドーピングされていない非晶質シリコン膜が先に形成されるからである。このように下部電極パターンと屈曲型の結晶粒との間に形成された不純物でドーピングされていない非晶質シリコン層により下部電極で空乏現象がひどく発生することにより、Ｃｍｉｎ／Ｃｍａｘ値は低くなる。
【００３８】
ここで、高真空の下で形成された非晶質シリコン層によるＣｍｉｎ／Ｃｍａｘの減少は、キャパシタを形成した後に熱処理することにより解決できる。
上述したように、温度安定化時間、工程ガス供給時間及び他の工程変数を適宜に調節することにより、屈曲型の結晶粒が部分的に又は全体的に形成されない現象を防止し、所望のキャパシタンスを得ることができる。
【００３９】
（評価例４）
図１４は、本発明の方法により製造されたキャパシタのキャパシタンス特性を評価した結果である。図１４において、対照用のサンプルは本発明による方法を適用しない場合、すなわち屈曲型の結晶粒を形成しない場合を示す。図１４の結果からわかるように、本発明による方法を適用してキャパシタを製造した場合のキャパシタンス（約２５ｆＦ／セル）は、本発明による方法を適用しない場合のキャパシタンス（約１５ｆＦ／セル）に比べ１．６倍以上が増えた。かつ、適用回数により、再現性があり、安定したキャパシタンスの分布を得ることができる。
【００４０】
（評価例５）
図１５は、本発明の方法により製造されたキャパシタのＣｍｉｎ／Ｃｍａｘ特性を評価した結果である。図１５において、対照用のサンプルは本発明を適用しない場合、すなわち屈曲型の結晶粒を形成しない場合を示す。実際の半導体素子の製造工程においては、キャパシタを形成してから後続く工程が行われるにつれて別途の熱処理工程を行わなく、半導体基板に熱処理する効果が得られる。このような後続く熱処理効果により高真空の下で形成された非晶質層にも不純物が拡散される。したがって、図１５の結果からわかるように、本発明の方法を適用してキャパシタを製造する場合、Ｃｍｉｎ／Ｃｍａｘ特性が向上される。
【００４１】
【発明の効果】
上述したように、本発明によれば、結晶粒が局部的に成長されない欠陥を抑制することができ、従来のＨＳＧよりその大きさが均一で密度の高い屈曲型の結晶粒を得ることができる。したがって、半導体メモリ装置のキャパシタの有効面積を効率よく増加させうる。
【００４２】
以上、本発明を具体的な実施例を挙げて詳しく説明したが、本発明はこれに限るものでなく、本発明の技術的な思想の範囲内で当分野における通常の知識を持つ者により様々な変形が可能である。
【図面の簡単な説明】
【図１】（Ａ）及び（Ｂ）は、従来技術の半導体基板上の非晶質シリコン膜が部分的に結晶化された状態でＨＳＧを形成した場合の結果を示すＳＥＭ写真による組織図である。
【図２】従来技術の下部電極の表面に結晶核が生成された状態を示す図である。
【図３】本発明の望ましい実施例による半導体メモリ装置のキャパシタ下部電極の製造方法を順次に示す断面図である。
【図４】本発明の望ましい実施例による半導体メモリ装置のキャパシタ下部電極の製造方法を順次に示す断面図である。
【図５】本発明の望ましい実施例による半導体メモリ装置のキャパシタ下部電極の製造方法を順次に示す断面図である。
【図６】本発明の望ましい実施例による半導体メモリ装置のキャパシタ下部電極の製造方法を順次に示す断面図である。
【図７】本発明によるキャパシタの下部電極の製造において、反応チャンバー内における工程温度変化を示すグラフである。
【図８】本発明による温度安定化時間と工程ガス供給時間の変化により得られた屈曲型の結晶粒の表面構造を示すＳＥＭ写真による組織図である。
【図９】本発明による温度安定化時間と工程ガス供給時間の変化により得られた屈曲型の結晶粒の表面構造を示すＳＥＭ写真による組織図である。
【図１０】本発明による温度安定化時間と工程ガス供給時間の変化により得られた屈曲型の結晶粒の表面構造を示すＳＥＭ写真による組織図である。
【図１１】本発明による温度安定化時間と工程ガス供給時間の変化により得られた屈曲型の結晶粒の表面構造を示すＳＥＭ写真による組織図である。
【図１２】本発明の各テスト条件により形成されたサンプルに対してキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特性を評価した結果を示すグラフである。
【図１３】本発明による温度安定化時間を十分に維持した状態で形成された結晶粒の大きさによるキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特性を評価した結果を示すグラフである。
【図１４】本発明の方法により製造されたキャパシタのキャパシタンス特性を評価した結果である。
【図１５】本発明の方法により製造されたキャパシタのＣｍｉｎ／Ｃｍａｘ特性を評価した結果である。
【符号の説明】
１００ 半導体基板
１１２ 絶縁層パターン
１２０ 下部電極パターン
１２５ 非晶質シリコン薄層
１２８ 結晶核
１３０ 下部電極
Claims (10)
- ウェーハを載置するサセプターが装着された密閉反応チャンバーを備える薄膜蒸着装備を用いて下部電極を形成する半導体メモリ装置のキャパシタ下部電極の製造方法において、
（ａ）半導体基板上に前記半導体基板の所定の領域を露出させるコンタクトホールが形成された絶縁層パターンを形成する段階と、
（ｂ）前記結果物の全面に不純物がドーピングされた非晶質シリコン膜を蒸着する段階と、
（ｃ）前記非晶質シリコン膜をパタニングして下部電極パターンを形成する段階と、
（ｄ）前記結果物を洗浄して前記結果物の表面から汚染物と表面酸化膜を取り除く段階と、
（ｅ）前記洗浄された結果物を高真空で維持される前記反応チャンバー内にローディングし、前記反応チャンバー内に所定のガスを所定の時間ほど供給することにより、前記下部電極パターンの表面に非晶質シリコン薄層を蒸着する段階と、
（ｆ）前記非晶質シリコン薄層に多数のシリコン結晶核を生成及び成長させることにより、屈曲型の結晶粒を有する下部電極を形成する段階とを含み、
前記（ｅ）段階で前記所定のガスの供給は前記半導体基板の温度を上昇させながら行うことを特徴とする半導体メモリ装置のキャパシタ下部電極の製造方法。 - 前記洗浄段階は湿式により行うことを特徴とする請求項１に記載の半導体メモリ装置のキャパシタ下部電極の製造方法。
- 前記半導体基板の温度を上昇させる段階は、
前記サセプターの温度を７００〜１０００℃で５〜４０秒間維持する第１段階と、
前記第１段階の直後に前記反応チャンバー内のサセプターの温度を５００〜８００℃で維持する第２段階とを含むことを特徴とする請求項１に記載の半導体メモリ装置のキャパシタ下部電極の製造方法。 - 前記所定のガスは、ＳｉＨ4、Ｓｉ2Ｈ6及びＳｉＨ2Ｃｌ2よりなる群から選ばれるいずれか一つのガスあるいはそれらの混合ガスであることを特徴とする請求項１に記載の半導体メモリ装置のキャパシタ下部電極の製造方法。
- 前記所定のガスは不活性ガスをさらに含むことを特徴とする請求項４に記載の半導体メモリ装置のキャパシタ下部電極の製造方法。
- 前記（ｅ）段階では、前記非晶質シリコン薄層が前記下部電極パターンの表面にのみ選択的に蒸着されることを特徴とする請求項１に記載の半導体メモリ装置のキャパシタ下部電極の製造方法。
- 前記（ｆ）段階は前記（ｅ）段階の後に真空遮断なしに連続的に行うことを特徴とする請求項１に記載の半導体メモリ装置のキャパシタ下部電極の製造方法。
- 前記（ｆ）段階は１０-7ｔｏｒｒ以下の超高真空状態で行うことを特徴とする請求項１に記載の半導体メモリ装置のキャパシタ下部電極の製造方法。
- 前記（ｆ）段階は、
前記シリコン結晶核の生成時は前記所定のガスを連続的に供給する段階と、
前記シリコン結晶核の成長時は前記所定のガスの供給を遮断する段階とを含むことを特徴とする請求項１に記載の半導体メモリ装置のキャパシタ下部電極の製造方法。 - 前記所定のガス供給は、前記所定のガスの流量調節と同時に行われることを特徴とする請求項９に記載の半導体メモリ装置のキャパシタ下部電極の製造方法
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P17740 | 1996-05-23 | ||
| KR1019960017740A KR100219482B1 (ko) | 1996-05-23 | 1996-05-23 | 반도체 메모리 장치의 커패시터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056155A JPH1056155A (ja) | 1998-02-24 |
| JP3741518B2 true JP3741518B2 (ja) | 2006-02-01 |
Family
ID=19459681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14303497A Expired - Fee Related JP3741518B2 (ja) | 1996-05-23 | 1997-05-16 | 半導体メモリ装置のキャパシタ下部電極の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5960281A (ja) |
| JP (1) | JP3741518B2 (ja) |
| KR (1) | KR100219482B1 (ja) |
| TW (1) | TW449857B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100255662B1 (ko) * | 1997-05-03 | 2000-05-01 | 윤종용 | 반구형그레인의다결정실리콘막을갖는반도체장치의제조방법 |
| US6245632B1 (en) * | 1997-05-22 | 2001-06-12 | Samsung Electronics Co., Ltd. | Variable temperature methods of forming hemispherical grained silicon (HSG-Si) layers |
| JP3149910B2 (ja) * | 1997-06-05 | 2001-03-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3244049B2 (ja) * | 1998-05-20 | 2002-01-07 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2992516B1 (ja) | 1998-09-04 | 1999-12-20 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JP2000150815A (ja) * | 1998-09-04 | 2000-05-30 | Kokusai Electric Co Ltd | 半導体装置の製造方法及び半導体製造装置 |
| KR20010083563A (ko) | 2000-02-16 | 2001-09-01 | 윤종용 | 폴리머 부착에 의한 선택적 반구형 그레인 성장을 이용한커패시터의 형성방법 및 이에 의해 형성된 커패시터 |
| KR100434489B1 (ko) | 2001-03-22 | 2004-06-05 | 삼성전자주식회사 | 루테늄 산화막 씨딩층을 포함하는 루테늄막 증착 방법 |
| KR100368978B1 (ko) | 2001-04-30 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| US7700454B2 (en) * | 2001-07-24 | 2010-04-20 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities |
| US20030020122A1 (en) * | 2001-07-24 | 2003-01-30 | Joo Jae Hyun | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a noble metal oxide, and integrated circuit electrodes and capacitors fabricated thereby |
| US7008972B2 (en) * | 2003-06-12 | 2006-03-07 | Acushnet Company | Golf ball comprising microporous materials and methods for improving printability and interlayer adhesion |
| US7341907B2 (en) * | 2005-04-05 | 2008-03-11 | Applied Materials, Inc. | Single wafer thermal CVD processes for hemispherical grained silicon and nano-crystalline grain-sized polysilicon |
| KR100648246B1 (ko) * | 2005-07-11 | 2006-11-24 | 안강호 | 반도체 메모리 소자의 제조방법 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US5691249A (en) * | 1990-03-20 | 1997-11-25 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| TW209253B (ja) * | 1990-09-21 | 1993-07-11 | Nidden Aneruba Kk | |
| JP2679433B2 (ja) * | 1991-03-14 | 1997-11-19 | 日本電気株式会社 | 多結晶シリコン膜の形成方法 |
| JP2508948B2 (ja) * | 1991-06-21 | 1996-06-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP0553791A1 (en) * | 1992-01-31 | 1993-08-04 | Nec Corporation | Capacitor electrode for dram and process of fabrication thereof |
| KR960002097B1 (ko) * | 1992-02-28 | 1996-02-10 | 삼성전자주식회사 | 반도체장치의 커패시터 제조방법 |
| JPH05315543A (ja) * | 1992-05-08 | 1993-11-26 | Nec Corp | 半導体装置およびその製造方法 |
| JPH06188385A (ja) * | 1992-10-22 | 1994-07-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2682386B2 (ja) * | 1993-07-27 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2658824B2 (ja) * | 1993-08-31 | 1997-09-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2658840B2 (ja) * | 1993-12-01 | 1997-09-30 | 日本電気株式会社 | プロセスシミュレータおよびこれを用いたｃｖｄ装置およびプロセスシミュレーション方法 |
| JPH07161931A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| JP2727981B2 (ja) * | 1993-12-27 | 1998-03-18 | 日本電気株式会社 | 凸凹アモルファスシリコン膜および凸凹ポリシリコン膜の形成方法 |
| JP2833545B2 (ja) * | 1995-03-06 | 1998-12-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2728025B2 (ja) * | 1995-04-13 | 1998-03-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5554557A (en) * | 1996-02-02 | 1996-09-10 | Vanguard International Semiconductor Corp. | Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell |
-
1996
- 1996-05-23 KR KR1019960017740A patent/KR100219482B1/ko not_active IP Right Cessation
-
1997
- 1997-05-16 JP JP14303497A patent/JP3741518B2/ja not_active Expired - Fee Related
- 1997-05-22 TW TW086106873A patent/TW449857B/zh not_active IP Right Cessation
- 1997-05-22 US US08/861,607 patent/US5960281A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5960281A (en) | 1999-09-28 |
| KR970077663A (ko) | 1997-12-12 |
| JPH1056155A (ja) | 1998-02-24 |
| KR100219482B1 (ko) | 1999-09-01 |
| TW449857B (en) | 2001-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040908 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041210 |
|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051108 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091118 Year of fee payment: 4 |
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| LAPS | Cancellation because of no payment of annual fees |