KR100301037B1 - 선택증착공정에의한반구형그레인실리콘층을사용하는커패시터형성방법 - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 103
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 89
- 239000010703 silicon Substances 0.000 title claims abstract description 89
- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000003990 capacitor Substances 0.000 title claims abstract description 28
- 238000005137 deposition process Methods 0.000 title abstract description 3
- 239000010410 layer Substances 0.000 claims abstract description 86
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 10
- 150000003376 silicon Chemical class 0.000 claims description 20
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 15
- 229910000077 silane Inorganic materials 0.000 claims description 14
- 238000011534 incubation Methods 0.000 claims description 7
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 238000004140 cleaning Methods 0.000 claims 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 claims 1
- 238000000059 patterning Methods 0.000 abstract 2
- 239000007789 gas Substances 0.000 description 44
- 230000008021 deposition Effects 0.000 description 31
- 230000007423 decrease Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000006641 stabilisation Effects 0.000 description 3
- 238000011105 stabilization Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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Abstract
본 발명은 하부도전막 패턴 표면에 HSG 실리콘층을 선택적으로 증착하는 방법을 사용하여 커패시터를 형성하는 방법을 개시한다. 본 발명에 의한 HSG 실리콘층은 실리콘 소스 가스가 공급되는 동안에 실리콘 핵을 형성하는 공정과 실리콘 핵을 성장시키는 공정이 연속적으로 이루어진다. 따라서, HSG 실리콘층을 형성하는 데 소요되는 시간을 최소화시킬 수 있다. 또한, 실리콘 핵은 실리콘 소스 가스로부터 분해된 실리콘 원자들과 반응하여 성장되므로 하부도전막 패턴의 표면 상태에 따라 HSG 실리콘층의 균일도가 심하게 변하는 현상을 방지할 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 선택증착 공정에 의한 반구형 그레인(hemispherical grain; 이하 "HSG"라 한다) 실리콘층을 사용하는 커패시터 형성방법에 관한 것이다.
반도체소자, 예컨대 DRAM 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라 고집적 반도체소자의 전력소모(power consumption)는 점점 낮아지는 추세를 보인다. 이에 따라, 최근에 3.0 볼트 이하의 전원전압에서 동작이 가능한 반도체소자가 개발되고 있다. 낮은 동작전압을 사용하는 반도체 기억소자, 예컨대 DRAM 소자는 단위 셀의 특성을 개선시키기 위하여 일정한 값 이상의 셀 커패시턴스를 확보하여야 한다. 그러나, DRAM 소자의 집적도가 증가할수록 단위 셀이 차지하는 면적은 점점 감소하므로 셀 커패시턴스를 증가시키기가 어렵다. 따라서, 제한된 면적 내에 셀 커패시터의 전극을 3차원적인 형태로 제작하여 셀 커패시턴스를 증가시키는 방법이 활발히 연구되고 있다. 또한, 상기한 3차원적인 형태의 전극을 형성하는 방법 이외에 전극의 표면에 HSG 실리콘층을 형성하여 전극의 표면적을 극대화시킴으로써 셀 커패시턴스를 증가시키는 방법이 제안된 바 있다.
HSG 실리콘층을 사용하는 종래의 커패시터 형성방법은 반도체기판 상에 하부 도전막 패턴, 예컨대 비정질 실리콘막 패턴이 형성된 결과물을 밀폐된 챔버 내에 로딩하는 공정과, 상기 반도체기판을 제1 온도로 가열한 상태에서 상기 챔버 내에 사일레인 가스 또는 다이사일레인 가스를 주입하여 상기 하부 도전막 패턴 표면에 실리콘 핵을 형성하는 공정과, 상기 반도체기판의 온도를 상기 제1 온도보다 낮거나 높은 제2 온도로 변화시킴과 동시에 상기 실리콘 소스 가스의 공급을 차단시킴으로써 상기 실리콘 핵이 성장된 HSG 실리콘층을 형성하는 공정을 포함한다. 여기서, 상기 실리콘 핵이 성장되기 위하여 요구되는 실리콘 원자들은 비정질 실리콘막 패턴으로부터 공급된다. 상기 제2 온도는 제1 온도와 동일할 수도 있다. 상기 실리콘 핵이 성장된 HSG 실리콘층이 형성된 결과물 전면에 유전체막 및 상부 도전막을 차례로 형성하여 커패시터를 완성한다. 여기서, 상기 하부 도전막 패턴 및 HSG 실리콘층은 커패시터의 하부전극을 구성하고, 상기 상부 도전막은 커패시터의 상부전극 역할을 한다.
상술한 바와 같이 HSG 실리콘층을 사용하는 종래의 커패시터 형성방법에 따르면, 하부 도전막 패턴 표면에 실리콘 핵을 형성하는 공정 조건과 상기 실리콘 핵을 성장시키는 공정 조건이 서로 다르다. 이에 따라, HSG 실리콘층을 형성하는 데 있어서, 공정시간의 손실이 발생한다. 또한, 실리콘 핵은 하부 도전막 패턴, 즉 비정질 실리콘막 패턴으로부터 공급되는 실리콘 원자들에 의하여 성장된다. 따라서, HSG 실리콘층의 균일도는 비정질 실리콘막 패턴의 표면 상태에 따라 매우 민감한 영향을 받는다. 다시 말해서, 실리콘 핵이 형성되기 전 또는 직후에 비정질 실리콘막 패턴의 소정영역이 결정화되었거나 오염된 상태이면, 균일한 HSG 실리콘층을 형성하기가 어렵다.
본 발명의 목적은 하부 도전막 패턴 표면에 실리콘 핵을 선택적으로 형성하는 단계와 실리콘 소스 가스를 사용하여 실리콘 핵을 성장시키는 단계를 동일한 조건하에서 연속적으로 실시하여 HSG 실리콘층을 형성함으로써, 하부 도전막 패턴 및 HSG 실리콘층으로 구성된 하부전극의 표면적을 극대화시킴은 물론 공정시간을 효율적으로 단축시킬 수 있는 커패시터 형성방법을 제공하는 데 있다.
도 1 내지 도 3은 본 발명에 따른 커패시터 형성방법을 설명하기 위한 단면도들이다.
도 4는 본 발명에 따른 커패시터의 반구형 그레인 실리콘층을 형성하는 방법을 설명하기 위한 공정 레서피이다.
도 5는 본 발명에 따른 반구형 그레인 실리콘층의 증착시간에 대한 전극의 표면적 증가율을 반구형 그레인 실리콘층의 증착온도에 따라 도시한 그래프이다.
도 6은 본 발명에 따른 반구형 그레인 실리콘층의 증착시간에 대한 전극의 표면적 증가율을 실리콘 소스 가스의 유량(flow rate)에 따라 도시한 그래프이다.
도 7은 본 발명 및 종래기술에 따라 제조된 커패시터의 커패시턴스 분포를 함께 도시한 그래프이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판의 층간절연막 상에 하부 도전막, 바람직하게는 비정질 실리콘막을 형성한다. 상기 하부 도전막을 패터닝하여 층간절연막의 소정영역 상에 하부도전막 패턴을 형성하고, 상기 하부도전막 패턴이 형성된 결과물을 진공 상태의 챔버 내로 투입시킨다. 상기 반도체기판을 소정의 온도로 가열함과 동시에 챔버 내로 실리콘 소스 가스를 소정의 시간동안 주입시킨다. 이때, 상기 실리콘 소스 가스로부터 분해된 실리콘 원자들은 하부 도전막 패턴 표면에서 서로 충돌하여 에너지가 상실된다. 그리고, 에너지가 상실된 실리콘 원자들은 하부도전막 패턴의 표면에 흡착되어 복수의 실리콘 핵을 형성한다. 계속해서, 상기 실리콘 소스 가스로부터 분해되어 공급되는 실리콘 원자들은 상기 각각의 실리콘 핵과 반응하여 각각의 실리콘 핵을 성장시킨다. 이에 따라, 하부 도전막 패턴 표면에 각각의 실리콘 핵이 성장된 복수의 반구형의 실리콘 그레인으로 구성된 HSG 실리콘층이 형성된다. 이때, 상기 실리콘 핵은 하부도전막 패턴 내의 실리콘 원자들이 이동하여 성장되기 보다는 오히려 실리콘 소스 가스로부터 분해된 실리콘 원자들에 의하여 성장된다. 따라서, HSG 실리콘층의 균일도가 하부 도전막 패턴의 표면 상태에따라 민감하게 변하는 현상을 피할 수 있다. 다음에, 상기 HSG 실리콘층이 형성된 결과물 전면에 유전체막 및 상부 도전막을 차례로 형성한다.
본 발명에 따르면, 동일한 공정 조건하에서 실리콘 핵을 형성함과 아울어 실리콘 핵을 성장시킬 수 있으므로 HSG 실리콘층을 형성하는 데 걸리는 시간을 최소화시킬 수 있다. 또한, 실리콘 핵이 성장하는 데 필요한 실리콘 원자들이 실리콘 소스 가스로부터 공급되므로 하부 도전막 패턴의 표면상태가 HSG 실리콘층의 균일도에 미치는 영향을 최소화시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1 내지 도 3은 본 발명에 따른 커패시터 형성방법을 DRAM 소자를 예로 하여 설명하기 위한 단면도들이다. 여기서, 소개되는 단면도들은 DRAM 소자의 셀 어레이 영역에 해당한다. 그러나, 본 발명은 DRAM 소자에 한정되지 않고 커패시터를 갖는 모든 반도체소자에 적용 가능하다.
도 1은 하부도전막 패턴(5)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 억세스 트랜지스터(도시하지 않음)가 형성된 반도체기판(1)상에 층간절연막, 예컨대 고온산화막(HTO)과 같은 실리콘 산화막을 형성한다. 다음에, 상기 층간절연막을 패터닝하여 상기 반도체기판(1)의 소정영역, 즉 억세스 트랜지스터의 소오스 영역(또는 드레인 영역)을 노출시키는 콘택홀을 갖는 층간절연막 패턴(3)을 형성한다. 상기 층간절연막 패턴(3)이 형성된 결과물 전면에 상기 콘택홀을 채우는 하부 도전막, 바람직하게는 도우핑된 비정질 실리콘막을 형성한다. 상기 하부 도전막을 패터닝하여 상기 콘택홀을 덮는 하부도전막 패턴(5)을 형성한다. 상기 하부 도전막 패턴(5)은 도 1에 도시된 바와 같은 박스형(box type)이 아닌 다른 형태, 즉 실린더형 또는 핀(fin)형일 수도 있다.
도 2는 본 발명의 특징요소인 HSG 실리콘층(7b)을 형성하는 단계를 설명하기위한 단면도이고, 도 4는 본 발명에 따른 HSG 실리콘층(7b)을 형성하기 위한 공정 레서피이다. 도 4에 있어서, 가로축은 시간을 나타내고, 세로축은 히터 및 반도체기판의 온도를 나타낸다.
도 2 및 도 4를 참조하면, 상기 하부도전막 패턴(5)이 형성된 결과물을 소정의 진공도, 바람직하게는 1×10-6Torr 이하의 고진공을 유지하는 챔버 내에 투입하고 반도체기판(1)을 소정의 온도(TD), 바람직하게는 590℃ 내지 610℃로 가열한다. 상기 하부도전막 패턴(5)이 형성된 결과물을 챔버 내에 투입하기 전에 하부도전막 패턴(5)의 표면은 산화막 식각용액 등과 같은 화학용액으로 세정될 수도 있다. 상기 챔버 내에는 히터가 장착된 서셉터(susceptor)가 설치되어 서셉터 상에 놓인 반도체기판(1)의 온도를 조절하는 것이 가능하다. 상기 히터는 하부 도전막 패턴(5)이 챔버 내에 투입되기 전에 이미 일정온도(TC)로 가열된 상태를 유지한다. 따라서, 상온에 가까운 초기 온도(Ti)를 유지하는 반도체기판(1)이 서셉터 상에 놓인 후에 일정시간, 즉 온도안정화 시간(ts)이 경과하면, 반도체기판(1)의 온도가 상기 히터의 온도(TC) 보다 낮은 소정의 온도(TD)에 거의 도달한다. 도 4에서 참조부호 "Tsub"로 표시한 곡선은 반도체기판(1)의 실제온도를 도시한 곡선이다. 상기 온도안정화 시간(ts)이 경과한 후에 챔버 내에 실리콘 소스 가스(G)를 소정의 시간(tF)동안 소정의 유량(flow rate)으로 주입한다. 이와 같이 하부도전막 패턴(5)이 형성된 결과물 표면에 실리콘 소스 가스(G)를 공급하면, 하부도전막 패턴(5) 표면에 복수의 실리콘 핵(7a)이 형성되고, 상기 각각의 실리콘 핵(7a)은 실리콘 소스 가스(G)로부터 분해된 실리콘 원자들과 반응하여 반구형의 실리콘 그레인으로 성장된다. 이에 따라, 하부도전막 패턴(5) 표면에 복수의 실리콘 그레인들로 구성된 HSG 실리콘층(7b)이 형성된다. 상기한 바와 같이 본 발명에 따른 HSG 실리콘층(7b)의 실리콘 그레인들은 하부도전막 패턴(5) 내의 실리콘 원자들이 이동하여 성장되기 보다는 실리콘 소스 가스(G)로부터 분해된 실리콘 원자들과 반응하여 성장된다. 따라서, 본 발명에 따른 HSG 실리콘층(7b)의 균일도가 하부도전막 패턴(5)의 표면 상태에 따라 민감하게 영향받는 것을 방지할 수 있다. 상기 하부도전막 패턴(5) 및 상기 HSG 실리콘층(7b)은 커패시터의 하부전극(9)을 구성한다. 상기 실리콘 소스 가스로는 사일레인 가스, 다이사일레인 가스 및 다이클로로사일레인 가스로 이루어진 일 군중 선택된 어느 하나 또는 적어도 둘 이상의 가스가 혼합된 가스를 사용하는 것이 바람직하다.
한편, 상기 반도체기판(1)의 온도(Tsub)는 상기 히터의 온도(TC)보다 항상 낮다. 본 발명의 실시예에 있어서 히터의 온도(TC)와 서셉터 상에 놓인 반도체기판(1)의 온도를 측정한 결과, 히터의 온도가 각각 770℃, 780℃ 및 790℃로 조절된 경우에 반도체기판(1)의 온도는 각각 590℃, 596℃ 및 602℃를 보였다. 또한, 상기 층간절연막을 고온 산화막(HTO; high temperature oxide layer)으로 형성한 경우에 상기 층간절연막 상에 실리콘 핵이 형성될 때까지 걸리는 시간, 즉 잉큐베이션 시간(incubation time)을 측정하였다. 그 결과, 잉큐베이션 시간은 실리콘 소스 가스의 유량을 감소시킬수록 증가함을 보였고, 히터의 온도를 높일수록 감소함을 보였다. 좀 더 구체적으로 설명하면, 히터의 온도가 780℃로 조절된 상태에서 실리콘 소스 가스, 즉 다이사일레인 가스의 유량을 각각 12sccm 및 6sccm으로 주입한 경우에 잉큐베이션 시간은 각각 350초 및 600초이었다. 그리고, 다이사일레인 가스의 유량을 3sccm으로 고정시킨 상태에서 히터의 온도를 각각 770℃, 780℃ 및 790℃로 조절한 경우에 잉큐베이션 시간은 각각 820초, 800초, 및 700초를 보였다. 결과적으로, 하부도전막 패턴(5) 표면에만 선택적으로 HSG 실리콘층(7b)을 형성하기 위해서는 실리콘 소스 가스의 유량 및 히터의 온도를 설정한 다음, 상기 설정된 조건에서의 잉큐베이션 시간 내에 HSG 실리콘층(7b)을 형성하여야 한다.
도 3은 유전체막(11) 및 상부 도전막(13)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 HSG 실리콘층(7b)이 형성된 결과물 전면에 유전체막(11)을 형성한다. 상기 유전체막(11)은 실리콘 질화막은 물론, O/N/O(oxide/nitride/oxide)막 또는 N/O(nitride/oxide)막으로도 형성할 수도 있다. 또한, 상기 유전체막으로는 유전상수가 높은 물질막, 예컨대 PZT막 또는 BST막 등으로 형성할 수도 있다. 여기서, 상기 유전체막(11)을 형성하기 전에 하부전극(9)의 표면에 불순물, 예컨대 인(P) 이온 또는 비소(As) 이온을 주입하여 하부전극(9)의 표면을 도우핑시킬 수도 있다. 이는, 하부전극의 표면농도를 증가시킴으로써 커패시터의 상부전극에 인가되는 전압의 극성에 따라 커패시턴스가 변하는 현상을 최소화시킬 수 있기 때문이다. 상기 불순물 이온을 주입시키는 방법으로는 통상의 이온주입 방법, 인(P) 또는 비소(As)를 포함하는 가스를 열분해시키어주입시키는 방법 및 플라즈마 상태에서 주입시키는 방법중 선택된 어느 하나를 사용할 수 있다. 그리고, 상기 유전체막(11) 상에 상부 전극 역할을 하는 상부 도전막(13), 예컨대 도우핑된 폴리실리콘막을 형성한다.
상기한 본 발명에 따라 제작된 커패시터의 특성이 도 5 내지 도 7에 도시되었다. 여기서, 하부도전막 패턴(5)은 레이아웃(layout) 상에서 89,600㎛2의 면적을 갖는 마스크 패턴을 사용하여 형성하였다. 그리고, 유전체막(11)으로는 등가산화막 두께(equivalent oxide thickness)가 50Å인 질화막을 사용하였다.
도 5는 HSG 실리콘층(7b)의 증착 시간(도 4의 tF에 해당)에 대한 유효전극면적(effective electrode area)의 증가비율을 HSG 실리콘층(7b)의 증착온도(도 4의 TD에 해당)에 따라 도시한 그래프이다. 여기서, 세로축은 도 1 내지 도 3에서 설명한 본 발명에 따라 제작된 커패시터의 유효전극면적과 도 1에 보여진 하부도전막 패턴(5) 표면에 직접 유전체막(11) 및 상부 도전막(13)을 차례로 형성한 커패시터의 유효전극면적의 비율을 나타내고, 가로축은 증착시간을 나타낸다. 그리고, 상기 유효전극면적은 커패시터의 커패시턴스를 측정한 결과로부터 계산된 값이다. 또한, 본 발명에 따른 HSG 실리콘층(7b)은 모두 잉큐베이션 시간 내에서 형성하였다. 이때, 실리콘 소스 가스의 종류 및 유량은 각각 다이사일레인 가스 및 6sccm 이었다.
도 5를 참조하면, 각각의 증착온도(770℃, 780℃, 790℃, 800℃ 및 810℃)에 있어서 최대 유효전극면적을 보이는 증착시간은 증착온도가 증가할수록 감소하는 경향을 보였다. 실제로, 770℃의 증착온도에서 최대 유효전극면적비(약 2.0)를 보이는 증착시간은 약 250초이었고, 780℃의 증착온도에서 최대 유효전극면적비(약 2.25)를 보이는 증착시간은 약 200초이었고, 790℃의 증착온도에서 최대 유효전극면적비(약 2.2)을 보이는 증착시간은 약 190초이었고, 800℃의 증착온도에서 최대 유효전극면적비(약 1.8)을 보이는 증착시간은 약 150초이었고, 810℃의 증착온도에서 최대 유효전극면적비(약 1.75)를 보이는 증착시간은 약 120초이었다. 이로부터, 실리콘 소스 가스로서 6sccm의 유량으로 주입되는 다이사일레인 가스를 사용하는 경우에 최대 유효전극면적비를 얻을 수 있는 최적 증착온도 및 최적 증착시간은 각각 780℃ 및 200초임을 알 수 있다.
도 6은 HSG 실리콘층(7b)의 증착시간(도 4의 tF에 해당)에 대한 유효전극면적(effective electrode area)의 증가비율을 실리콘 소스 가스, 즉 다이사일레인 가스의 유량(3sccm, 6sccm 및 9sccm)에 따라 도시한 그래프이다. 여기서, 세로축은 도 5의 세로축과 동일한 파라미터(parameter), 즉 유효전극면적비를 나타내고, 가로축은 증착시간을 나타낸다. 이때, HSG 실리콘층의 증착온도(도 4의 tD에 해당)는 780℃ 이었다.
도 6을 참조하면, 다이사일레인 가스의 유량이 3sccm인 경우에 약 200초의 증착시간에서 약 2.2의 최대 유효전극면적비를 보였으며, 다이사일레인 가스의 유량이 6sccm인 경우에는 도 5에서도 언급된 바와 같이 약 200초의 증착시간에서 약 2.25의 최대 유효전극면적비를 보였다. 또한, 다이사일레인 가스의 유량이 9sccm인 경우에는 약 170초의 증착시간에서 약 2.25의 최대 유효전극면적비를 보였다. 그러나, 도 6으로부터 다이사일레인 가스의 유량이 6sccm인 경우가 다이사일레인 가스의 유량이 3sccm인 경우에 비하여 최대 유효전극면적비를 얻을 수 있는 증착시간의 여유도(margin)이 더 넓음을 알 수 있다.
도 7은 종래기술 및 본 발명에 따라 제작된 커패시터의 커패시턴스를 함께 도시한 그래프이다. 여기서, 세로축은 여러개의 시료에 대하여 측정한 커패시턴스의 축적 분포율(cummulative distribution rate)을 나타내고, 가로축은 커패시턴스를 나타낸다. 종래 기술이라함은 도 5 및 도 6에서 설명한 바와 같이 하부 도전막 패턴의 표면에 HSG 실리콘층을 형성하는 공정을 생략한 경우에 해당한다. 그리고, 본 발명의 경우에 HSG 실리콘층을 형성하는 공정으로서 도 5 및 도 6으로부터 구한 최적조건, 즉 780℃의 증착온도, 6sccm의 유량으로 주입되는 다일사일레인 가스, 및 200초의 증착시간을 적용하였다. 상기 증착온도는 히터의 온도를 의미하며, 실제 반도체기판의 온도는 596℃이었다. 또한, 챔버 내의 압력은 실리콘 소스 가스, 즉 다이사일레인 가스가 주입되기 전에 1×10-6Torr 이하이었으며, 다이사일레인 가스가 주입된 후에 4.8×10-4Torr를 보였다. 그리고, 도 4에서 설명한 온도안정화 시간(ts; temperature stabilization time)으로 18초를 적용하였다.
도 7을 참조하면, 종래 기술에 따라 제작된 커패시터의 커패시턴스는 대략 0.6 nF을 보였으며, 본 발명에 따른 커패시터의 커패시턴스는 1.3 nF 내지 1.4 nF의 값을 보였다.
한편, 실리콘 소스 가스가 공급되는 동안에 실리콘 핵을 형성한 다음, 실리콘 소스 가스의 공급을 차단시킨 상태에서 실리콘 핵을 어닐링시키어 성장시키는 종래의 또 다른 커패시터 형성방법에 따르면, HSG 실리콘층을 형성하는 데 걸리는 시간이 약 600초 내지 700초이었다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, HSG 실리콘층을 형성하는 데 있어서 실리콘 소스 가스가 공급되는 동안에 실리콘 핵을 형성하는 공정 및 실리콘 핵을 성장시키는 공정이 연속적으로(continuously) 실시된다. 따라서, HSG 실리콘층을 형성하는 데 걸리는 시간을 최소화시킬 수 있다. 또한, 실리콘 핵이 성장하는 데 요구되는 실리콘 원자들이 실리콘 소스 가스로부터 공급되므로 하부도전막 패턴의 표면 상태에 기인하여 HSG 실리콘층의 균일도가 변화하는 현상을 억제시킬 수 있다.
Claims (6)
- 반도체기판 상에 형성된 층간절연막 상에 하부 도전막 패턴을 형성하는 단계;상기 하부 도전막 패턴이 형성된 상기 반도체기판을 진공 내에서 590℃ 내지 610℃의 온도로 가열함과 동시에 상기 하부 도전막 패턴이 형성된 결과물 표면에 실리콘 소스 가스가 상기 층간절연막 표면에 공급되는 동안 상기 층간절연막 표면에 실리콘 핵이 형성될 때까지 걸리는 잉큐베이션 시간(incubation time)보다 짧은시간동안 실리콘 소스 가스를 공급함으로써, 상기 하부 도전막 패턴의 표면에 복수의 실리콘 핵을 형성하는 공정 및 상기 각각의 실리콘 핵이 상기 실리콘 소스 가스로부터 공급되는 실리콘 원자들에 의해 성장된 복수의 반구형 실리콘 그레인을 상기 하부 도전막 패턴 표면에만 선택적으로 형성하는 공정을 상기 소정의 시간동안에 연속적으로 실시하는 단계; 및상기 복수의 반구형 실리콘 그레인이 형성된 결과물 전면에 유전체막 및 상부 도전막을 차례로 형성하는 단계;를 포함하는 것을 특징으로 하는 커패시터 형성방법.
- 제1항에 있어서, 상기 하부 도전막 패턴은 비정질 실리콘막으로 형성하는 것을 특징으로 하는 커패시터 형성방법.
- 제1항에 있어서, 상기 복수의 반구형 실리콘 그레인을 형성하는 단계 전에상기 도전막 패턴 표면을 화학용액으로 세정하는 단계를 더 구비하는 것을 특징으로 하는 커패시터 형성방법.
- 제3항에 있어서, 상기 화학용액은 산화막 식각용액인 것을 특징으로 하는 커패시터 형성방법.
- 제1항에 있어서, 상기 실리콘 소스 가스는 사일레인(silane; SH4) 가스, 다이사일레인(disilane; Si2H6) 가스 및 다이클로로사일레인(dichlorosilane; SiH2Cl2) 가스로 이루어진 일 군중 적어도 하나 이상의 가스인 것을 특징으로 하는 커패시터 형성방법.
- 제1항에 있어서, 상기 층간절연막은 실리콘 산화막인 것을 특징으로 하는 커패시터 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970059074A KR100301037B1 (ko) | 1997-11-10 | 1997-11-10 | 선택증착공정에의한반구형그레인실리콘층을사용하는커패시터형성방법 |
| JP10157993A JPH11163274A (ja) | 1997-11-10 | 1998-06-05 | 選択蒸着工程による半球形グレーンシリコン層を用いるキャパシターの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970059074A KR100301037B1 (ko) | 1997-11-10 | 1997-11-10 | 선택증착공정에의한반구형그레인실리콘층을사용하는커패시터형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990039111A KR19990039111A (ko) | 1999-06-05 |
| KR100301037B1 true KR100301037B1 (ko) | 2001-09-03 |
Family
ID=19524466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970059074A KR100301037B1 (ko) | 1997-11-10 | 1997-11-10 | 선택증착공정에의한반구형그레인실리콘층을사용하는커패시터형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11163274A (ko) |
| KR (1) | KR100301037B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043547A (ja) | 2000-07-28 | 2002-02-08 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
| KR100768727B1 (ko) * | 2001-01-12 | 2007-10-19 | 주성엔지니어링(주) | 트렌치 내벽에만 선택적으로 ＨＳＧ－Ｓｉ를 형성시키는방법 |
| JP5140235B2 (ja) * | 2003-03-19 | 2013-02-06 | 富士通セミコンダクター株式会社 | 半導体装置 |
-
1997
- 1997-11-10 KR KR1019970059074A patent/KR100301037B1/ko not_active IP Right Cessation
-
1998
- 1998-06-05 JP JP10157993A patent/JPH11163274A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990039111A (ko) | 1999-06-05 |
| JPH11163274A (ja) | 1999-06-18 |
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