JPH06314774A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06314774A JPH06314774A JP5102112A JP10211293A JPH06314774A JP H06314774 A JPH06314774 A JP H06314774A JP 5102112 A JP5102112 A JP 5102112A JP 10211293 A JP10211293 A JP 10211293A JP H06314774 A JPH06314774 A JP H06314774A
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Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体装置の中でも特にＤＲＡＭ
における粗面ストレージノードを有するスタックド・キ
ャパシタセル構造の製法に関するもので、前記粗面を形
成した後に不純物注入を行なうと、粗面の凹凸により不
純物注入深さ、ひいては濃度が不均一になり、デバイス
特性が悪化するという問題を解消することを目的とす
る。 【構成】 本発明は、ストレージノードを形成する際、
導電性膜（実施例ではポリシリコン）８を形成して、そ
れに一旦不純物（実施例ではヒ素（Ａｓ））を注入し、
その後、該導電性膜８の表面を粗面化（９）し、次い
で、再度その粗面化された導電性膜８，９に不純物（実
施例では第１回目の不純物と同じＡｓ）を注入するよう
にしたものである。
における粗面ストレージノードを有するスタックド・キ
ャパシタセル構造の製法に関するもので、前記粗面を形
成した後に不純物注入を行なうと、粗面の凹凸により不
純物注入深さ、ひいては濃度が不均一になり、デバイス
特性が悪化するという問題を解消することを目的とす
る。 【構成】 本発明は、ストレージノードを形成する際、
導電性膜（実施例ではポリシリコン）８を形成して、そ
れに一旦不純物（実施例ではヒ素（Ａｓ））を注入し、
その後、該導電性膜８の表面を粗面化（９）し、次い
で、再度その粗面化された導電性膜８，９に不純物（実
施例では第１回目の不純物と同じＡｓ）を注入するよう
にしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法の中で、特にＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）における粗面ストレー
ジノードを有するスタックド・キャパシタセル（Ｓｔａ
ｃｋｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ）構造の製造
方法に関するものである。
法の中で、特にＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）における粗面ストレー
ジノードを有するスタックド・キャパシタセル（Ｓｔａ
ｃｋｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ）構造の製造
方法に関するものである。
【０００２】
【従来の技術】図２は、従来の粗面ポリシリコンを用い
たスタック・キャパシタ構造をもつＤＲＡＭのメモリセ
ルの製造方法の一例を示したものである。以下、図２を
用いて詳細な説明をする。
たスタック・キャパシタ構造をもつＤＲＡＭのメモリセ
ルの製造方法の一例を示したものである。以下、図２を
用いて詳細な説明をする。
【０００３】まず、図２（ａ）に示すように、シリコン
単結晶基板（以下基板と称す）１に図示しないシリコン
窒化膜（以下ＳｉＮ膜と称す）を耐酸化性マスクとして
用いるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法によりフィールド酸化膜２を
形成しアクティブ領域２１とフィールド領域２２を分離
する。その後、アクティブ領域２１にゲート酸化膜（図
示しない）を生成させ、ゲート電極３を形成する。そし
てゲート電極３にＣＶＤ（化学的気相成長法による）Ｓ
ｉＯ2 膜からなるサイドウォール４を形成し、それをマ
スクとしてリンなどの不純物をイオン注入することによ
り、基板１上にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのソース／ドレ
イン領域となる不純物拡散層（以下略してソース／ドレ
イン部と称す）５を形成する。その後、基板１の全体に
ＣＶＤ−ＳｉＯ2 膜６を堆積させ、ソース／ドレイン部
５と電荷蓄積電極（以下ストレージノードと称す）とを
接続するコンタクトホール（以下、セルコンと称す）７
を形成する。
単結晶基板（以下基板と称す）１に図示しないシリコン
窒化膜（以下ＳｉＮ膜と称す）を耐酸化性マスクとして
用いるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ）法によりフィールド酸化膜２を
形成しアクティブ領域２１とフィールド領域２２を分離
する。その後、アクティブ領域２１にゲート酸化膜（図
示しない）を生成させ、ゲート電極３を形成する。そし
てゲート電極３にＣＶＤ（化学的気相成長法による）Ｓ
ｉＯ2 膜からなるサイドウォール４を形成し、それをマ
スクとしてリンなどの不純物をイオン注入することによ
り、基板１上にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのソース／ドレ
イン領域となる不純物拡散層（以下略してソース／ドレ
イン部と称す）５を形成する。その後、基板１の全体に
ＣＶＤ−ＳｉＯ2 膜６を堆積させ、ソース／ドレイン部
５と電荷蓄積電極（以下ストレージノードと称す）とを
接続するコンタクトホール（以下、セルコンと称す）７
を形成する。
【０００４】続いて図２（ｂ）のように、減圧ＣＶＤ法
（以下ＬＰＣＶＤ法と称す）により基板１上に導電性膜
としてポリシリコン膜８を５００〜１０００Å程度堆積
させる。さらに、図２（ｃ）のように、ＬＰＣＶＤ法
（詳しくは温度５７０〜５８０℃、圧力０．２Ｔｏｒｒ
程度、ガス流量ＳｉＨ4 ２００ｓｃｃｍ程度、デポジシ
ョン時間１５分程度、デポ後の熱処理時間１５分程度の
生成条件）で、ポリシリコン膜８の上に球形状のポリシ
リコン膜（以下粗面ポリと称す）９を生成させる。さら
に、図２（ｄ）のように、配線抵抗を下げる目的で前記
ポリシリコン膜８，９にヒ素（Ａｓ）をイオン注入（以
下、インプラと称す）し、熱処理を施す。これがストレ
ージノードとなる。
（以下ＬＰＣＶＤ法と称す）により基板１上に導電性膜
としてポリシリコン膜８を５００〜１０００Å程度堆積
させる。さらに、図２（ｃ）のように、ＬＰＣＶＤ法
（詳しくは温度５７０〜５８０℃、圧力０．２Ｔｏｒｒ
程度、ガス流量ＳｉＨ4 ２００ｓｃｃｍ程度、デポジシ
ョン時間１５分程度、デポ後の熱処理時間１５分程度の
生成条件）で、ポリシリコン膜８の上に球形状のポリシ
リコン膜（以下粗面ポリと称す）９を生成させる。さら
に、図２（ｄ）のように、配線抵抗を下げる目的で前記
ポリシリコン膜８，９にヒ素（Ａｓ）をイオン注入（以
下、インプラと称す）し、熱処理を施す。これがストレ
ージノードとなる。
【０００５】その後、図２（ｅ）に示すように、ホトリ
ソ（ホトリソグラフィ）／エッチング技術により所定の
ストレージノードを形成し、その上にＳｉＮ膜のような
誘電体膜（キャパシタ絶縁膜となる）１１と上部ポリシ
リコン電極（以下、セルプレートと称す。通常ポリシリ
コン膜）１０を各々ＬＰＣＶＤ法で生成させてＤＲＡＭ
のスタックド・キャパシタセルが得られる。
ソ（ホトリソグラフィ）／エッチング技術により所定の
ストレージノードを形成し、その上にＳｉＮ膜のような
誘電体膜（キャパシタ絶縁膜となる）１１と上部ポリシ
リコン電極（以下、セルプレートと称す。通常ポリシリ
コン膜）１０を各々ＬＰＣＶＤ法で生成させてＤＲＡＭ
のスタックド・キャパシタセルが得られる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た粗面ポリシリコンを用いたスタック・キャパシタ構造
では、次のような問題点があった。図２（ｄ）で、粗面
ポリを生成した後にヒ素のインプラを行うと表面の凹凸
の違いにより、ヒ素の注入深さに大きな違いが生じる。
これにより配線抵抗に大きなばらつきが生じ、ひいて
は、セルコン抵抗の高抵抗化やストレージノードの空乏
化といったデバイス特性に大きな影響を及ぼすといった
問題があった。
た粗面ポリシリコンを用いたスタック・キャパシタ構造
では、次のような問題点があった。図２（ｄ）で、粗面
ポリを生成した後にヒ素のインプラを行うと表面の凹凸
の違いにより、ヒ素の注入深さに大きな違いが生じる。
これにより配線抵抗に大きなばらつきが生じ、ひいて
は、セルコン抵抗の高抵抗化やストレージノードの空乏
化といったデバイス特性に大きな影響を及ぼすといった
問題があった。
【０００７】この発明は、以上述べた問題点を除去し、
ストレージノード部の配線抵抗のばらつきを小さくし、
かつ空乏化を抑えるために不純物（従来例ではヒ素）の
インプラを粗面ポリ化の前後２回行うようにし、良好な
デバイス特性のスタックド・キャパシタセルを製造する
方法を提供することを目的とする。
ストレージノード部の配線抵抗のばらつきを小さくし、
かつ空乏化を抑えるために不純物（従来例ではヒ素）の
インプラを粗面ポリ化の前後２回行うようにし、良好な
デバイス特性のスタックド・キャパシタセルを製造する
方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明は、前記目的達
成のため、下地のポリシリコン膜を形成した後に、ヒ素
のインプラを一度行い、その後粗面ポリを生成させ、さ
らにもう一度、ヒ素のインプラを行うようにしたもので
ある。
成のため、下地のポリシリコン膜を形成した後に、ヒ素
のインプラを一度行い、その後粗面ポリを生成させ、さ
らにもう一度、ヒ素のインプラを行うようにしたもので
ある。
【０００９】
【作用】前述したように、この発明の方法では、粗面ポ
リシリコン膜を用いたＤＲＡＭのスタックキャパシタに
おいて、ストレージノードを構成する下地ポリシリコン
と粗面ポリシリコン膜への不純物注入を２度に分けるこ
とにより、ストレージノード部の配線抵抗のばらつきが
小さくなり、かつ、ストレージノード部の不純物濃度が
均一になるためキャパシタの空乏化が起こらなくなり、
デバイス特性の向上が図られる。
リシリコン膜を用いたＤＲＡＭのスタックキャパシタに
おいて、ストレージノードを構成する下地ポリシリコン
と粗面ポリシリコン膜への不純物注入を２度に分けるこ
とにより、ストレージノード部の配線抵抗のばらつきが
小さくなり、かつ、ストレージノード部の不純物濃度が
均一になるためキャパシタの空乏化が起こらなくなり、
デバイス特性の向上が図られる。
【００１０】
【実施例】図１に、本発明の実施例の製造工程を示し以
下に説明する。なお、この図において従来例の図２と同
じ部分には同じ符号を付してある。また、本実施例の最
初の工程は、従来例の図２の（ａ）ないし（ｂ）の工程
と全く同じであるので、説明は省略するとともに、図１
においては、その従来例の工程段階と合わすために工程
項目表示は（ｃ）から始めてある。
下に説明する。なお、この図において従来例の図２と同
じ部分には同じ符号を付してある。また、本実施例の最
初の工程は、従来例の図２の（ａ）ないし（ｂ）の工程
と全く同じであるので、説明は省略するとともに、図１
においては、その従来例の工程段階と合わすために工程
項目表示は（ｃ）から始めてある。
【００１１】前記のように、従来例の図２（ａ）〜
（ｂ）工程と同様にして、基板１上にフィールド酸化膜
２、ゲート電極３、サイドウォール４、不純物拡散層
５、コンタクトホール７を形成した層間絶縁膜（ＣＶＤ
−ＳｉＯ2 膜）６を形成した後、その上に導電性膜とし
てポリシリコン膜８を形成する。
（ｂ）工程と同様にして、基板１上にフィールド酸化膜
２、ゲート電極３、サイドウォール４、不純物拡散層
５、コンタクトホール７を形成した層間絶縁膜（ＣＶＤ
−ＳｉＯ2 膜）６を形成した後、その上に導電性膜とし
てポリシリコン膜８を形成する。
【００１２】図１は、その後の工程（ｃ）から表示して
あり、この（ｃ）工程においては、前記工程で形成され
たポリシリコン膜８に、導電性を増すために不純物（本
実施例ではヒ素（Ａｓ））のインプラを行なう。このイ
ンプラの条件は、ポリシリコン膜８の厚さにもよっても
異なるが、本実施例では、ポリシリコン膜８の厚さを１
０００Åとしたので、４０ｋｅＶのエネルギーで５Ｅ１
５ｃｍ-2程度のドーズ量が適当である。このようにポリ
シリコン膜８の表面が平坦なときにインプラを行なう
と、表面を粗面にした後にインプラを行なう場合に比
べ、粗面によるインプラの不均一がないのではるかに均
一な濃度に不純物が注入される。
あり、この（ｃ）工程においては、前記工程で形成され
たポリシリコン膜８に、導電性を増すために不純物（本
実施例ではヒ素（Ａｓ））のインプラを行なう。このイ
ンプラの条件は、ポリシリコン膜８の厚さにもよっても
異なるが、本実施例では、ポリシリコン膜８の厚さを１
０００Åとしたので、４０ｋｅＶのエネルギーで５Ｅ１
５ｃｍ-2程度のドーズ量が適当である。このようにポリ
シリコン膜８の表面が平坦なときにインプラを行なう
と、表面を粗面にした後にインプラを行なう場合に比
べ、粗面によるインプラの不均一がないのではるかに均
一な濃度に不純物が注入される。
【００１３】前記工程の後、図１（ｄ）に示すように、
従来同様、前記インプラが行なわれたポリシリコン膜８
の表面を粗面化する。つまり粗面ポリ９を生成する。生
成条件は、本実施例の場合、温度５７０〜５８０℃、圧
力０．２Ｔｏｒｒ程度、ガス流量ＳｉＨ4 、２００ｓｃ
ｃｍ程度、デポジション時間１５分程度、デポジション
後の熱処理時間１５分程度とした。
従来同様、前記インプラが行なわれたポリシリコン膜８
の表面を粗面化する。つまり粗面ポリ９を生成する。生
成条件は、本実施例の場合、温度５７０〜５８０℃、圧
力０．２Ｔｏｒｒ程度、ガス流量ＳｉＨ4 、２００ｓｃ
ｃｍ程度、デポジション時間１５分程度、デポジション
後の熱処理時間１５分程度とした。
【００１４】その後、図１（ｅ）に示すように、前記粗
面化されたポリシリコン膜９（８を含む）に、再度、導
電性を増すための不純物（本実施例では前記（ｃ）工程
と同様ヒ素を使用した）のインプラを行なう。インプラ
の条件は、本実施例では前記（ｃ）工程の第１回のイン
プラ条件と同じとした。これは、本実施例の生成条件で
は粗面ポリ９の粒径が約１０００Åとなるからである。
面化されたポリシリコン膜９（８を含む）に、再度、導
電性を増すための不純物（本実施例では前記（ｃ）工程
と同様ヒ素を使用した）のインプラを行なう。インプラ
の条件は、本実施例では前記（ｃ）工程の第１回のイン
プラ条件と同じとした。これは、本実施例の生成条件で
は粗面ポリ９の粒径が約１０００Åとなるからである。
【００１５】その後、図１（ｆ）に示すように、従来同
様、ホトリソ／エッチング技術により、前記ポリシリコ
ン膜８，９を所定のストレージノードの形にし、その上
にＬＰＣＶＤ法で、キャパシタ絶縁膜としてＳｉＮ膜の
ような誘電体膜１１、その上にセルプレート（一般にポ
リシリコン膜）１０を形成してスタックド・キャパシタ
セル構造を得る。
様、ホトリソ／エッチング技術により、前記ポリシリコ
ン膜８，９を所定のストレージノードの形にし、その上
にＬＰＣＶＤ法で、キャパシタ絶縁膜としてＳｉＮ膜の
ような誘電体膜１１、その上にセルプレート（一般にポ
リシリコン膜）１０を形成してスタックド・キャパシタ
セル構造を得る。
【００１６】なお、本実施例では、不純物のインプラを
ヒ素で行ったが、この不純物注入はリンのような他のｎ
型不純物なら何でも良い。また、注入法もインプラでは
なくリンの熱拡散でも良い。また、２度目のインプラに
ついても、本実施例の説明では、１度目のインプラと同
一条件で良いと記したが、キャパシタの空乏特性が現わ
れない程度に条件を変更してもかまわない。
ヒ素で行ったが、この不純物注入はリンのような他のｎ
型不純物なら何でも良い。また、注入法もインプラでは
なくリンの熱拡散でも良い。また、２度目のインプラに
ついても、本実施例の説明では、１度目のインプラと同
一条件で良いと記したが、キャパシタの空乏特性が現わ
れない程度に条件を変更してもかまわない。
【００１７】
【発明の効果】以上、詳述したように、この発明の方法
では、粗面ポリシリコン膜を用いたＤＲＡＭのスタック
キャパシタにおいて、ストレージノードを構成する下地
ポリシリコンと粗面ポリシリコン膜への不純物注入を２
度の分けることにより、ストレージノード部の配線抵抗
のばらつきが小さくなり、かつ、ストレージノード部の
不純物濃度が均一になるためキャパシタの空乏化が起こ
らなくなり、デバイス特性の向上が期待できる。
では、粗面ポリシリコン膜を用いたＤＲＡＭのスタック
キャパシタにおいて、ストレージノードを構成する下地
ポリシリコンと粗面ポリシリコン膜への不純物注入を２
度の分けることにより、ストレージノード部の配線抵抗
のばらつきが小さくなり、かつ、ストレージノード部の
不純物濃度が均一になるためキャパシタの空乏化が起こ
らなくなり、デバイス特性の向上が期待できる。
【図１】本発明の実施例の製造工程説明図。
【図２】従来例の製造工程説明図。
６ ＣＶＤ−ＳｉＯ2 膜 ７ コンタクトホール ８ ポリシリコン膜 ９ 粗面ポリシリコン膜 １０ セルプレート １１ 誘電体膜
Claims (1)
- 【請求項１】 半導体基板上に導電性膜を形成し、該導
電性膜の表面を粗面化する処理工程を有する半導体装置
の製造方法において、 まず、前記導電性膜を形成して該導電性膜に不純物を導
入してから、該導電性膜の表面を粗面化する処理を行な
い、その後、再度、前記の表面が粗面化された導電性膜
に不純物を導入するようにしたことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102112A JPH06314774A (ja) | 1993-04-28 | 1993-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102112A JPH06314774A (ja) | 1993-04-28 | 1993-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314774A true JPH06314774A (ja) | 1994-11-08 |
Family
ID=14318725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5102112A Pending JPH06314774A (ja) | 1993-04-28 | 1993-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314774A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207527B1 (en) | 1999-01-22 | 2001-03-27 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6335242B1 (en) | 1998-05-20 | 2002-01-01 | Nec Corporation | Method for fabricating semiconductor device having a HSG layer |
| KR100363698B1 (ko) * | 1999-12-30 | 2002-12-05 | 주식회사 하이닉스반도체 | 커패시터의 전하저장전극 형성방법 |
| US6573552B1 (en) | 1997-07-14 | 2003-06-03 | Micron Technology, Inc. | Method to form hemispherical grained polysilicon |
| US6632721B1 (en) | 1999-07-06 | 2003-10-14 | Hitachi, Ltd. | Method of manufacturing semiconductor devices having capacitors with electrode including hemispherical grains |
-
1993
- 1993-04-28 JP JP5102112A patent/JPH06314774A/ja active Pending
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