JPH08250665A - 凹凸の表面形状を有するタングステン膜の形成方法及びこれを用いた半導体装置の製造方法 - Google Patents
凹凸の表面形状を有するタングステン膜の形成方法及びこれを用いた半導体装置の製造方法Info
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Abstract
(57)【要約】
【目的】 高誘電薄膜を利用しながらキャパシタの有効
面積を増加させて大容量のキャパシタを製造する方法を
提供すること。 【構成】 本発明の凹凸の表面形状を有するタングステ
ンを利用する。その形成方法は、半導体基板上にＴｉＮ
膜を形成する段階と、前記ＴｉＮ膜の表面上に２００℃
〜６５０℃の温度でタングステンを蒸着する段階とから
なる。本発明の半導体装置の製造方法は、半導体基板上
にＴｉＮ膜を形成する段階と、前記ＴｉＮ膜をキャパシ
タの下部電極にパターニングする段階と、前記ＴｉＮ膜
の表面上に２００℃〜６５０℃の温度で凹凸の表面を有
するタングステンを選択蒸着する段階と、前記タングス
テン膜の表面上に高誘電薄膜を形成する段階と、及び前
記高誘電薄膜の上部にキャパシタの上部電極を形成する
段階とを含んでなる。
面積を増加させて大容量のキャパシタを製造する方法を
提供すること。 【構成】 本発明の凹凸の表面形状を有するタングステ
ンを利用する。その形成方法は、半導体基板上にＴｉＮ
膜を形成する段階と、前記ＴｉＮ膜の表面上に２００℃
〜６５０℃の温度でタングステンを蒸着する段階とから
なる。本発明の半導体装置の製造方法は、半導体基板上
にＴｉＮ膜を形成する段階と、前記ＴｉＮ膜をキャパシ
タの下部電極にパターニングする段階と、前記ＴｉＮ膜
の表面上に２００℃〜６５０℃の温度で凹凸の表面を有
するタングステンを選択蒸着する段階と、前記タングス
テン膜の表面上に高誘電薄膜を形成する段階と、及び前
記高誘電薄膜の上部にキャパシタの上部電極を形成する
段階とを含んでなる。
Description
【０００１】
【産業上の利用分野】本発明は、表面を凹凸形状とした
タングステン膜の形成方法及びこれを用いた半導体装置
の製造方法に関し、特に高集積メモリ素子に適するよう
に大容量を有する半導体メモリ素子のキャパシタ製造方
法に関する。
タングステン膜の形成方法及びこれを用いた半導体装置
の製造方法に関し、特に高集積メモリ素子に適するよう
に大容量を有する半導体メモリ素子のキャパシタ製造方
法に関する。
【０００２】
【従来の技術】半導体装置の高集積化が進んでいくにつ
れてＤＲＡＭのような半導体メモリ素子において、キャ
パシタ面積が集積度に直接的に関わってくる。即ち、メ
モリセルの一つ当たりに割り当てられた制限された領域
に能動素子であるトランジスタとキャパシタとを形成し
なければならないが、予め定められたデザインルールに
基づいてトランジスタの占める面積が確保された状態で
キャパシタを形成するので、高集積素子に適した大容量
のキャパシタが求められ、これによりスタック構造、ト
レンチ構造、円筒形及びフイン構造等の３次元的構造の
キャパシタが提案されることになった。
れてＤＲＡＭのような半導体メモリ素子において、キャ
パシタ面積が集積度に直接的に関わってくる。即ち、メ
モリセルの一つ当たりに割り当てられた制限された領域
に能動素子であるトランジスタとキャパシタとを形成し
なければならないが、予め定められたデザインルールに
基づいてトランジスタの占める面積が確保された状態で
キャパシタを形成するので、高集積素子に適した大容量
のキャパシタが求められ、これによりスタック構造、ト
レンチ構造、円筒形及びフイン構造等の３次元的構造の
キャパシタが提案されることになった。
【０００３】このような３次元的構造を適用すると、キ
ャパシタの有効面積は増大させることができるが、その
製造工程が複雑となる問題が生じる。従来、３次元的構
造のキャパシタの製造時には、キャパシタの誘電体膜と
してＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄ
ｅ）膜を主に使用していた。前記３次元構造を用いるこ
とによりキャパシタンスはある程度確保できるが、キャ
パシタ誘電体膜の信頼性の低下の問題が生じやすくなっ
た。さらに、ＯＮＯの比誘電率に限界があるために、Ｏ
ＮＯ膜を誘電体膜として使用する場合、３次元的構造で
キャパシタを製造する場合、集積度を一層高くするとキ
ャパシタ構造を一層複雑にしなければならないので、誘
電体膜としてＯＮＯ膜を使用するのに問題が生じる。
ャパシタの有効面積は増大させることができるが、その
製造工程が複雑となる問題が生じる。従来、３次元的構
造のキャパシタの製造時には、キャパシタの誘電体膜と
してＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄ
ｅ）膜を主に使用していた。前記３次元構造を用いるこ
とによりキャパシタンスはある程度確保できるが、キャ
パシタ誘電体膜の信頼性の低下の問題が生じやすくなっ
た。さらに、ＯＮＯの比誘電率に限界があるために、Ｏ
ＮＯ膜を誘電体膜として使用する場合、３次元的構造で
キャパシタを製造する場合、集積度を一層高くするとキ
ャパシタ構造を一層複雑にしなければならないので、誘
電体膜としてＯＮＯ膜を使用するのに問題が生じる。
【０００４】キャパシタ誘電体膜の厚さを減少させると
キャパシタンスを増加させることが出来るので、キャパ
シタ誘電体膜の薄膜化は、メモリ素子の微細化において
とても重要な要素となる。たとえば、２５６Ｍ ＤＲＡ
Ｍ級では酸化膜ＳｉＯ2 を基準にして有効膜の厚さが約
３ｎｍ以下と減少されなければならない。しかし、現在
用いられているＯＮＯ膜の有効厚さは窒化熱処理（ｎｉ
ｔｒｉｄａｔｉｏｎａｎｎｅａｌ）工程を利用しても、
約４ｎｍ位が限界であると報告されている（参考文献
『Ｐ．Ｊ．Ｗｒｉｇｈｔ ａｎｄ Ｋ．Ｃ．Ｓａｒａｓ
ｗａｔ，“Ｔｈｉｃｋｎｅｓｓ ｌｉｍｉｔａｔｉｏｎ
ｏｆ ＳｉＯ2 ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃｓ
ｆｏｒ ＭＯＳ ＵＬＳＩ”，ＩＥＥＥ Ｔｒａｎ
ｓ．ｏｎＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．
３７，ｎｏ．８，１９９２』）。
キャパシタンスを増加させることが出来るので、キャパ
シタ誘電体膜の薄膜化は、メモリ素子の微細化において
とても重要な要素となる。たとえば、２５６Ｍ ＤＲＡ
Ｍ級では酸化膜ＳｉＯ2 を基準にして有効膜の厚さが約
３ｎｍ以下と減少されなければならない。しかし、現在
用いられているＯＮＯ膜の有効厚さは窒化熱処理（ｎｉ
ｔｒｉｄａｔｉｏｎａｎｎｅａｌ）工程を利用しても、
約４ｎｍ位が限界であると報告されている（参考文献
『Ｐ．Ｊ．Ｗｒｉｇｈｔ ａｎｄ Ｋ．Ｃ．Ｓａｒａｓ
ｗａｔ，“Ｔｈｉｃｋｎｅｓｓ ｌｉｍｉｔａｔｉｏｎ
ｏｆ ＳｉＯ2 ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃｓ
ｆｏｒ ＭＯＳ ＵＬＳＩ”，ＩＥＥＥ Ｔｒａｎ
ｓ．ｏｎＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．
３７，ｎｏ．８，１９９２』）。
【０００５】従って、このような有効膜の厚さの限界を
もっているＯＮＯを利用してキャパシタを形成する場
合、大容量のキャパシタを製造するためには、キャパシ
タストレージノードの構造が一層複雑になる。このよう
な複雑さは円筒形構造またはフイン構造のような積層形
キャパシタでは高段差（ｓｅｖｅｒｅ ｔｏｐｏｌｏｇ
ｙ）の問題を起こし、高度の平坦化技術が必要となる。
たとえ平坦化が行われても以後の配線工程で深さの差が
大きいコンタクトホールを埋め込まなければならない
等、後続工程にまで続く難しい問題を抱えることにな
る。
もっているＯＮＯを利用してキャパシタを形成する場
合、大容量のキャパシタを製造するためには、キャパシ
タストレージノードの構造が一層複雑になる。このよう
な複雑さは円筒形構造またはフイン構造のような積層形
キャパシタでは高段差（ｓｅｖｅｒｅ ｔｏｐｏｌｏｇ
ｙ）の問題を起こし、高度の平坦化技術が必要となる。
たとえ平坦化が行われても以後の配線工程で深さの差が
大きいコンタクトホールを埋め込まなければならない
等、後続工程にまで続く難しい問題を抱えることにな
る。
【０００６】なお、トレンチ型構造のキャパシタの場
合、やはり高いアスペクト比を伴うので、トレンチの形
成のためのエッチング工程、洗浄工程及びトレンチの内
部に形成される反対側の電極の製造時のシリコン埋込工
程等が難しくなる問題が生じる。
合、やはり高いアスペクト比を伴うので、トレンチの形
成のためのエッチング工程、洗浄工程及びトレンチの内
部に形成される反対側の電極の製造時のシリコン埋込工
程等が難しくなる問題が生じる。
【０００７】
【発明が解決しようとする課題】従って、最近、かかる
問題を克服するために二種類の研究が進んでいる。 １．キャパシタのストレージノードとして使用されるＣ
ＶＤシリコンの表面を平滑でない凹凸の形状に変化させ
て、デザインルール及び構造上に制限されたキャパシタ
領域で有効キャパシタ面積を増加させる、いわゆるＨＳ
Ｇ−Ｓｉ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅ
ｄ Ｓｉｌｉｃｏｎ）を利用したストレージノードの製
造方法がそれである。
問題を克服するために二種類の研究が進んでいる。 １．キャパシタのストレージノードとして使用されるＣ
ＶＤシリコンの表面を平滑でない凹凸の形状に変化させ
て、デザインルール及び構造上に制限されたキャパシタ
領域で有効キャパシタ面積を増加させる、いわゆるＨＳ
Ｇ−Ｓｉ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ Ｇｒａｉｎｅ
ｄ Ｓｉｌｉｃｏｎ）を利用したストレージノードの製
造方法がそれである。
【０００８】ＣＶＤシリコンは、６００℃以上の温度で
蒸着すると多結晶シリコンとして平滑な表面形状を有す
るが、約５５０℃前後の温度で蒸着したり或いはこれよ
り低温で蒸着して約５８０〜６００℃の付近で熱処理を
すると、半球形のシリコングレーンが突出している凹凸
の表面形状となる。このように表面に形成された半球形
のシリコングレーンは、ストレージノードの大きさと構
造が同一の場合、平坦な形状のシリコンに比べて有効キ
ャパシタ面積を約１．８〜２．０倍位増加させ、より大
きいキャパシタンスを得ることができる。しかし、前記
方法により良質のＨＳＧを得るとしても、キャパシタ誘
電体膜としてＯＮＯ膜を適応する場合、０．８μｍの高
段階でも９．１ｆＦ／μｍ2 位のキャパシタンスを確保
するに止まって、キャパシタを高めるためにはなおキャ
パシタンスの構造を複雑に形成しなければならない。
蒸着すると多結晶シリコンとして平滑な表面形状を有す
るが、約５５０℃前後の温度で蒸着したり或いはこれよ
り低温で蒸着して約５８０〜６００℃の付近で熱処理を
すると、半球形のシリコングレーンが突出している凹凸
の表面形状となる。このように表面に形成された半球形
のシリコングレーンは、ストレージノードの大きさと構
造が同一の場合、平坦な形状のシリコンに比べて有効キ
ャパシタ面積を約１．８〜２．０倍位増加させ、より大
きいキャパシタンスを得ることができる。しかし、前記
方法により良質のＨＳＧを得るとしても、キャパシタ誘
電体膜としてＯＮＯ膜を適応する場合、０．８μｍの高
段階でも９．１ｆＦ／μｍ2 位のキャパシタンスを確保
するに止まって、キャパシタを高めるためにはなおキャ
パシタンスの構造を複雑に形成しなければならない。
【０００９】２．比誘電率εr の大きい高誘電体でもっ
て、例えばＴａ2Ｏ5（εr ≒２４）、ＰＺＴ（εr ≒２
０００）、ＢＳＴ（εr ≒３００）等でキャパシタ誘電
体膜を形成する方法がある。しかし、このような高誘電
体も薄膜化すると、比誘電率の急激な減少とともに漏洩
電流が増加するという問題点があって実用化に困ってい
る。
て、例えばＴａ2Ｏ5（εr ≒２４）、ＰＺＴ（εr ≒２
０００）、ＢＳＴ（εr ≒３００）等でキャパシタ誘電
体膜を形成する方法がある。しかし、このような高誘電
体も薄膜化すると、比誘電率の急激な減少とともに漏洩
電流が増加するという問題点があって実用化に困ってい
る。
【００１０】一般にＴａ2Ｏ5は、ＴａのソースとしてＴ
ａ（ＯＣ2Ｈ5）を使用し、酸化膜の生成のために酸素Ｏ
2 気体を同時に投入して低圧化学気相蒸着、プラズマ化
学気相蒸着またはＥＣＲ化学蒸着法により薄膜を形成す
る。Ｔａ2Ｏ5は比誘電率が２２〜２８であってＳｉＯ2
に比べて６倍以上高く、薄膜を形成した後適切な熱処理
過程を経ると漏洩電流が４ＭＶ／cmの電場下で約１０-9
〜１０-7Ａ／cm2 位と小さいため、高集積メモリ素子
のキャパシタへの適用が可能であると思われるが、スト
レージノードとしてシリコンを使用する場合にはシリコ
ン蒸着時にシリコン表面の酸化を避けることができなく
なってＳｉＯ2 膜が形成され、シリコン蒸着後に熱処理
を行うと、形成されたＳｉＯ2 膜がさらに成長すること
になる。このように中間膜ＳｉＯ2 が形成されると、誘
電薄膜層の比誘電率が減少するので、得ようとするキャ
パシタンスを容易に得ることができなくなる。
ａ（ＯＣ2Ｈ5）を使用し、酸化膜の生成のために酸素Ｏ
2 気体を同時に投入して低圧化学気相蒸着、プラズマ化
学気相蒸着またはＥＣＲ化学蒸着法により薄膜を形成す
る。Ｔａ2Ｏ5は比誘電率が２２〜２８であってＳｉＯ2
に比べて６倍以上高く、薄膜を形成した後適切な熱処理
過程を経ると漏洩電流が４ＭＶ／cmの電場下で約１０-9
〜１０-7Ａ／cm2 位と小さいため、高集積メモリ素子
のキャパシタへの適用が可能であると思われるが、スト
レージノードとしてシリコンを使用する場合にはシリコ
ン蒸着時にシリコン表面の酸化を避けることができなく
なってＳｉＯ2 膜が形成され、シリコン蒸着後に熱処理
を行うと、形成されたＳｉＯ2 膜がさらに成長すること
になる。このように中間膜ＳｉＯ2 が形成されると、誘
電薄膜層の比誘電率が減少するので、得ようとするキャ
パシタンスを容易に得ることができなくなる。
【００１１】従って、最近、Ｔａ2Ｏ5薄膜を蒸着する前
にストレージノードを成すシリコン層の表面を窒化処理
して、表面部にシリコン窒化膜を形成した後Ｔａ2Ｏ5薄
膜を蒸着する方法が提案されたが、この場合、窒化処理
しなかった場合より比誘電率、漏洩電流及びＴＤＤＢ
（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉ
ｃ Ｂｒｅａｋｄｏｗｎ）の特性に一層優れたものと報
告されている（参考文献『Ｓａｔｏｓｈｉ Ｋａｍｉｙ
ａｎａ，Ｐｉｅｒｒｅ−Ｙｖｅｓ Ｌｅｓａｉｃｈｅｒ
ｒｅ，Ａｋｉｈｉｔｏ Ｉｓｈｉｔａｎｉ，Ａｋｉｒ
Ｓａｋａｉ，Ａｋｉｏ Ｔａｎｉｋａｗａ ａｎｄ Ｉ
ｗａｏ Ｎｉｓｈｉｙａｍａ，Ｅｘｔｅｎｄｅｄ Ａｂ
ｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９２ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏ
ｌｉｄ Ｄｅｖｉｃｅｓ ａｎｄＭａｔｅｒｉａｌｓ，
Ｔｓｋｕｂａ，ｐｐ．５２１〜５２３，１９９２』、
『Ｐ．Ｃ．Ｆａｚａｎ，Ｖ．Ｋ．Ｍａｔｈｅｗｓ，Ｒ．
Ｌ．Ｍａｄｄｏｘ，Ａ．Ｄｉｔａｌｉ，Ｎ．Ｓａｎｄｌ
ｅｒ ａｎｄ Ｄ．Ｌ．Ｋｗｏｎｇ，Ｅｘｔｅｎｄｅｄ
Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９２ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｓｏｌｉｄ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉ
ａｌｓ，Ｔｓｋｕｂａ，ｐｐ．６９７〜６９８，１９９
２』）。
にストレージノードを成すシリコン層の表面を窒化処理
して、表面部にシリコン窒化膜を形成した後Ｔａ2Ｏ5薄
膜を蒸着する方法が提案されたが、この場合、窒化処理
しなかった場合より比誘電率、漏洩電流及びＴＤＤＢ
（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉ
ｃ Ｂｒｅａｋｄｏｗｎ）の特性に一層優れたものと報
告されている（参考文献『Ｓａｔｏｓｈｉ Ｋａｍｉｙ
ａｎａ，Ｐｉｅｒｒｅ−Ｙｖｅｓ Ｌｅｓａｉｃｈｅｒ
ｒｅ，Ａｋｉｈｉｔｏ Ｉｓｈｉｔａｎｉ，Ａｋｉｒ
Ｓａｋａｉ，Ａｋｉｏ Ｔａｎｉｋａｗａ ａｎｄ Ｉ
ｗａｏ Ｎｉｓｈｉｙａｍａ，Ｅｘｔｅｎｄｅｄ Ａｂ
ｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９２ Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏ
ｌｉｄ Ｄｅｖｉｃｅｓ ａｎｄＭａｔｅｒｉａｌｓ，
Ｔｓｋｕｂａ，ｐｐ．５２１〜５２３，１９９２』、
『Ｐ．Ｃ．Ｆａｚａｎ，Ｖ．Ｋ．Ｍａｔｈｅｗｓ，Ｒ．
Ｌ．Ｍａｄｄｏｘ，Ａ．Ｄｉｔａｌｉ，Ｎ．Ｓａｎｄｌ
ｅｒ ａｎｄ Ｄ．Ｌ．Ｋｗｏｎｇ，Ｅｘｔｅｎｄｅｄ
Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９２ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ
Ｓｏｌｉｄ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉ
ａｌｓ，Ｔｓｋｕｂａ，ｐｐ．６９７〜６９８，１９９
２』）。
【００１２】その他にも、Ｔａ2Ｏ5薄膜をキャパシタ誘
電体膜として適用する場合において、シリコン電極の表
面を凹凸の表面に形成することにより、信頼性を低下し
なくてもキャパシタンスを約７０％位増進させることが
できるようにした方法がある（参考文献『Ｈ．Ｗａｔａ
ｎａｂｅ，Ｔ．Ｔａｔｓｕｍｉ，Ｔ．Ｎｉｉｎｏ，Ａ．
Ｓａｋａｉ，Ｓ．Ａｄａｃｈｉ，Ｎ．Ａｏｔｏ，Ｋ．Ｋ
ｏｙａｍａ ａｎｄＴ．Ｋｉｋｋａｗａ Ｅｘｔｅｎｄ
ｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ１９９１ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏ
ｎ Ｓｏｌｉｄ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｒｉ
ａｌｓ，Ｙｏｋｏｈａｍａ，ｐｐ．４７８〜４８０，１
９９１』）。この場合、キャパシタンスは約１２．５ｆ
Ｆ／μｍ2 位なので、再現性の問題さえなければＴａ2
Ｏ5薄膜の実用化が可能である。
電体膜として適用する場合において、シリコン電極の表
面を凹凸の表面に形成することにより、信頼性を低下し
なくてもキャパシタンスを約７０％位増進させることが
できるようにした方法がある（参考文献『Ｈ．Ｗａｔａ
ｎａｂｅ，Ｔ．Ｔａｔｓｕｍｉ，Ｔ．Ｎｉｉｎｏ，Ａ．
Ｓａｋａｉ，Ｓ．Ａｄａｃｈｉ，Ｎ．Ａｏｔｏ，Ｋ．Ｋ
ｏｙａｍａ ａｎｄＴ．Ｋｉｋｋａｗａ Ｅｘｔｅｎｄ
ｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ１９９１ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏ
ｎ Ｓｏｌｉｄ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｒｉ
ａｌｓ，Ｙｏｋｏｈａｍａ，ｐｐ．４７８〜４８０，１
９９１』）。この場合、キャパシタンスは約１２．５ｆ
Ｆ／μｍ2 位なので、再現性の問題さえなければＴａ2
Ｏ5薄膜の実用化が可能である。
【００１３】しかし、キャパシタの下部電極としてシリ
コン層を使用すると、その表面形状がいずれにせよ酸化
または窒化で形成される酸化膜と窒化膜によりＴａ2Ｏ5
薄膜に適した大きいキャパシタンスを得難い。
コン層を使用すると、その表面形状がいずれにせよ酸化
または窒化で形成される酸化膜と窒化膜によりＴａ2Ｏ5
薄膜に適した大きいキャパシタンスを得難い。
【００１４】本発明はかかる問題を解決するためのもの
で、表面が凹凸のタングステン膜を形成する方法及びこ
れを用いてキャパシタの下部電極を形成することによ
り、高誘電薄膜を利用しながらキャパシタの有効面積を
増加させて大容量のキャパシタを製造する方法を提供す
ることを目的とする。
で、表面が凹凸のタングステン膜を形成する方法及びこ
れを用いてキャパシタの下部電極を形成することによ
り、高誘電薄膜を利用しながらキャパシタの有効面積を
増加させて大容量のキャパシタを製造する方法を提供す
ることを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
の本発明の表面が凹凸の形状を有するタングステン形成
方法は、半導体基板上にＴｉＮ膜を形成する段階と、前
記ＴｉＮ膜の表面上に２００℃〜６５０℃の温度でタン
グステンを蒸着する段階とからなる。
の本発明の表面が凹凸の形状を有するタングステン形成
方法は、半導体基板上にＴｉＮ膜を形成する段階と、前
記ＴｉＮ膜の表面上に２００℃〜６５０℃の温度でタン
グステンを蒸着する段階とからなる。
【００１６】上記目的を達成するための本発明の半導体
装置の製造方法は、半導体基板上にＴｉＮ膜を形成する
段階と、前記ＴｉＮ膜をキャパシタの下部電極にパター
ニングする段階と、前記ＴｉＮ膜の表面上に２００℃〜
６５０℃の温度で凹凸の表面を有するタングステンを選
択蒸着する段階と、前記タングステン膜の表面上に高誘
電薄膜を形成する段階と、及び前記高誘電薄膜の上部に
キャパシタの上部電極を形成する段階とを含んでなる。
装置の製造方法は、半導体基板上にＴｉＮ膜を形成する
段階と、前記ＴｉＮ膜をキャパシタの下部電極にパター
ニングする段階と、前記ＴｉＮ膜の表面上に２００℃〜
６５０℃の温度で凹凸の表面を有するタングステンを選
択蒸着する段階と、前記タングステン膜の表面上に高誘
電薄膜を形成する段階と、及び前記高誘電薄膜の上部に
キャパシタの上部電極を形成する段階とを含んでなる。
【００１７】
【実施例】以下、図面を参照して本発明を詳細に説明す
る。本発明は、Ｔａ2Ｏ5、ＰＺＴ、ＢＳＴ等の高誘電薄
膜を半導体メモリ素子のキャパシタに応用するに適した
技術に係り、高誘電薄膜の下部電極に適しないシリコン
層の使用を排除し、高融点金属、即ちタングステンＷ、
窒化チタニウムＴｉＮ、モリブデンＭｏ、クロムＣｒ等
や、高融点金属シリサイドであるＷＳｉ2 、ＴａＳ
ｉ2、ＭｏＳｉ2及びＣｏＳｉ2 等を下部電極として使用
して、薄膜で高誘電体に適した高比誘電率を求め、キャ
パシタの有効面積を増大させることのできる技術に関す
る。
る。本発明は、Ｔａ2Ｏ5、ＰＺＴ、ＢＳＴ等の高誘電薄
膜を半導体メモリ素子のキャパシタに応用するに適した
技術に係り、高誘電薄膜の下部電極に適しないシリコン
層の使用を排除し、高融点金属、即ちタングステンＷ、
窒化チタニウムＴｉＮ、モリブデンＭｏ、クロムＣｒ等
や、高融点金属シリサイドであるＷＳｉ2 、ＴａＳ
ｉ2、ＭｏＳｉ2及びＣｏＳｉ2 等を下部電極として使用
して、薄膜で高誘電体に適した高比誘電率を求め、キャ
パシタの有効面積を増大させることのできる技術に関す
る。
【００１８】タングステン薄膜は、ＷＦ6 気体を水素Ｈ
2 またはサイレンＳｉＨ4 等の還元剤を使用して還元さ
せることにより得られる。ところが、一般的にＷＦ6
は、シリコンまたは金属の表面上では基板自体の還元が
急速度に進んで核生成が生じるので、時間遅延なしに連
続的な薄膜が形成される。
2 またはサイレンＳｉＨ4 等の還元剤を使用して還元さ
せることにより得られる。ところが、一般的にＷＦ6
は、シリコンまたは金属の表面上では基板自体の還元が
急速度に進んで核生成が生じるので、時間遅延なしに連
続的な薄膜が形成される。
【００１９】しかし、図１に示すように、シリコン基板
１上に形成されたＴｉＮ６の表面上にタングステンを蒸
着する場合、ＴｉＮの表面上では基板による核生成の速
度が遅いばかりではなく、還元気体の吸着がよく生じな
いことによりタングステンの核生成の速度が非常に遅く
て、連続的な薄膜が形成されるまでは相当な時間遅延が
ある。
１上に形成されたＴｉＮ６の表面上にタングステンを蒸
着する場合、ＴｉＮの表面上では基板による核生成の速
度が遅いばかりではなく、還元気体の吸着がよく生じな
いことによりタングステンの核生成の速度が非常に遅く
て、連続的な薄膜が形成されるまでは相当な時間遅延が
ある。
【００２０】より詳細に説明すると、ＴｉＮの表面上に
タングステンを蒸着する場合、ＷＦ6 −Ｈ2 の化学的な
作用下では４５０℃位の温度で約７〜１０分間位の蒸着
初期の時間遅延が存在する。この場合、時間遅延の間に
ある特定サイト（ｓｉｔｅ）でタングステンの核が生成
され、これらが成長をしてたとえ不連続的ではあるが、
島状にタングステン７が形成される。このような核生成
と成長の挙動から形成されたタングステン薄膜は、恰も
その表面が凹凸のポリシリコンのような形態を有するこ
とになる。この時、ＴｉＮ層はその表面上に蒸着される
タングステン層のシード層として作用し、タングステン
はＴｉＮ層をシード（ｓｅｅｄ）として選択的に蒸着さ
れる。
タングステンを蒸着する場合、ＷＦ6 −Ｈ2 の化学的な
作用下では４５０℃位の温度で約７〜１０分間位の蒸着
初期の時間遅延が存在する。この場合、時間遅延の間に
ある特定サイト（ｓｉｔｅ）でタングステンの核が生成
され、これらが成長をしてたとえ不連続的ではあるが、
島状にタングステン７が形成される。このような核生成
と成長の挙動から形成されたタングステン薄膜は、恰も
その表面が凹凸のポリシリコンのような形態を有するこ
とになる。この時、ＴｉＮ層はその表面上に蒸着される
タングステン層のシード層として作用し、タングステン
はＴｉＮ層をシード（ｓｅｅｄ）として選択的に蒸着さ
れる。
【００２１】前記のように形成されたＴｉＮと凹凸の表
面を有するタングステンとからなる複合薄膜（ｌａｙｅ
ｒｅｄ ｆｉｌｍ）上にＴａ2Ｏ5のような高誘電薄膜を
形成してキャパシタを形成すると、平坦な表面を有する
ＴｉＮまたはタングステン電極を利用する時より、１．
５〜２倍位キャパシタンスが増進される。
面を有するタングステンとからなる複合薄膜（ｌａｙｅ
ｒｅｄ ｆｉｌｍ）上にＴａ2Ｏ5のような高誘電薄膜を
形成してキャパシタを形成すると、平坦な表面を有する
ＴｉＮまたはタングステン電極を利用する時より、１．
５〜２倍位キャパシタンスが増進される。
【００２２】前記の凹凸の表面を有するタングステンを
利用して半導体装置のキャパシタを製造する本発明の一
実施例を図２とともに説明すると、以下の通りである。
まず、図２（ａ）に示すように導電層として、たとえば
不純物拡散領域２が所定領域に形成されたシリコン基板
１の上部に絶縁膜として、たとえば絶縁膜３を形成し、
この絶縁膜３をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）等の方法により選択的にエッチングして
前記不純物拡散領域２が露出するようにコンタクトホー
ル４を形成する。
利用して半導体装置のキャパシタを製造する本発明の一
実施例を図２とともに説明すると、以下の通りである。
まず、図２（ａ）に示すように導電層として、たとえば
不純物拡散領域２が所定領域に形成されたシリコン基板
１の上部に絶縁膜として、たとえば絶縁膜３を形成し、
この絶縁膜３をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）等の方法により選択的にエッチングして
前記不純物拡散領域２が露出するようにコンタクトホー
ル４を形成する。
【００２３】次に、図２（ｂ）のように、反応性スパッ
タリング、低圧化学気相蒸着、又は有機金属電球体化学
気相蒸着のうち、選択したいずれか一つの方法によりコ
ンタクトホールを含んだ絶縁膜３及び露出した不純物拡
散領域２の上部にＴｉ５及びＴｉＮ６膜を連続的に形成
する。ここで、Ｔｉはシリコン基板の不純物拡散領域２
とのオーム接触が維持されるようにするために蒸着する
ものであり、その厚さはＴｉＮ６膜の約１／５〜１／１
０と制限して形成する。ＴｉＮ６膜はその厚さが約０．
５〜１．０μｍ位と維持されるように蒸着するが、Ｔｉ
Ｎ膜の厚さは後続工程で形成される誘電薄膜とともに最
終的に得られるキャパシタンスを最大化し得るように調
節する。
タリング、低圧化学気相蒸着、又は有機金属電球体化学
気相蒸着のうち、選択したいずれか一つの方法によりコ
ンタクトホールを含んだ絶縁膜３及び露出した不純物拡
散領域２の上部にＴｉ５及びＴｉＮ６膜を連続的に形成
する。ここで、Ｔｉはシリコン基板の不純物拡散領域２
とのオーム接触が維持されるようにするために蒸着する
ものであり、その厚さはＴｉＮ６膜の約１／５〜１／１
０と制限して形成する。ＴｉＮ６膜はその厚さが約０．
５〜１．０μｍ位と維持されるように蒸着するが、Ｔｉ
Ｎ膜の厚さは後続工程で形成される誘電薄膜とともに最
終的に得られるキャパシタンスを最大化し得るように調
節する。
【００２４】次に、図２（ｃ）のように、前記Ｔｉ５／
ＴｉＮ６膜をホトエッチング工程により所定のキャパシ
タの下部電極パターンにパターニングする。
ＴｉＮ６膜をホトエッチング工程により所定のキャパシ
タの下部電極パターンにパターニングする。
【００２５】次に、図２（ｄ）のように、前記ＴｉＮ６
膜の全表面に選択蒸着でタングステン７を形成する。タ
ングステンはＷＦ6−Ｈ2 またはＷＦ6−ＳｉＨ4−Ｈ2を
使用して２５０〜４５０℃位の温度で低圧化学気相蒸着
法により５０〜１５０ｎｍ位の厚さに蒸着する。タング
ステンの蒸着においてタングステンのソースとして前記
したＷＦ6 の他にＷＣｌ6 等を用いることができ、この
場合、蒸着温度は約４００〜６００℃位とする。なお、
還元気体としては前記したＨ2 またはＳｉＨ4の他にＳ
ｉ2Ｈ6、Ｓｉ3Ｈ2Ｆ2 等を用いることができ、この場
合、蒸着温度はＳｉＨ4 （またはＨ2） 還元気体を用い
る時のタングステンの表面形状と同一の表面形状を得る
のを基準にして適切に調節する。このようにＴｉＮ６膜
上に形成されるタングステン７は凹凸の表面を有するこ
とになるが、均一性のある電極として活用できるように
タングステンを連続薄膜としなければならない。前記し
たように連続薄膜はタングステンの島の成長がなされ
て、隣接した島同士の接触が行わなければ、不可能であ
る。
膜の全表面に選択蒸着でタングステン７を形成する。タ
ングステンはＷＦ6−Ｈ2 またはＷＦ6−ＳｉＨ4−Ｈ2を
使用して２５０〜４５０℃位の温度で低圧化学気相蒸着
法により５０〜１５０ｎｍ位の厚さに蒸着する。タング
ステンの蒸着においてタングステンのソースとして前記
したＷＦ6 の他にＷＣｌ6 等を用いることができ、この
場合、蒸着温度は約４００〜６００℃位とする。なお、
還元気体としては前記したＨ2 またはＳｉＨ4の他にＳ
ｉ2Ｈ6、Ｓｉ3Ｈ2Ｆ2 等を用いることができ、この場
合、蒸着温度はＳｉＨ4 （またはＨ2） 還元気体を用い
る時のタングステンの表面形状と同一の表面形状を得る
のを基準にして適切に調節する。このようにＴｉＮ６膜
上に形成されるタングステン７は凹凸の表面を有するこ
とになるが、均一性のある電極として活用できるように
タングステンを連続薄膜としなければならない。前記し
たように連続薄膜はタングステンの島の成長がなされ
て、隣接した島同士の接触が行わなければ、不可能であ
る。
【００２６】次に、図２（ｅ）のように、前記タングス
テン７膜の全表面にキャパシタ誘電体膜として、例えば
Ｔａ2Ｏ5 薄膜８を例えばＴａ（ＯＣ2Ｈ5）5 （Ｐｅｎ
ｔａ−Ｅｔｈｏｘｙ−Ｔａｎｔａｌｕｍ）をＴａソース
とし、Ｏ2 をＯのソースとして、ＬＰＣＶＤ、ＰＥＣＶ
Ｄ、ＥＣＲ ＰＥＣＶＤ等の方法で蒸着する。ここで、
Ｔａ2Ｏ5薄膜の厚さは１０〜２０ｎｍ位とし、蒸着後に
は薄膜の安定化のために熱処理を行う。前記高誘電薄膜
としてＴａ2Ｏ5の他にＰＺＲ、ＢＳＴ等を使用すること
ができ、これら膜の厚さはＳｉＯ2 膜の有効厚さを基準
として３ｎｍ以下となるように形成する。
テン７膜の全表面にキャパシタ誘電体膜として、例えば
Ｔａ2Ｏ5 薄膜８を例えばＴａ（ＯＣ2Ｈ5）5 （Ｐｅｎ
ｔａ−Ｅｔｈｏｘｙ−Ｔａｎｔａｌｕｍ）をＴａソース
とし、Ｏ2 をＯのソースとして、ＬＰＣＶＤ、ＰＥＣＶ
Ｄ、ＥＣＲ ＰＥＣＶＤ等の方法で蒸着する。ここで、
Ｔａ2Ｏ5薄膜の厚さは１０〜２０ｎｍ位とし、蒸着後に
は薄膜の安定化のために熱処理を行う。前記高誘電薄膜
としてＴａ2Ｏ5の他にＰＺＲ、ＢＳＴ等を使用すること
ができ、これら膜の厚さはＳｉＯ2 膜の有効厚さを基準
として３ｎｍ以下となるように形成する。
【００２７】Ｔａ2Ｏ5の蒸着後にはキャパシタの上部電
極９を形成する。上部電極としては出来る限りシリコン
を使用せず、ＴｉＮやＭｏ、Ｃｏ、Ｔａ、Ｗ等の高融点
金属または金属シリサイドを用いるのが好ましいが、こ
れは上部電極として例えばポリシリコン等を使用する
と、以後の熱工程によりシリコン原子がＴａ2Ｏ5薄膜の
内部に拡散して、下記の反応によりＴａ2Ｏ5薄膜の内部
にＴａを遊離させて、キャパシタの誘電強度を低下させ
るためである。 ２Ｔａ2Ｏ5 ＋５Ｓｉ→４Ｔａ＋５ＳｉＯ2
極９を形成する。上部電極としては出来る限りシリコン
を使用せず、ＴｉＮやＭｏ、Ｃｏ、Ｔａ、Ｗ等の高融点
金属または金属シリサイドを用いるのが好ましいが、こ
れは上部電極として例えばポリシリコン等を使用する
と、以後の熱工程によりシリコン原子がＴａ2Ｏ5薄膜の
内部に拡散して、下記の反応によりＴａ2Ｏ5薄膜の内部
にＴａを遊離させて、キャパシタの誘電強度を低下させ
るためである。 ２Ｔａ2Ｏ5 ＋５Ｓｉ→４Ｔａ＋５ＳｉＯ2
【００２８】一方、前記キャパシタの上部電極を形成す
る前にキャパシタの誘電体膜であるＴａ2Ｏ5膜の上部に
ＴｉＮ膜を薄く形成して、後続熱処理工程によりＴａ2
Ｏ5薄膜の特性が変わるのを最小化させることができ
る。
る前にキャパシタの誘電体膜であるＴａ2Ｏ5膜の上部に
ＴｉＮ膜を薄く形成して、後続熱処理工程によりＴａ2
Ｏ5薄膜の特性が変わるのを最小化させることができ
る。
【００２９】上述したように、ＴｉＮ／Ｗ複合膜で凹凸
の表面を有する金属電極を形成することにより、Ｔａ2
Ｏ5誘電薄膜の厚さにマージンを確保することができ、
これにより漏洩電流が少なくて信頼性の高いキャパシタ
を製造することができる。即ち、高集積素子のキャパシ
タ領域が１μｍ2 以下に減少しても、３次元構造の複雑
なキャパシタストレージノードを形成せず、単純な積層
構造の高さの調節のみで充分１５ｆＦ／μｍ2 以上のキ
ャパシタンスが得られる。これにより後続工程である平
坦化工程のマージンも確保できるようになる。
の表面を有する金属電極を形成することにより、Ｔａ2
Ｏ5誘電薄膜の厚さにマージンを確保することができ、
これにより漏洩電流が少なくて信頼性の高いキャパシタ
を製造することができる。即ち、高集積素子のキャパシ
タ領域が１μｍ2 以下に減少しても、３次元構造の複雑
なキャパシタストレージノードを形成せず、単純な積層
構造の高さの調節のみで充分１５ｆＦ／μｍ2 以上のキ
ャパシタンスが得られる。これにより後続工程である平
坦化工程のマージンも確保できるようになる。
【００３０】
【発明の効果】本発明の効果をより詳細に説明すると、
ポリシリコン／ＴｉＮ／Ｔａ2Ｏ5／Ｗ／Ｓｉ3Ｎ4／Ｔｉ
Ｎ構造で誘電薄膜であるＳｉ3Ｎ4とＴａ2Ｏ5層の厚さを
各々２ｎｍと１５ｎｍとし、これらの比誘電率を各々７
と２２とすると、平坦な表面を有する下部電極から得ら
れるキャパシタンスは約９ｆＦ／μｍ2 であるが、凹凸
の表面を有するタングステン電極から得られるキャパシ
タンス値は約１３〜１８ｆＦ／μｍ2 である。従って、
０．７μｍ程度の段差の単純積層構造を使用しても２５
６Ｍ ＤＲＡＭ級以上のメモリセルキャパシタに適用す
ることができる。単純な積層構造でキャパシタを形成す
ると、上述した円筒形構造やフイン構造等に比べてキャ
パシタから由来される段差をかなり減少させることが出
来るので、以後平坦化工程が容易となる。
ポリシリコン／ＴｉＮ／Ｔａ2Ｏ5／Ｗ／Ｓｉ3Ｎ4／Ｔｉ
Ｎ構造で誘電薄膜であるＳｉ3Ｎ4とＴａ2Ｏ5層の厚さを
各々２ｎｍと１５ｎｍとし、これらの比誘電率を各々７
と２２とすると、平坦な表面を有する下部電極から得ら
れるキャパシタンスは約９ｆＦ／μｍ2 であるが、凹凸
の表面を有するタングステン電極から得られるキャパシ
タンス値は約１３〜１８ｆＦ／μｍ2 である。従って、
０．７μｍ程度の段差の単純積層構造を使用しても２５
６Ｍ ＤＲＡＭ級以上のメモリセルキャパシタに適用す
ることができる。単純な積層構造でキャパシタを形成す
ると、上述した円筒形構造やフイン構造等に比べてキャ
パシタから由来される段差をかなり減少させることが出
来るので、以後平坦化工程が容易となる。
【図１】 本発明による凹凸の表面を有するタングステ
ン膜の形成方法を示す図である。
ン膜の形成方法を示す図である。
【図２】 本発明の一実施例による凹凸の表面を有する
タングステン膜を用いた半導体メモリ素子のキャパシタ
製造方法を示す工程順序図である。
タングステン膜を用いた半導体メモリ素子のキャパシタ
製造方法を示す工程順序図である。
１…シリコン基板、２…不純物拡散領域、３…絶縁膜、
４…コンタクトホール、５…Ｔｉ、６…ＴｉＮ、７…タ
ングステン、８…高誘電薄膜（Ｔａ2Ｏ5）、９…キャパ
シタの上部電極。
４…コンタクトホール、５…Ｔｉ、６…ＴｉＮ、７…タ
ングステン、８…高誘電薄膜（Ｔａ2Ｏ5）、９…キャパ
シタの上部電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242 (72)発明者 ボク・オン・チョ 大韓民国・チュンチョンブク−ド・チョン ズ−シ・ビハ−ドン・270−１・ウジンヴ ィラ ビイ−302
Claims (17)
- 【請求項１】 半導体基板上にＴｉＮ膜を形成する段階
と、 前記ＴｉＮ膜の表面上に２００℃〜６５０℃の温度でタ
ングステンを蒸着する段階とからなることを特徴とする
凹凸の表面形状を有するタングステン膜の形成方法。 - 【請求項２】 前記タングステンは、ソースとしてＷＦ
6 またはＷＣｌ6 等を利用し、還元気体としてはＨ2、
ＳｉＨ4、Ｓｉ2Ｈ6、Ｓｉ3Ｈ2Ｆ2 等を利用して蒸着す
ることを特徴とする請求項１記載の凹凸の表面形状を有
するタングステン膜の形成方法。 - 【請求項３】 前記タングステンは、数十ミリＴｏｒｒ
〜数十Ｔｏｒｒの圧力下で蒸着することを特徴とする請
求項１記載の凹凸の表面形状を有するタングステン膜の
形成方法。 - 【請求項４】 前記タングステンは蒸着時、前記ＴｉＮ
膜の表面上における蒸着初期の時間遅延とともに島状の
タングステンの形成がなされて、最終的に凹凸の表面形
状を有する連続的なタングステン薄膜が形成されること
を特徴とする請求項１記載の凹凸の表面形状を有するタ
ングステン膜の形成方法。 - 【請求項５】 前記タングステンは、約５０〜１５０ｎ
ｍ位の厚さを有するように調節して蒸着することを特徴
とする請求項１記載の凹凸の表面形状を有するタングス
テン膜の形成方法。 - 【請求項６】 半導体基板上にＴｉＮ膜を形成する段階
と、 前記ＴｉＮ膜をキャパシタの下部電極にパターニングす
る段階と、 前記ＴｉＮ膜の表面上に２００℃〜６５０℃の温度で凹
凸の表面を有するタングステンを選択蒸着する段階と、 前記タングステン膜の表面上に高誘電薄膜を形成する段
階と、及び前記高誘電薄膜の上部にキャパシタの上部電
極を形成する段階と、を含むことを特徴とする半導体装
置の製造方法。 - 【請求項７】 前記半導体基板とＴｉＮ膜との間にＴｉ
膜を形成する段階がさらに含まれることを特徴とする請
求項６記載の半導体装置の製造方法。 - 【請求項８】 前記ＴｉＮ膜は、０．５〜１．０μｍ位
の厚さと形成することを特徴とする請求項６記載の半導
体装置の製造方法。 - 【請求項９】 前記Ｔｉ膜は、前記ＴｉＮ膜の厚さの約
１／５〜１／１０の厚さと形成することを特徴とする請
求項７記載の半導体装置の製造方法。 - 【請求項１０】 前記タングステンは、ソースとしてＷ
Ｆ6 またはＷＣｌ6等を利用し、還元気体としてはＨ2、
ＳｉＨ4、Ｓｉ2Ｈ6、Ｓｉ3Ｈ2Ｆ2 等を利用して蒸着す
ることを特徴とする請求項６記載の半導体装置の製造方
法。 - 【請求項１１】 前記タングステンは、数十ミリＴｏｒ
ｒ〜数十Ｔｏｒｒの圧力下で蒸着することを特徴とする
請求項６記載の半導体装置の製造方法。 - 【請求項１２】 前記タングステンは蒸着時、前記Ｔｉ
Ｎ膜の表面上における蒸着初期の時間遅延とともに島状
のタングステンの形成がなされ、最終的に凹凸の表面形
状を有する連続的なタングステン薄膜が形成されること
を特徴とする請求項６記載の半導体装置の製造方法。 - 【請求項１３】 前記タングステンは、約５０〜１５０
ｎｍの厚さを有するように調節して蒸着することを特徴
とする請求項６記載の半導体装置の製造方法。 - 【請求項１４】 前記高誘電薄膜は、Ｔａ2Ｏ5、ＰＺ
Ｔ、ＢＳＴなどで形成することを特徴とする請求項６記
載の半導体装置の製造方法。 - 【請求項１５】 前記Ｔａ2Ｏ5膜はＴａ（ＯＣ2Ｈ5）5
（Ｐｅｎｔａ−Ｅｔｈｏｘｙ−Ｔａｎｔａｌｕｍ）をＴ
ａソースとし、Ｏ2をＯのソースとして、ＬＰＣＶＤ、
ＰＥＣＶＤ、ＥＣＲ ＰＥＣＶＤ等の方法で蒸着して形
成することを特徴とする請求項６記載の半導体装置の製
造方法。 - 【請求項１６】 前記高誘電薄膜の上部にキャパシタの
上部電極を形成する段階前に、前記高誘電薄膜の上部に
ＴｉＮ膜を薄く形成する段階がさらに含まれることを特
徴とする請求項６記載の半導体装置の製造方法。 - 【請求項１７】 前記上部電極は、ＴｉＮ、高融点金属
または金属シリサイドで形成することを特徴とする請求
項６記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07061591A JP3127348B2 (ja) | 1995-02-27 | 1995-02-27 | 凹凸の表面形状を有するタングステン膜を用いた半導体装置の製造方法 |
| US08/419,264 US5563090A (en) | 1995-02-27 | 1995-04-10 | Method for forming rugged tungsten film and method for fabricating semiconductor device utilizing the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07061591A JP3127348B2 (ja) | 1995-02-27 | 1995-02-27 | 凹凸の表面形状を有するタングステン膜を用いた半導体装置の製造方法 |
| US08/419,264 US5563090A (en) | 1995-02-27 | 1995-04-10 | Method for forming rugged tungsten film and method for fabricating semiconductor device utilizing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08250665A true JPH08250665A (ja) | 1996-09-27 |
| JP3127348B2 JP3127348B2 (ja) | 2001-01-22 |
Family
ID=26402640
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07061591A Expired - Fee Related JP3127348B2 (ja) | 1995-02-27 | 1995-02-27 | 凹凸の表面形状を有するタングステン膜を用いた半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5563090A (ja) |
| JP (1) | JP3127348B2 (ja) |
Cited By (2)
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| JP2001230389A (ja) * | 1999-12-28 | 2001-08-24 | Hynix Semiconductor Inc | ルテニウム電極を含む半導体メモリ素子及びその製造方法 |
| JP2015193908A (ja) * | 2014-03-25 | 2015-11-05 | 東京エレクトロン株式会社 | タングステン膜の成膜方法および半導体装置の製造方法 |
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| US5760434A (en) * | 1996-05-07 | 1998-06-02 | Micron Technology, Inc. | Increased interior volume for integrated memory cell |
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| US5563090A (en) | 1996-10-08 |
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