JP2001230389A - ルテニウム電極を含む半導体メモリ素子及びその製造方法 - Google Patents
ルテニウム電極を含む半導体メモリ素子及びその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
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Abstract
(57)【要約】
【課題】 大きいキャパシタンスを確保するためにルテ
ニウム電極を含む半導体メモリ素子とその製造方法とを
提供する。 【解決手段】 メモリセルを用いる半導体素子におい
て、半導体基板と、前記半導体基板に形成されたトラン
ジスタと、前記トランジスタと前記半導体基板上とに形
成された絶縁膜１２２と、前記トランジスタに電気的に
接続されたコンタクト孔とを備える活性マトリックス１
１０と、前記コンタクト孔と前記絶縁膜上に形成された
第１ルテニウム膜１３０と、前記第１ルテニウム膜の上
部に形成された粗い表面を有する第２のルテニウム膜１
３２とを含んでなる。
ニウム電極を含む半導体メモリ素子とその製造方法とを
提供する。 【解決手段】 メモリセルを用いる半導体素子におい
て、半導体基板と、前記半導体基板に形成されたトラン
ジスタと、前記トランジスタと前記半導体基板上とに形
成された絶縁膜１２２と、前記トランジスタに電気的に
接続されたコンタクト孔とを備える活性マトリックス１
１０と、前記コンタクト孔と前記絶縁膜上に形成された
第１ルテニウム膜１３０と、前記第１ルテニウム膜の上
部に形成された粗い表面を有する第２のルテニウム膜１
３２とを含んでなる。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体素子に関
し、特に、大きいキャパシタンスを確保するためのルテ
ニウム電極を含む半導体メモリ素子とその製造方法とに
関する。
し、特に、大きいキャパシタンスを確保するためのルテ
ニウム電極を含む半導体メモリ素子とその製造方法とに
関する。
【０００２】
【従来の技術】周知のように、トランジスタとキャパシ
タとから構成されている少なくとも一つのメモリセルを
有するＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃ
ｃｅｓｓ ｍｅｍｏｒｙ）は、微細化（ｍｉｃｒｏｎｉ
ｚａｔｉｏｎ）を通じて小型化することによって高集積
度も獲得することができる。しかしながら、メモリセル
の領域に対する小型化が依然として要求されている。
タとから構成されている少なくとも一つのメモリセルを
有するＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃ
ｃｅｓｓ ｍｅｍｏｒｙ）は、微細化（ｍｉｃｒｏｎｉ
ｚａｔｉｏｎ）を通じて小型化することによって高集積
度も獲得することができる。しかしながら、メモリセル
の領域に対する小型化が依然として要求されている。
【０００３】前述した要求を充足させるため、キャパシ
タを３次元に配列させてキャパシタが利用することので
きるセル面積を減少させるためのトレンチ型、または積
層型キャパシタのような幾つかの方法がある。しかし、
３次元に配列されたキャパシタの製造過程は、時間を多
く費やし、またコストも高い。従って、複雑な製造過程
なしに必要な情報の量を確保することができ、またセル
面積を減少させることのできる新しいメモリデバイスが
る強くに要求されている。
タを３次元に配列させてキャパシタが利用することので
きるセル面積を減少させるためのトレンチ型、または積
層型キャパシタのような幾つかの方法がある。しかし、
３次元に配列されたキャパシタの製造過程は、時間を多
く費やし、またコストも高い。従って、複雑な製造過程
なしに必要な情報の量を確保することができ、またセル
面積を減少させることのできる新しいメモリデバイスが
る強くに要求されている。
【０００４】前述した要求を充足させるため、ＤＲＡＭ
素子は、ＢＳＴ（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ
ｔｉｔａｎａｔｅ）とタンタルオキサイド（Ｔａ
２Ｏ５）とのようなキャパシタ薄膜として高誘電体物質
を用いている。一方、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃ
ｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）は、従来のシリコンオキサイド膜やシリコン窒化膜
の代りにＳＢＴ（ｓｔｒｏｎｔｉｕｍ ｂｉｓｍｕｔｈ
ｔａｎｔａｌａｔｅ）とＰＺＴ（ｌｅａｄ ｚｉｒｃ
ｏｎａｔｅ ｔｉｔａｎａｔｅ）のようなキャパシタ薄
膜を強誘電体物質として用いている。
素子は、ＢＳＴ（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ
ｔｉｔａｎａｔｅ）とタンタルオキサイド（Ｔａ
２Ｏ５）とのようなキャパシタ薄膜として高誘電体物質
を用いている。一方、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃ
ｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）は、従来のシリコンオキサイド膜やシリコン窒化膜
の代りにＳＢＴ（ｓｔｒｏｎｔｉｕｍ ｂｉｓｍｕｔｈ
ｔａｎｔａｌａｔｅ）とＰＺＴ（ｌｅａｄ ｚｉｒｃ
ｏｎａｔｅ ｔｉｔａｎａｔｅ）のようなキャパシタ薄
膜を強誘電体物質として用いている。
【０００５】しかし、高誘電体物質をキャパシタ薄膜と
して用いても、積層型、またはトレンチ型キャパシタ構
造を形成するための従来の方法は、キャパシタンスの容
量を増大させることには依然として限界がある。
して用いても、積層型、またはトレンチ型キャパシタ構
造を形成するための従来の方法は、キャパシタンスの容
量を増大させることには依然として限界がある。
【０００６】
【発明が解決しようとする技術的課題】そこで、本発明
は上記従来の半導体メモリ素子及びその製造方法におけ
る問題点に鑑みてなされたものであって、セル面積の増
加なしにキャパシタンスの表面的を増加させて大きいキ
ャパシタンスを獲得し得るルテニウム電極を含む半導体
メモリ素子及びその製造方法を提供する。
は上記従来の半導体メモリ素子及びその製造方法におけ
る問題点に鑑みてなされたものであって、セル面積の増
加なしにキャパシタンスの表面的を増加させて大きいキ
ャパシタンスを獲得し得るルテニウム電極を含む半導体
メモリ素子及びその製造方法を提供する。
【０００７】
【課題を解決するための手段】上記のような目的を達成
するためになされた本発明によるルテニウム電極を含む
半導体メモリ素子は、メモリセルを用いる半導体素子に
おいて、半導体基板と、前記半導体基板に形成されたト
ランジスタと、前記トランジスタと前記半導体基板上と
に形成された絶縁膜と、前記トランジスタに電気的に接
続されたコンタクト孔とを備える活性マトリックスと、
前記コンタクト孔と前記絶縁膜上に形成された第１ルテ
ニウム膜と、前記第１ルテニウム膜の上部に形成された
粗い表面を有する第２のルテニウム膜とを含んでなるこ
とを特徴とする。
するためになされた本発明によるルテニウム電極を含む
半導体メモリ素子は、メモリセルを用いる半導体素子に
おいて、半導体基板と、前記半導体基板に形成されたト
ランジスタと、前記トランジスタと前記半導体基板上と
に形成された絶縁膜と、前記トランジスタに電気的に接
続されたコンタクト孔とを備える活性マトリックスと、
前記コンタクト孔と前記絶縁膜上に形成された第１ルテ
ニウム膜と、前記第１ルテニウム膜の上部に形成された
粗い表面を有する第２のルテニウム膜とを含んでなるこ
とを特徴とする。
【０００８】また、本発明は、ルテニウム電極を含む半
導体メモリ素子の製造方法において、メモリセルで用い
る半導体素子の製造方法において、半導体基板と、前記
半導体基板上のトランジスタと、前記トランジスタに電
気的に接続されたコンタクト孔及び前記トランジスタ上
に形成された絶縁膜を備える活性マトリックスを提供す
る第１ステップと、前記コンタクト孔と前記絶縁膜上と
に第１ルテニウム膜を形成する第２ステップと、前記第
１ルテニウム膜上に粗い表面を有する第２のルテニウム
膜を形成する第３ステップとを含んでなることを特徴と
する。
導体メモリ素子の製造方法において、メモリセルで用い
る半導体素子の製造方法において、半導体基板と、前記
半導体基板上のトランジスタと、前記トランジスタに電
気的に接続されたコンタクト孔及び前記トランジスタ上
に形成された絶縁膜を備える活性マトリックスを提供す
る第１ステップと、前記コンタクト孔と前記絶縁膜上と
に第１ルテニウム膜を形成する第２ステップと、前記第
１ルテニウム膜上に粗い表面を有する第２のルテニウム
膜を形成する第３ステップとを含んでなることを特徴と
する。
【０００９】
【発明の実施例】次に、本発明にかかるルテニウム電極
を含む半導体メモリ素子及びその製造方法の実施の形態
の具体例を図面を参照しながら説明する。
を含む半導体メモリ素子及びその製造方法の実施の形態
の具体例を図面を参照しながら説明する。
【００１０】図１は、本発明の好ましい実施例にかかる
トレンチ型キャパシタを含む半導体素子１００を示す断
面図であり、図２乃至図４は、図１に示した半導体素子
１００の製造方法を説明するための断面図である。図１
及び２乃至４において同じ部分は、同じ図面符号で示し
た。
トレンチ型キャパシタを含む半導体素子１００を示す断
面図であり、図２乃至図４は、図１に示した半導体素子
１００の製造方法を説明するための断面図である。図１
及び２乃至４において同じ部分は、同じ図面符号で示し
た。
【００１１】図１は、活性マトリックス１１０とルテニ
ウム（Ｒｕ）電極構造１４０とを含んでいる本発明にか
かる半導体素子１００の断面図を示している。活性マト
リックス１１０は、シリコン基板１０２と、シリコン基
板１０２の上部に形成されているトランジスタと、トラ
ンジスタを分離するための分離領域１０４と、ビットラ
イン１１８及びワードライン１２０を含んでいる。各々
のトランジスタは、拡散領域１０６と、ゲートオキサイ
ド１０８と、ゲートライン１１２と、ワードラインハー
ドマスク１１３及び側壁１１４から構成されている。
ウム（Ｒｕ）電極構造１４０とを含んでいる本発明にか
かる半導体素子１００の断面図を示している。活性マト
リックス１１０は、シリコン基板１０２と、シリコン基
板１０２の上部に形成されているトランジスタと、トラ
ンジスタを分離するための分離領域１０４と、ビットラ
イン１１８及びワードライン１２０を含んでいる。各々
のトランジスタは、拡散領域１０６と、ゲートオキサイ
ド１０８と、ゲートライン１１２と、ワードラインハー
ドマスク１１３及び側壁１１４から構成されている。
【００１２】半導体素子１００において、ビットライン
１１８は、拡散領域１０６のいずれか一つに電気的に接
続されて電位を印加させる。ビットライン１１８は実際
にコンタクト孔を過ぎて左右方向に延長されているが、
図面には示さなかった。ルテニウム電極構造１４０は、
共通定電位（ｃｏｍｍｏｎ ｃｏｎｓｔａｎｔ ｐｏｔ
ｅｎｔｉａｌ）を印加するためにプレートライン（図示
せず）と接続されることができる。
１１８は、拡散領域１０６のいずれか一つに電気的に接
続されて電位を印加させる。ビットライン１１８は実際
にコンタクト孔を過ぎて左右方向に延長されているが、
図面には示さなかった。ルテニウム電極構造１４０は、
共通定電位（ｃｏｍｍｏｎ ｃｏｎｓｔａｎｔ ｐｏｔ
ｅｎｔｉａｌ）を印加するためにプレートライン（図示
せず）と接続されることができる。
【００１３】電極構造１４０は、側面を増加させなくて
電極表面領域を拡張するため、粗い表面を有した第２の
ルテニウム膜１３２を有している。
電極表面領域を拡張するため、粗い表面を有した第２の
ルテニウム膜１３２を有している。
【００１４】図２乃至４は、本発明にかかる半導体メモ
リ素子１００の製造方法を説明するための概略的な断面
図である。
リ素子１００の製造方法を説明するための概略的な断面
図である。
【００１５】図２を参照すると、シリコン基板１０２
と、分離領域１０４と、拡散領域１０６と、ゲートオキ
サイド１０８と、ゲートライン１１２と、側壁１１４
と、ビットライン１１８と絶縁膜１２２とを含む活性マ
トリックス１１０を提供する。ビットライン１１８は、
電位を印加するために拡散領域１０６のいずれか一つに
電気的に接続されている。ビットライン１１８は実際に
コンタクト孔を過ぎて左右方向に延長されているが、図
面には示さなかった。電極構造１４０は、共通電位を印
加するためにプレートライン（図示せず）と接続される
ことができる。絶縁膜１２２は、ＢＰＳＧ（ｂｏｒｏｎ
−ｐｈｏｓｐｈｏｒ−ｓｉｌｉｃａｔｅ−ｇｌａｓｓ）
のような物質からなる。
と、分離領域１０４と、拡散領域１０６と、ゲートオキ
サイド１０８と、ゲートライン１１２と、側壁１１４
と、ビットライン１１８と絶縁膜１２２とを含む活性マ
トリックス１１０を提供する。ビットライン１１８は、
電位を印加するために拡散領域１０６のいずれか一つに
電気的に接続されている。ビットライン１１８は実際に
コンタクト孔を過ぎて左右方向に延長されているが、図
面には示さなかった。電極構造１４０は、共通電位を印
加するためにプレートライン（図示せず）と接続される
ことができる。絶縁膜１２２は、ＢＰＳＧ（ｂｏｒｏｎ
−ｐｈｏｓｐｈｏｒ−ｓｉｌｉｃａｔｅ−ｇｌａｓｓ）
のような物質からなる。
【００１６】図３を参照すると、第１ルテニウム膜１３
０は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）技術と
化学技法ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃ
ａｌｐｏｌｉｓｈｉｎｇ）とを利用して、コンタクト孔
と絶縁膜１２２上に形成される。
０は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）技術と
化学技法ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃ
ａｌｐｏｌｉｓｈｉｎｇ）とを利用して、コンタクト孔
と絶縁膜１２２上に形成される。
【００１７】図４を参照すると、粗い表面を有した第２
のルテニウム膜１３２を熱化合物の化学気相蒸着法を利
用して、第１ルテニウム膜１３０上に形成してルテニウ
ム電極構造１４０を獲得する。従来の半球状結晶粒シリ
コン（ＨＳＧｓ）のように、第２のルテニウム膜１３２
は、半球状結晶粒の粗い表面を有しているため、電極の
表面領域とキャパシタンスとが増加される。ここで、Ｔ
ＣＶＤ方法は、ガスがＲｕ（Ｃ５Ｈ５）２／Ｏ２であ
り、約２００℃から４００℃の温度と約４０ｍＴｏｒｒ
から２００ｍＴｏｒｒの圧力下で行われる。第２のルテ
ニウム膜１３２の粗い表面を形成するためには、低い温
度でルテニウムの核が成長することは困難であるため、
蒸着温度が低いべきである。さらに、ルテニウム表面の
粗さは、第２のルテニウム膜１３２で酸素量によって変
化される。
のルテニウム膜１３２を熱化合物の化学気相蒸着法を利
用して、第１ルテニウム膜１３０上に形成してルテニウ
ム電極構造１４０を獲得する。従来の半球状結晶粒シリ
コン（ＨＳＧｓ）のように、第２のルテニウム膜１３２
は、半球状結晶粒の粗い表面を有しているため、電極の
表面領域とキャパシタンスとが増加される。ここで、Ｔ
ＣＶＤ方法は、ガスがＲｕ（Ｃ５Ｈ５）２／Ｏ２であ
り、約２００℃から４００℃の温度と約４０ｍＴｏｒｒ
から２００ｍＴｏｒｒの圧力下で行われる。第２のルテ
ニウム膜１３２の粗い表面を形成するためには、低い温
度でルテニウムの核が成長することは困難であるため、
蒸着温度が低いべきである。さらに、ルテニウム表面の
粗さは、第２のルテニウム膜１３２で酸素量によって変
化される。
【００１８】図５は、本発明のもう一つの実施例にかか
る積層型キャパシタを含む半導体素子２００の断面図を
示し、図６乃至図９は、図５に示した半導体素子２００
の製造方法を説明するための断面図である。
る積層型キャパシタを含む半導体素子２００の断面図を
示し、図６乃至図９は、図５に示した半導体素子２００
の製造方法を説明するための断面図である。
【００１９】図５を参照すると、活性マトリックス２１
０とルテニウム電極構造２４０とを含む本発明の好まし
い実施例にかかる半導体素子２００の断面図を示してい
る。活性マトリックス２１０は、シリコン基板２０２
と、シリコン基板２０２の上部に形成されているトラン
ジスタと、トランジスタを分離するための分離領域２０
４と、ビットライン２１８及びワードライン２２０とを
含む。各々のトランジスタは、拡散領域２０６と、ゲー
トオキサイド２０８と、ゲートライン２１２と、ワード
ラインハードマスク２１３及び側壁２１４から構成され
ている。
０とルテニウム電極構造２４０とを含む本発明の好まし
い実施例にかかる半導体素子２００の断面図を示してい
る。活性マトリックス２１０は、シリコン基板２０２
と、シリコン基板２０２の上部に形成されているトラン
ジスタと、トランジスタを分離するための分離領域２０
４と、ビットライン２１８及びワードライン２２０とを
含む。各々のトランジスタは、拡散領域２０６と、ゲー
トオキサイド２０８と、ゲートライン２１２と、ワード
ラインハードマスク２１３及び側壁２１４から構成され
ている。
【００２０】半導体デバイス２００において、ビットラ
イン２１８は、電位を適用するために拡散領域２０６の
いずれか一つに電気的に接続されている。ビットライン
２１８は実際にコンタクト孔を過ぎて左右方向に延長さ
れているが、図面には示さなかった。ルテニウム電極構
造２４０は、共通電位を印加するためにプレートライン
（図示せず）と接続されることができる。
イン２１８は、電位を適用するために拡散領域２０６の
いずれか一つに電気的に接続されている。ビットライン
２１８は実際にコンタクト孔を過ぎて左右方向に延長さ
れているが、図面には示さなかった。ルテニウム電極構
造２４０は、共通電位を印加するためにプレートライン
（図示せず）と接続されることができる。
【００２１】本発明にかかる電極構造２４０は、側面を
増加させなくて電極表面領域を拡張するために粗い表面
を有した第２のルテニウム膜２３２を有している。
増加させなくて電極表面領域を拡張するために粗い表面
を有した第２のルテニウム膜２３２を有している。
【００２２】図６乃至図９は、図５に示した半導体メモ
リ素子２００の製造方法を説明するための概略断面図で
ある。
リ素子２００の製造方法を説明するための概略断面図で
ある。
【００２３】図６を参照すれば、シリコン基板２０２
と、分離領域２０４と、拡散領域２０６と、ゲートオキ
サイド２０８と、ゲートライン２１２と、側壁２１４
と、ビットライン２１８と、導電性プラグ２２４と、拡
散防止膜２２６及び絶縁膜２２２を含む活性マトリック
ス２１０を提供する。導電性プラグは、ポリシリコン
と、タングステンとのような物質からなっている。本発
明において、拡散防止膜２２４は、ＴｉＮ（ｔｉｔａｎ
ｉｕｍ ｎｉｔｒｉｄｅ）からなっている。ビットライ
ン２１８が実際にコンタクト孔を過ぎて左右方向に延長
されているが、図面には示さなかった。電極構造２４０
は、共通電位を印加するためにプレートライン（図示せ
ず）と接続されることができる。絶縁膜２２２は、ＢＰ
ＳＧ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒ−ｓｉｌｉｃａｔ
ｅ−ｇｌａｓｓ）のような物質からなっている。
と、分離領域２０４と、拡散領域２０６と、ゲートオキ
サイド２０８と、ゲートライン２１２と、側壁２１４
と、ビットライン２１８と、導電性プラグ２２４と、拡
散防止膜２２６及び絶縁膜２２２を含む活性マトリック
ス２１０を提供する。導電性プラグは、ポリシリコン
と、タングステンとのような物質からなっている。本発
明において、拡散防止膜２２４は、ＴｉＮ（ｔｉｔａｎ
ｉｕｍ ｎｉｔｒｉｄｅ）からなっている。ビットライ
ン２１８が実際にコンタクト孔を過ぎて左右方向に延長
されているが、図面には示さなかった。電極構造２４０
は、共通電位を印加するためにプレートライン（図示せ
ず）と接続されることができる。絶縁膜２２２は、ＢＰ
ＳＧ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒ−ｓｉｌｉｃａｔ
ｅ−ｇｌａｓｓ）のような物質からなっている。
【００２４】図７を参照すると、拡散防止膜２２６と絶
縁膜２２２との上部表面をＣＭＰ法によって平坦化させ
た後、第１ルテニウム膜２３０を拡散防止膜２２６と絶
縁膜２２２との上部表面に形成する。第１ルテニウム膜
２３０は、スパッタリング技術とＣＭＰ法とを利用して
形成することができる。
縁膜２２２との上部表面をＣＭＰ法によって平坦化させ
た後、第１ルテニウム膜２３０を拡散防止膜２２６と絶
縁膜２２２との上部表面に形成する。第１ルテニウム膜
２３０は、スパッタリング技術とＣＭＰ法とを利用して
形成することができる。
【００２５】図８を参照すると、第１ルテニウム膜を所
定の形態にパターンニングしてパターンニングされたル
テニウム膜２３０Ａを得る。
定の形態にパターンニングしてパターンニングされたル
テニウム膜２３０Ａを得る。
【００２６】図９を参照すると、粗い表面を有する第２
のルテニウム膜２３２を熱化合物の化学気相蒸着法によ
ってパターンニングされたルテニウム膜２３０Ａ上に形
成してルテニウム電極構造２４０を得る。ここで、熱化
合物の気相蒸着法は、Ｒｕ（Ｃ５Ｈ５）２／Ｏ２ガスを
利用し、約２００℃から４００℃の温度と約４０ｍＴｏ
ｒｒから２００ｍＴｏｒｒの圧力下で行われる。第２の
ルテニウム膜２３２の粗い表面を形成するためには、低
い温度でルテニウムの核が成長することが困難であるた
め、蒸着温度が低いべきである。
のルテニウム膜２３２を熱化合物の化学気相蒸着法によ
ってパターンニングされたルテニウム膜２３０Ａ上に形
成してルテニウム電極構造２４０を得る。ここで、熱化
合物の気相蒸着法は、Ｒｕ（Ｃ５Ｈ５）２／Ｏ２ガスを
利用し、約２００℃から４００℃の温度と約４０ｍＴｏ
ｒｒから２００ｍＴｏｒｒの圧力下で行われる。第２の
ルテニウム膜２３２の粗い表面を形成するためには、低
い温度でルテニウムの核が成長することが困難であるた
め、蒸着温度が低いべきである。
【００２７】従来のＨＳＧ（Ｈｅｍｉ Ｓｐｈｅｒｉｃ
ａｌ Ｇｒａｉｎ）が蒸着後に熱処理工程の間成長する
ことに対し、本発明にかかるルテニウムＨＳＧは、熱化
合物の化学気相蒸着法を利用して第１のルテニウム膜上
に第２のルテニウム膜を蒸着させて形成することによっ
て、ルテニウムのキャパシタンスは増加することとな
る。
ａｌ Ｇｒａｉｎ）が蒸着後に熱処理工程の間成長する
ことに対し、本発明にかかるルテニウムＨＳＧは、熱化
合物の化学気相蒸着法を利用して第１のルテニウム膜上
に第２のルテニウム膜を蒸着させて形成することによっ
て、ルテニウムのキャパシタンスは増加することとな
る。
【００２８】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２９】
【発明の効果】本発明は、熱化合物の気相蒸着法を利用
して電極構造として用いられるルテニウム膜の表面の粗
さを増大させることによって、大きいキャパシタンスを
確保することのできる効果がある。
して電極構造として用いられるルテニウム膜の表面の粗
さを増大させることによって、大きいキャパシタンスを
確保することのできる効果がある。
【図１】本発明の好ましい実施例にかかるルテニウム電
極を含む半導体メモリ素子を示す断面図である。
極を含む半導体メモリ素子を示す断面図である。
【図２】本発明の好ましい実施例にかかるルテニウム電
極を含む半導体メモリ素子の製造方法を説明するための
断面図である。
極を含む半導体メモリ素子の製造方法を説明するための
断面図である。
【図３】本発明の好ましい実施例にかかるルテニウム電
極を含む半導体メモリ素子の製造方法を説明するための
断面図である。
極を含む半導体メモリ素子の製造方法を説明するための
断面図である。
【図４】本発明の好ましい実施例にかかるルテニウム電
極を含む半導体メモリ素子の製造方法を説明するための
断面図である。
極を含む半導体メモリ素子の製造方法を説明するための
断面図である。
【図５】本発明のもう一つの好ましい実施例にかかるル
テニウム電極を含む半導体メモリ素子の製造方法を説明
するための断面図である。
テニウム電極を含む半導体メモリ素子の製造方法を説明
するための断面図である。
【図６】本発明のもう一つの好ましい実施例にかかるル
テニウム電極を含む半導体メモリ素子の製造方法を説明
するための断面図である。
テニウム電極を含む半導体メモリ素子の製造方法を説明
するための断面図である。
【図７】本発明のもう一つの好ましい実施例にかかるル
テニウム電極を含む半導体メモリ素子の製造方法を説明
するための断面図である。
テニウム電極を含む半導体メモリ素子の製造方法を説明
するための断面図である。
【図８】本発明のもう一つの好ましい実施例にかかるル
テニウム電極を含む半導体メモリ素子の製造方法を説明
するための断面図である。
テニウム電極を含む半導体メモリ素子の製造方法を説明
するための断面図である。
【図９】本発明のもう一つの好ましい実施例にかかるル
テニウム電極を含む半導体メモリ素子の製造方法を説明
するための断面図である。
テニウム電極を含む半導体メモリ素子の製造方法を説明
するための断面図である。
１０２、２０２ シリコン基板 １０４、２０４ 分離領域 １０６、２０６ 拡散領域 １０８、２０８ ゲートオキサイド １１０、２１０ 活性マトリックス １１２、２１２ ゲートライン １１３、２１３ ワードラインハードマスク １１４、２１４ 側壁 １１８、２１８ ビットライン １２０、２２０ ワードライン １２２、２２２ 絶縁膜 １３０、２３０Ａ 第１のルテニウム膜 １３２、２３２ 第２のルテニウム膜 １４０、２４０ 電極構造 ２２４ 導電性プラグ ２２６ 拡散防止膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ６５１
Claims (14)
- 【請求項１】 メモリセルを用いる半導体素子におい
て、 半導体基板と、前記半導体基板に形成されたトランジス
タと、前記トランジスタと前記半導体基板上とに形成さ
れた絶縁膜と、前記トランジスタに電気的に接続された
コンタクト孔とを備える活性マトリックスと、 前記コンタクト孔と前記絶縁膜上に形成された第１ルテ
ニウム膜と、 前記第１ルテニウム膜の上部に形成された粗い表面を有
する第２のルテニウム膜とを含んでなることを特徴とす
るルテニウム電極を含む半導体メモリ素子。 - 【請求項２】 前記第２のルテニウム膜が半球状結晶粒
の形態を有することを特徴とする請求項１に記載のルテ
ニウム電極を含む半導体メモリ素子。 - 【請求項３】 前記第２のルテニウム膜が熱化合物蒸気
蒸着（ＴＣＶＤ：ｔｈｅｒｍａｌ ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を利用して形成
されることを特徴とする請求項２に記載のルテニウム電
極を含む半導体メモリ素子。 - 【請求項４】 前記第１ルテニウム膜は、スパッタリン
グ（ｓｐｕｔｔｅｒｉｎｇ）技術と化学気相蒸着（ＣＶ
Ｄ： ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔ
ｉｏｎ）のいずれか一つを利用して形成されることを特
徴とする請求項１に記載のルテニウム電極を含む半導体
メモリ素子。 - 【請求項５】 前記半導体素子のキャパシタ構造がトレ
ンチ型であることを特徴とする請求項１に記載のルテニ
ウム電極を含む半導体メモリ素子。 - 【請求項６】 前記半導体素子のキャパシタ構造が積層
型であることを特徴とする請求項１に記載のルテニウム
電極を含む半導体メモリ素子。 - 【請求項７】 メモリセルで用いる半導体素子の製造方
法において、 半導体基板と、前記半導体基板上のトランジスタと、前
記トランジスタに電気的に接続されたコンタクト孔及び
前記トランジスタ上に形成された絶縁膜を備える活性マ
トリックスを提供する第１ステップと、 前記コンタクト孔と前記絶縁膜上とに第１ルテニウム膜
を形成する第２ステップと、 前記第１ルテニウム膜上に粗い表面を有する第２のルテ
ニウム膜を形成する第３ステップとを含んでなることを
特徴とするルテニウム電極を含む半導体メモリ素子の製
造方法。 - 【請求項８】 前記第２のルテニウム膜が半球状結晶粒
の形態であることを特徴とする請求項７に記載のルテニ
ウム電極を含む半導体メモリ素子の製造方法。 - 【請求項９】 前記第２のルテニウム膜は、熱化合物蒸
気蒸着（ＴＣＶＤ：ｔｈｅｒｍａｌ ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を利用して形
成されることを特徴とする請求項７又は８に記載のルテ
ニウム電極を含む半導体メモリ素子の製造方法。 - 【請求項１０】 第１ルテニウム膜は、スパッタリング
（ｓｐｕｔｔｅｒｉｎｇ）技術と化学気相蒸着（ＣＶ
Ｄ： ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔ
ｉｏｎ）のいずれか一つを利用して形成されることを特
徴とする請求項７に記載のルテニウム電極を含む半導体
メモリ素子の製造方法。 - 【請求項１１】 前記第３ステップは、Ｒｕ（Ｃ
５Ｈ５）２／Ｏ２ガスを用いて行われることを特徴とす
る請求項７に記載のルテニウム電極を含む半導体メモリ
素子の製造方法。 - 【請求項１２】 前記第３ステップは、約２００℃から
４００℃の温度、約４０ｍＴｏｒｒから２００ｍＴｏｒ
ｒの圧力で行われることを特徴とする請求項７又は１１
に記載のルテニウム電極を含む半導体メモリ素子の製造
方法。 - 【請求項１３】 前記半導体素子のキャパシタ構造がト
レンチ型であることを特徴とする請求項７に記載のルテ
ニウム電極を含む半導体メモリ素子の製造方法。 - 【請求項１４】 前記半導体素子のキャパシタ構造が積
層型であることを特徴とする請求項７に記載のルテニウ
ム電極を含む半導体メモリ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063639A KR100316027B1 (ko) | 1999-12-28 | 1999-12-28 | 반도체 소자의 전하저장 전극 형성방법 |
| KR1999/P63639 | 1999-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001230389A true JP2001230389A (ja) | 2001-08-24 |
Family
ID=19630961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000399602A Pending JP2001230389A (ja) | 1999-12-28 | 2000-12-27 | ルテニウム電極を含む半導体メモリ素子及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6555454B2 (ja) |
| JP (1) | JP2001230389A (ja) |
| KR (1) | KR100316027B1 (ja) |
| CN (1) | CN1201397C (ja) |
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| JP4053226B2 (ja) * | 2000-10-18 | 2008-02-27 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
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- 2000-12-19 US US09/742,170 patent/US6555454B2/en not_active Expired - Lifetime
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