CN1201397C - 具有钌电极的半导体存储器及其制造方法 - Google Patents

具有钌电极的半导体存储器及其制造方法 Download PDF

Info

Publication number
CN1201397C
CN1201397C CNB001206818A CN00120681A CN1201397C CN 1201397 C CN1201397 C CN 1201397C CN B001206818 A CNB001206818 A CN B001206818A CN 00120681 A CN00120681 A CN 00120681A CN 1201397 C CN1201397 C CN 1201397C
Authority
CN
China
Prior art keywords
ruthenium layer
semiconductor memory
ruthenium
layer
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB001206818A
Other languages
English (en)
Other versions
CN1311531A (zh
Inventor
朴圣彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Covenson wisdom N.B.868 company
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of CN1311531A publication Critical patent/CN1311531A/zh
Application granted granted Critical
Publication of CN1201397C publication Critical patent/CN1201397C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

一种用于存储单元的半导体存储器，包括：一有源矩阵，该有源矩阵具有：一半导体衬底，形成于所述半导体衬底上的多个晶体管，一形成于所述晶体管和半导体衬底上的绝缘层，和一与所述晶体管电连接的接触孔；一形成于所述接触孔和绝缘层上的第一钌(Ru)层；以及一形成于所述第一钌层上的具有一粗糙表面的第二钌层，其中该第一和第二Ru层形成Ru电极结构。本发明还涉及此种采存储器的制造方法。

Description

具有钌电极的半导体存储器及其制造方法
技术领域
本发明涉及一种半导体存储器，尤其涉及一种可获得大电容的具有一钌(Ru)电极的半导体存储器；还涉及一种制造该半导体存储器的方法。
背景技术
众所周知，一种具有至少一个存储单元的动态随机存取存储器(DRAM)，其集成程度较高，主要是通过微粉化(micronization)而使其小型化，其中的存储单元包括一晶体管和一电容器。然而，人们还迫切希望存储单元的面积更加小型化。
因此，为满足此要求，人们已经提出了几种方法，如一种沟槽式(trench type)或一种堆叠式(stack type)电容器，其在存储器中以三维方式排列，以减少单元的面积而得到该电容器。然而，三维排列电容器的制造过程既漫长又冗长乏味，因而制造成本高。所以，人们仍然强烈需求一种新的存储器，既能减少单元面积，又能确保所需的信息容量，而无需复杂的制造步骤。
为满足此要求，DRAM使用一种高介电常数材料作为电容器薄膜，如钛酸钡锶(BST)和氧化钽(Ta2O5)。同时，铁电随机存取存储器(FeRAM)使用一种铁电材料作为电容器薄膜，如钽酸锶铋(SBT)和锆钛酸铅(PZT)，而取代传统的氧化硅膜或氮化硅膜。
然而，即使将所述高介电常数材料作为电容器薄膜，但是仍存在一个问题，即，使用传统的方法来形成堆叠式或沟槽式电容器的结构，其电容的增加会受到限制。
发明内容
因此，本发明的一个目的是提供一种具有一钌(Ru)电极的半导体存储器，该钌电极具有粗糙的表面，其中，该粗糙表面是用一种热化学蒸汽沉积(TCVD)技术，通过沉积一第二钌沉积层而获得的。
本发明的另一目的是，提供一种制造具有一钌电极的半导体存储器的方法，该钌电极具有粗糙的表面，其中，该粗糙表面是用一种热化学蒸汽沉积(TCVD)技术，通过沉积一第二钌沉积层而获得的。
按照本发明的一个方面，提供一种用于存储单元的半导体存储器，包括：一有源矩阵，其具有一半导体衬底，形成于所述半导体衬底上的多个晶体管，一形成于所述晶体管和半导体衬底之上的绝缘层，以及一与所述晶体管电连接的接触孔；一第一钌(Ru)层覆盖在所述接触孔和绝缘层上；一具有一粗糙表面的第二钌层形成在所述第一钌层上，其中第一和第二Ru层形成Ru电极结构。
按照本发明的另一个方面，提供一种制造一用于存储单元的半导体存储器的方法，该方法包括以下步骤：a)制备一有源矩阵，该有源矩阵具有一半导体衬底，形成于所述半导体衬底上的多个晶体管，一与所述晶体管电连接的接触孔和一形成于所述晶体管之上的绝缘层；b)在所述接触孔和绝缘层上形成一第一钌层；c)在所述第一钌层上形成一具有一粗糙表面的第二钌层，其中第一和第二Ru层形成Ru电极结构。
按照本发明的另一个方面，提供一种用于存储单元的半导体存储器，包括：一有源矩阵，其包括：一半导体衬底，形成于所述半导体衬底上的多个晶体管，一形成于晶体管和半导体衬底上的绝缘层，和一具有底表面和侧表面、设置在多个晶体管之间的接触孔；一形成于该接触孔内的传导塞子；一形成在该接触孔内和该传导塞子上的扩散阻挡层；一形成于所述扩散阻挡层上和绝缘层的挨着接触孔的一部分上的第一钌层；以及一形成于所述第一钌层上的具有一粗糙表面的第二钌层，其中该第一和第二Ru层形成Ru电极结构。
在本发明的一实施方式中，所述第一钌层是通过使用一种溅射技术或一种化学蒸汽沉积(CVD)技术而形成的。
附图说明
本发明的上述目的和其它目的以及特征将通过结合下面的附图对本发明的实施例的描述而得到进一步说明。在这些附图中：
图1为一横断面视图，示出制造根据本发明第一优选实施例的半导体存储器；
图2A至2C为图解横断面视图，示出一种制造半导体存储器的方法的优选实施例；
图3为一横断面视图，示出根据本发明第二优选实施例的半导体存储器；以及
图4A至4D为图解横断面视图，示出一种制造根据本发明第二优选实施例的半导体存储器的方法。
具体实施方式
如图1及2A至2C所示，分别是一种具有一沟槽式电容器的半导体存储器100的横断面视图，以及表示一种根据本发明优选实施例制造半导体存储器的方法的图解横断面视图。应该注意，在图1和图2A至2C中，相同的部件使用相同的附图标记表示。
如图1所示，该横断面视图示出根据本发明优选实施例的一种半导体存储器100，其包括：一有源矩阵110和一钌(Ru)电极构件140。所述有源矩阵110包括：一硅衬底102，形成于所述硅衬底102上的多个晶体管，一用于隔离晶体管的隔离区104，一位线118和一字线120。每一晶体管均具有扩散区106，一栅氧化层108，一栅极线112，一字线硬掩模(hard mask)113和一侧壁114。
在所述半导体存储器100中，所述位线118与所述扩散区106之一电连接，以提供一电势。尽管所述位线118实际上向右和左方向扩展而绕过一接触孔，但是图中未示出所述位线118的这些部分。所述Ru电极构件140可以与一板极线(plate line)(未示出)连接以提供一共用电势(commonpotential)。
根据上述实施例，所述电极构件140具有一带粗糙表面的第二钌层132，以增大电极的表面积，而没有增大其侧面尺寸。
图2A至2C为图解横断面视图，示出本发明的一种制造半导体存储器100的方法。
所述制造半导体存储器100的方法，首先是制备一有源矩阵110，该有源矩阵110包括：一硅衬底102，一隔离区104，扩散区106，栅氧化层108，栅极线112，侧壁114，一位线118和一绝缘层122，如图2A所示。所述位线118与所述扩散区106之一电连接，以提供一电势。尽管所述位线118实际上向右和左方向扩展而绕过所述接触孔，但是图中未示出所述位线118的这些部分。电极构件140可以与一板极线(未示出)连接以提供一共用恒定电势。所述绝缘层122由一种诸如硼磷硅玻璃(BPSG)的材料制成。
随后的步骤如图2B所示，通过使用一种诸如溅射(sputtering)技术和化学机械抛光(CMP)技术的方法，在所述接触孔和所述绝缘层122上形成一第一钌层130。
接下来的步骤如图2C所示，通过使用一种热化学蒸汽沉积(TCVD)技术，在所述第一钌层130上形成一具有粗糙表面的第二钌层132，因而得到一钌电极构件140。象一种常规的半球状颗粒硅(HSGs)一样，所述第二钌层132具有一半球状颗粒状的粗糙表面，以便增大电极的表面积进而增大电容。这里，所述TCVD技术是在这样的条件下实现的：使用的气体是Ru(C5H5)2/O2，温度范围从约200℃至约400℃，压力范围从约40毫乇(mTorr)至约200毫乇。为了形成所述第二钌层132的粗糙表面，沉积温度应该低一些，因为在该低温下，钌的核很难长大。另外，钌表面的粗糙度随着在第二钌层132中的氧含量的不同而不同。
参见图3和图4A至4D，分别显示一种具有一堆叠式电容器的半导体存储器200的横断面视图，以及显示一种根据本发明另一优选实施例制造半导体存储器的方法的图解横断面视图。应该注意，在图3和图4A至4D中，相同的部件使用相同的附图标记表示。
如图3所示，该横断面视图示出根据本发明另一优选实施例的一种半导体存储器200，其包括：一有源矩阵210和一钌(Ru)电极构件240。所述有源矩阵210具有：一硅衬底202，形成于所述硅衬底202上的多个晶体管，一用于隔离晶体管的隔离区204，一位线218和一字线220。每一晶体管均具有扩散区206，一栅氧化层208，一栅极线212，一字线硬掩模213和一侧壁214。
在所述半导体存储器200中，所述位线218与所述扩散区206之一电连接，以提供一电势。尽管所述位线218实际上向右和左方向扩展而绕过一接触孔，但是图中未示出所述位线218的这些部分。所述Ru电极构件240可以与一板极线(未示出)连接以提供一共用恒定电势。
根据上述实施例，所述电极构件240具有一带粗糙表面的第二钌层232，以增大电极的表面积，而没有增大其横向尺寸。
图4A至4D为图解横断面视图，示出本发明的一种制造半导体存储器200的方法。
所述制造半导体存储器200的方法，首先是制备一有源矩阵210，该有源矩阵210具有：一硅衬底202，一隔离区204，扩散区206，栅氧化层208，栅极线212，侧壁214，一位线218，一传导塞子224，一扩散阻挡层226和一绝缘层222，如图4A所示。所述传导塞子224由一种诸如多晶硅，钨或类似的材料制成。在本发明中，所述扩散阻挡层226由氮化钛制成。所述位线218与所述扩散区206之一电连接，以提供一电势。尽管所述位线218实际上向右和左方向扩展而绕过所述接触孔，但是图中未示出所述位线218的这些部分。电极构件240可以与一板极线(未示出)连接以提供一共用恒定电势。所述绝缘层222由一种诸如硼磷硅玻璃(BPSG)的材料制成。
随后的步骤如图4B所示，当所述扩散阻挡层226和所述绝缘层222的上表面被化学机械抛光(CMP)方法弄平之后，在所述扩散阻挡层226和所述绝缘层222的上表面上形成一第一钌层230。可以采用一种溅射技术和化学机械抛光(CMP)技术形成所述第一钌层230。
接下来的步骤如图4C所示，第一钌层230被构图而成为一预定的外形，从而获得一被构图的钌层230A。
最后，通过使用一种热化学蒸汽沉积(TCVD)技术，在所述被构图的钌层230A上形成一第二钌层232，因而得到一钌电极构件240，如图4D所示。所述TCVD技术是在这样的条件下实现的：使用的气体是Ru(C5H5)2/O2，温度范围从约200℃至约400℃，压力范围从约40毫乇(mTorr)至约200毫乇。为了形成所述第二钌层232的粗糙表面，沉积温度应该低一些，因为在该低温下，钌的核很难长大。
至于常规的半球状颗粒硅(HSGs)，HSGs是在沉积后在退火工序中形成的。然而，在本发明的方法中，钌半球状颗粒是使用一种TCVD技术通过在第一钌层上沉积所述第二钌层而形成的，因此，钌的电容增大了。虽然本发明的优选实施例已经进行了表示和说明，但是，应当知道，本领域的技术人员可以在不背离本发明的精神的条件下进行各种变化和修改，本发明的范围由权利要求书限定。

Claims (15)

1、一种用于存储单元的半导体存储器，包括：
一有源矩阵，其包括：一半导体衬底，形成于所述半导体衬底上的多个晶体管，一形成于所述晶体管和半导体衬底的一部分上的绝缘层，和一具有底表面和侧表面的接触孔；
一形成于所述接触孔的底表面和侧表面上和绝缘层上的第一钌(Ru)层；以及
一形成于所述第一钌层上的具有一粗糙表面的第二钌层，
其中，该第一和第二Ru层形成Ru电极结构。
2、根据权利要求1所述的半导体存储器，其中，所述的第二钌层具有一半球状颗粒的外形。
3、根据权利要求2所述的半导体存储器，其中，所述的第二钌层是通过使用一种热化学蒸汽沉积技术而形成的。
4、根据权利要求1所述的半导体存储器，其中，所述的第一钌层是通过使用一种溅射技术或一种化学蒸汽沉积技术而形成的。
5、根据权利要求1所述的半导体存储器，其中，所述半导体存储器的电容器结构为沟槽式。
6、一种制造用于存储单元的半导体存储器的方法，包括：
a)制备一有源矩阵，该有源矩阵包括：一半导体衬底，形成于所述半导体衬底上的多个晶体管，一包括底表面和侧表面、设置在多个晶体管之间的接触孔，以及一形成于所述晶体管上的绝缘层；
b)在所述接触孔的底表面和侧表面上和绝缘层上形成一第一钌层；
c)在所述第一钌层上形成一具有粗糙表面的第二钌层，
其中，该第一和第二Ru层形成Ru电极结构。
7、根据权利要求6所述的方法，其中，所述第二钌层具有一半球状颗粒的外形。
8、根据权利要求7所述的方法，其中，所述第二钌层是通过使用一种热化学蒸汽沉积技术而形成的。
9、根据权利要求6所述的方法，其中，所述第一钌层是通过使用一种溅射技术或一种化学蒸汽沉积技术而形成的。
10、根据权利要求8所述的方法，其中，在Ru(C5H5)2/O2气体环境中，在200℃至400℃的温度范围和40毫乇至200毫乇的压力范围内，执行形成第二钌层的步骤。
11、根据权利要求6所述的方法，其中，所述半导体存储器的电容器结构为沟槽式。
12、一种用于存储单元的半导体存储器，包括：
一有源矩阵，其包括：一半导体衬底，形成于所述半导体衬底上的多个晶体管，一形成于晶体管和半导体衬底上的绝缘层，和一具有底表面和侧表面、设置在多个晶体管之间的接触孔；
一形成于该接触孔内的传导塞子；
一形成在该接触孔内和该传导塞子上的扩散阻挡层；
一形成于所述扩散阻挡层上和绝缘层的挨着接触孔的一部分上的第一钌层；以及
一形成于所述第一钌层上的具有一粗糙表面的第二钌层，
其中，该第一和第二Ru层形成Ru电极结构。
13、根据权利要求12所述的半导体存储器，其中，第二钌层具有半球状颗粒的外形。
14、根据权利要求12所述的半导体存储器，其中，通过使用热化学蒸汽沉积技术形成第二钌层。
15、根据权利要求12所述的半导体存储器，其中，通过使用溅射技术或化学蒸汽沉积技术形成第一钌层。
CNB001206818A 1999-12-28 2000-12-28 具有钌电极的半导体存储器及其制造方法 Expired - Fee Related CN1201397C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR63639/1999 1999-12-28
KR1019990063639A KR100316027B1 (ko) 1999-12-28 1999-12-28 반도체 소자의 전하저장 전극 형성방법

Publications (2)

Publication Number Publication Date
CN1311531A CN1311531A (zh) 2001-09-05
CN1201397C true CN1201397C (zh) 2005-05-11

Family

ID=19630961

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001206818A Expired - Fee Related CN1201397C (zh) 1999-12-28 2000-12-28 具有钌电极的半导体存储器及其制造方法

Country Status (4)

Country Link
US (1) US6555454B2 (zh)
JP (1) JP2001230389A (zh)
KR (1) KR100316027B1 (zh)
CN (1) CN1201397C (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100423913B1 (ko) * 2001-12-28 2004-03-22 삼성전자주식회사 루테늄 함유 박막 형성 방법
KR100389913B1 (ko) * 1999-12-23 2003-07-04 삼성전자주식회사 공정조건을 변화시키면서 화학기상 증착법으로 루테늄막을형성하는 방법 및 그에 의해 형성된 루테늄막
JP4053226B2 (ja) * 2000-10-18 2008-02-27 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP2002231656A (ja) * 2001-01-31 2002-08-16 Hitachi Ltd 半導体集積回路装置の製造方法
KR100425450B1 (ko) * 2001-06-26 2004-03-30 삼성전자주식회사 금속-절연층-금속 캐패시터 제조 방법
US20030020122A1 (en) * 2001-07-24 2003-01-30 Joo Jae Hyun Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a noble metal oxide, and integrated circuit electrodes and capacitors fabricated thereby
KR100431811B1 (ko) * 2001-12-12 2004-05-17 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
KR100448243B1 (ko) * 2002-01-07 2004-09-13 주식회사 하이닉스반도체 캐패시터의 제조 방법
US6723623B1 (en) * 2002-12-20 2004-04-20 Micron Technology, Inc. Methods of forming implant regions relative to transistor gates
US9386241B2 (en) * 2003-07-02 2016-07-05 Verity Instruments, Inc. Apparatus and method for enhancing dynamic range of charge coupled device-based spectrograph
US20050098808A1 (en) * 2003-11-07 2005-05-12 Moon Bum-Ki Electronic deivce and method for its fabrication
KR100881728B1 (ko) * 2007-05-04 2009-02-06 주식회사 하이닉스반도체 루테늄전극을 구비한 반도체소자 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5170233A (en) 1991-03-19 1992-12-08 Micron Technology, Inc. Method for increasing capacitive surface area of a conductive material in semiconductor processing and stacked memory cell capacitor
US5110752A (en) 1991-07-10 1992-05-05 Industrial Technology Research Institute Roughened polysilicon surface capacitor electrode plate for high denity dram
US5191509A (en) 1991-12-11 1993-03-02 International Business Machines Corporation Textured polysilicon stacked trench capacitor
JP2897631B2 (ja) * 1993-12-28 1999-05-31 日本電気株式会社 半導体集積回路装置および製造方法
JP3127348B2 (ja) * 1995-02-27 2001-01-22 エルジイ・セミコン・カンパニイ・リミテッド 凹凸の表面形状を有するタングステン膜を用いた半導体装置の製造方法
JPH09315506A (ja) 1996-05-30 1997-12-09 Natl House Ind Co Ltd ダクトの構造
JPH10321819A (ja) * 1997-05-22 1998-12-04 Toshiba Corp 半導体素子の製造方法
JPH11163293A (ja) * 1997-11-28 1999-06-18 Toshiba Corp 半導体装置およびその製造方法
JPH11121711A (ja) * 1997-10-14 1999-04-30 Mitsubishi Electric Corp キャパシタの製造方法、半導体装置のキャパシタの製造方法および半導体装置のキャパシタ
JPH11220101A (ja) * 1998-01-30 1999-08-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3905977B2 (ja) * 1998-05-22 2007-04-18 株式会社東芝 半導体装置の製造方法
JPH11354751A (ja) * 1998-06-04 1999-12-24 Toshiba Corp 半導体装置，半導体装置の製造方法および半導体製造装置
US6541375B1 (en) * 1998-06-30 2003-04-01 Matsushita Electric Industrial Co., Ltd. DC sputtering process for making smooth electrodes and thin film ferroelectric capacitors having improved memory retention
US6281142B1 (en) * 1999-06-04 2001-08-28 Micron Technology, Inc. Dielectric cure for reducing oxygen vacancies
JP2001036042A (ja) * 1999-07-26 2001-02-09 Hitachi Ltd 誘電体素子とその製造方法及び半導体装置
US6337237B1 (en) * 1999-09-01 2002-01-08 Micron Technology, Inc. Capacitor processing method and DRAM processing method
US6429127B1 (en) * 2000-06-08 2002-08-06 Micron Technology, Inc. Methods for forming rough ruthenium-containing layers and structures/methods using same

Also Published As

Publication number Publication date
KR100316027B1 (ko) 2001-12-20
US20010031527A1 (en) 2001-10-18
JP2001230389A (ja) 2001-08-24
US6555454B2 (en) 2003-04-29
KR20010061151A (ko) 2001-07-07
CN1311531A (zh) 2001-09-05

Similar Documents

Publication Publication Date Title
JP3207110B2 (ja) コンデンサとその形成方法
US6831323B2 (en) Semiconductor device and method for fabricating the same
US5573979A (en) Sloped storage node for a 3-D dram cell structure
US20010012224A1 (en) Rugged metal electrodes for metal-insulator-metal capacitors
JP3494852B2 (ja) 半導体素子のコンタクト配線方法及びこれを利用したキャパシタの製造方法
US20030006443A1 (en) Semiconductor device having a capacitor and method for the manufacture thereof
US7888231B2 (en) Method for fabricating a three-dimensional capacitor
JPH07202019A (ja) 半導体集積回路装置および製造方法
CN1201397C (zh) 具有钌电极的半导体存储器及其制造方法
US12029027B2 (en) Capacitor and memory device
CN1223001C (zh) 具有接触电容器电极的插塞的半导体存储器及其制备方法
JP3913203B2 (ja) 半導体装置
US6794705B2 (en) Multi-layer Pt electrode for DRAM and FRAM with high K dielectric materials
US6392264B2 (en) Semiconductor memory device and method of producing the same
US6670668B2 (en) Microelectronic structure, method for fabricating it and its use in a memory cell
KR20050076895A (ko) 반도체 장치의 커패시터, 이를 포함하는 메모리 소자 및커패시터 제조 방법
CN1173407C (zh) 具有电容器的半导体器件及其制造方法
US6586793B2 (en) Ferroelectric memory and manufacturing method thereof
CN1330407A (zh) 具有接触电容器电极的插塞的半导体存储器及其制造方法
US6534810B2 (en) Semiconductor memory device having capacitor structure formed in proximity to corresponding transistor
US20020109231A1 (en) Composite structure of storage node and method of fabrication thereof
KR100431744B1 (ko) 반도체 소자의 캐패시터 제조방법
US6897510B2 (en) MIM capacitor having a high-dielectric-constant interelectrode insulator and a method of fabrication
US6218231B1 (en) Methods for fabricating high dielectric capacitors of semiconductor devices
JPH1197642A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: HAIRYOKSA SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: HYUNDAI ELECTRONICS INDUSTRIES CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Gyeonggi Do, South Korea

Patentee after: Hairyoksa Semiconductor Co., Ltd.

Address before: Gyeonggi Do, South Korea

Patentee before: Hyundai Electronics Industries Co., Ltd.

ASS Succession or assignment of patent right

Owner name: 658868 NEW BRUNSWICK, INC.

Free format text: FORMER OWNER: HAIRYOKSA SEMICONDUCTOR CO., LTD.

Effective date: 20120611

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120611

Address after: new brunswick

Patentee after: Hynix Semiconductor Inc.

Address before: Gyeonggi Do, South Korea

Patentee before: Hairyoksa Semiconductor Co., Ltd.

C56 Change in the name or address of the patentee

Owner name: CONVERSANT INTELLECTUAL PROPERTY N.B.868 INC.

Free format text: FORMER NAME: 658868 NEW BRUNSWICK, INC.

CP01 Change in the name or title of a patent holder

Address after: new brunswick

Patentee after: Covenson wisdom N.B.868 company

Address before: new brunswick

Patentee before: Hynix Semiconductor Inc.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050511

Termination date: 20151228

EXPY Termination of patent right or utility model