KR20050076895A - 반도체 장치의 커패시터, 이를 포함하는 메모리 소자 및커패시터 제조 방법 - Google Patents

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Abstract

반도체 장치의 커패시터, 이를 포함하는 메모리 소자 및 커패시터 제조방법에 관해 개시되어 있다. 개시된 본 발명은 귀금속 합금 또는 그 산화물로된 단층의 하부전극, 상기 하부전극 상에 구비된 유전막 및 상기 유전막 상에 구비된 상부전극을 포함하는 것을 특징으로 하는 커패시터 및 그 제조 방법을 제공하고, 커패시터를 포함하는 메모리 소자도 제공한다.

Description

반도체 장치의 커패시터, 이를 포함하는 메모리 소자 및 커패시터 제조 방법{Capacitor of semiconductor device, memory device comprising the same and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 반도체 장치의 커패시터, 이를 포함하는 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 장치의 커패시터는 하부전극, 유전막 및 상부전극으로 이루어진다. 이러한 반도체 장치의 커패시터는 반도체 메모리 소자, 예컨대 DRAM이나 SRAM같은 휘발성 메모리 소자에 데이터 저장 매체로써 널리 사용되고 있다.
DRAM과 SRAM은 플레쉬 메모리와 같은 불휘발성 메모리 소자에 비해 집적도가 높고 데이터 처리 속도가 빠른 이점을 갖고 있으나, 전원이 제거되면 저장된 데이터가 모두 소실되는 단점도 갖고 있다.
이에 따라 DRAM이나 SRAM과 같은 휘발성 메모리 소자의 특성과 플레쉬 메모리와 같은 불휘발성 메모리 소자의 특성을 모두 갖는 메모리 소자가 필요하게 되었고, 이 결과 휘발성 및 불휘발성 메모리 소자의 장점만을 갖는 여러 종류의 메모리 소자가 소개되었다. FRAM은 그 중의 하나이다.
FRAM 읽고 쓰기가 가능한 불휘발성 메모리 소자로써, 읽고 쓰기가 대단히 빠른 SRAM의 장점과, 불휘발성이며 전자회로에 프로그래밍을 할 수 있는 EPROM의 장점을 조합한 것이다.
FRAM의 이러한 특성은 FRAM에 구비된 강유전체 커패시터(이하, 강유전체 커패시터)에서 비롯된다. 상기 강유전체 커패시터는 일반 반도체 장치의 커패시터와 마찬가지로 하부전극, 유전막 및 상부전극으로 구성된다. 그러나 상기 강유전체 커패시터의 유전막의 물성은 일반 반도체 장치의 커패시터의 유전막의 물성과 전혀 다르다.
구체적으로, 상기 강유전체 커패시터의 유전막은 일반 반도체 장치의 커패시터의 유전막과 달리 전원이 제거된 후에도 분극이 남아 있다. 이 분극은 이 분극을 역방향으로 바꿀 수 있는 전기장이 인가될 때까지 그대로 남아있게 된다. 이러한 분극현상이 FRAM을 불휘발성 메모리 소자로 만드는 요인이다.
FRAM과 DRAM의 구성은 동일하다. 때문에 FRAM 제조 공정에 DRAM 제조 공정을 그대로 사용할 수 있다. 이러한 이유로 다른 불휘발성 메모리 소자보다 FRAM에 대한 관심이 높다.
FRAM에 구비된 커패시터와 같이 유전막으로써 강유전막, 예를 들면 PZT막이 사용되면서 하부 및 상부전극도 강유전막 제조 공정에 견딜 수 있는 내식각성 전극이 사용된다. 예를 들어, PZT막이 사용되는 경우, 하부전극으로 이리듐(Ir) 전극이 사용될 수 있고, 상부전극으로 이리듐이나 그 산화물 전극이 사용될 수 있다.
그런데 PZT막을 포함하는 종래의 강유전체 커패시터의 경우, 다음과 같은 문제점을 갖고 있다.
첫째, PZT막은 일반적으로 MOCVD(Metal Organic Chemical Vapor Deposition)법으로 형성되는데, PZT막을 형성할 수 있는 공정의 범위가 좁다. 곧, 공정 윈도우가 좁다.
둘째, PZT막의 표면 거칠기가 크다. 곧 표면이 매우 거칠다.
셋째, 하부전극과 PZT막의 계면을 통한 큰 누설전류가 존재한다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 저온 공정이 가능하고, 공정 윈도우가 넓으며, 제품의 제반 특성을 개선시킬 수 있는 반도체 장치의 커패시터를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 커패시터를 구비하는 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 커패시터의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 귀금속 합금으로 된 단층의 하부전극, 상기 하부전극 상에 구비된 유전막 및 상기 유전막 상에 구비된 상부전극을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터를 제공한다.
본 발명은 또한 상기 기술적 과제를 달성하기 위하여, 귀금속 합금 산화물로 된 단층의 하부전극, 상기 하부전극 상에 구비된 유전막 및 상기 유전막 상에 구비된 상부전극을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터를 제공한다.
상기 하부전극은 귀금속층 상에 구비될 수 있다. 이때, 귀금속층은 이리듐층일 수 있다.
상기 백금과 이리듐 합금으로 된 하부전극이 상기 귀금속층 상에 구비된 경우, 상기 하부전극의 두께는 10nm∼30nm일 수 있고, 상기 하부전극이 상기 백금과 이리듐 합금으로 된 단층인 경우, 상기 하부전극의 두께는 10nm~100nm일 수 있다.
상기 유전막은 30nm∼150nm 두께의 PZT막일 수 있고, 상기 PZT막에 희토류(rare earth) 원소 또는 규산염(silicate)이 포함될 수 있다.
상기 귀금속 합금은 백금과 이리듐을 포함할 수 있고, 상기 귀금속 합금 산화물은 백금과 이리듐 산화물을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판, 상기 기판에 형성된 트랜지스터, 상기 트랜지스터와 연결된 커패시터를 포함하는 메모리 소자에 있어서, 상기 커패시터는 귀금속 합금 또는 그 산화물로 된 단층의 하부전극과 상기 하부전극 상에 순차적으로 적층된 유전막 및 상부전극을 포함하는 것을 특징으로 하는 메모리 소자를 제공한다.
이러한 메모리 소자에서 상기 하부전극 및 유전막에 관련된 사항은 상기 기술적 과제를 달성하기 위해 기술된 사항과 동일하다.
상기 하부전극과 상기 트랜지스터사이에 상기 커패시터와 상기 트랜지스터를 연결하는 연결수단이 존재하고, 상기 연결수단과 상기 하부전극사이에 확산 방지막이 존재할 수 있다. 상기 연결수단은 도전성 플러그일 수 있고, 상기 확산 방지막은 TiAlN막 또는 TiN막일 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 순차적으로 적층된 하부전극, 유전막 및 상부전극을 포함하는 커패시터 제조 방법에 있어서, 상기 하부전극은 귀금속 합금을 이용하여 단층으로 형성하는 것을 특징으로 하는 커패시터 제조 방법을 제공한다.
상기 하부전극은 귀금속층 상에 형성할 수 있다. 그리고 상기 유전막은 PZT막으로 형성할 수 있다. 상기 PZT막은 CVD, ALD 또는 스퍼터 방식으로 형성할 수 있고, 이 과정에서 희토류 원소를 도핑하거나 규산염을 첨가할 수 있다.
상기 하부전극을 합금으로 형성하는 경우, 멀티 타겟 또는 합금 타겟을 이용하여 형성할 수 있다. 상기 귀금속 합금은 백금과 이리듐으로 형성할 수 있고, 상기 합금 산화물은 백금과 이리듐을 포함하는 합금을 산화하여 형성할 수 있다.
상기 하부전극은 귀금속 합금을 형성하는 단계 및 상기 귀금속 합금을 산화시키는 단계를 거쳐 형성할 수 있다. 이때, 상기 귀금속 합금은 멀티 타겟 또는 합금 타겟을 이용하여 형성할 수 있다.
이러한 본 발명을 이용하면, 하부전극이 견고한 확산 장벽능을 갖고 있다. 따라서 하부전극과 강유전막 계면에서의 누설전류를 줄일 수 있다. 그리고 강유전막의 결정핵을 용이하게 성장시킬 수 있고, 표면 거칠기도 작게 할 수 있다. 또한, 강유전막의 공정 윈도를 충분히 넓게 확보할 수 있어 다양한 조건하에서 강유전막을 형성할 수 있다. 또한, 견고한 확산 장벽능과 넓은 공정 윈도우를 확보함으로써 재현성, 신뢰성 및 수율을 모두 높일 수 있다. 또한, 완성된 제품의 물리적 특성, 예컨대 피로 특성 및 데이터 유지 특성을 개선할 수 있다.
이하, 본 발명의 실시예에 의한 반도체 장치의 커패시터, 이를 포함하는 메모리 소자 및 상기 커패시터의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1을 참조하면, 본 발명의 실시예에 의한 반도체 장치의 커패시터(이하, 본 발명의 커패시터)(C)는 하부전극(43), 유전막(44) 및 상부전극(46)을 포함한다. 하부전극(43)은 단일층 또는 복층일 수 있다. 하부전극(42)이 복층인 경우, 하부전극(43)은 도 1에 도시한 바와 같이, 순차적으로 적층된 제1 및 제2 하부전극(40, 42)을 포함할 수 있다. 이때, 제1 하부전극(40)은 내 식각성의 금속전극, 예를 들면 이리듐(Ir) 전극일 수 있다. 제1 하부전극(40)이 이리듐 전극인 경우, 제1 하부전극(40)의 두께는 30nm∼70nm일 수 있다. 제2 하부전극(42)은 합금전극, 예를 들면 귀금속 합금전극일 수 있다. 제2 하부전극(42)은 상기 귀금속 합금전극 중에서도 백금(Pt)을 포함하는 귀금속 합금전극, 예를 들면 백금과 이리듐(Ir)이 포함된 합금(PtIr)으로 된 전극인 것이 바람직하다. 제2 하부전극(42)이 백금과 이리듐을 포함하는 합금전극인 경우, 제2 하부전극(42)에서 백금의 함량은 원자 농도로 볼 때 전체 합금에서 5% ~ 40% 일 수 있다. 제2 하부전극(42)은 합금 산화물 전극, 예를 들면 귀금속 합금 산화물 전극일 수 있는데, 그 중에서도 백금 이리듐 산화물(PtIrOx)(0.5 <X≤2)전극인 것이 바람직하다. 제2 하부전극(42)이 백금과 이리듐이 포함된 합금 전극인 경우, 제2 하부전극(42)의 두께는 10nm∼30nm일 수 있다. 그리고 제2 하부전극(42)이 백금과 이리듐이 포함된 합금의 산화물 전극인 경우, 제2 하부전극(42)의 두께는 10nm∼30nm일 수 있다.
하부전극(43)이 단층인 경우, 하부전극(43)은 제2 하부전극(42)만으로 구성할 수 있다. 이때, 제2 하부전극(42)은 상기한 바와 같을 수 있다.
유전막(44)은 강유전막으로써, 예를 들면 PZT(Pb(ZrXTi1-X)O3)막이 바람직하나, SPT막과 같은 다른 강유전막일 수 있다. 유전막(44)이 PZT막인 경우, 유전막(44)은 소정의 불순물, 예를 들면 란탄(La)과 같은 희토류 원소(rare earth element)가 도핑된 것일 수 있고, 소정의 첨가물, 예를 들면 BSO(Bi2SiO5) 등과 같은 규산염(silicate)이 포함된 것일 수 있다. 이러한 첨가물이나 도핑물질은 유전막(44)으로 사용된 강유전막에 따라 다를 수 있다. 하부전극(43)이 순차적으로 적층된 Ir전극과 PtIr(또는 PtIrOX)전극이고, 유전막(44)이 PZT막인 경우, 유전막(44)의 두께는 30nm∼150nm일 수 있다. 이러한 유전막(44)의 두께는 하부전극(43)을 구성하는 물질에 따라 다를 수 있다.
계속해서, 상부전극(46)은 복층 또는 단층일 수 있다. 복층인 경우, 상부전극(46)은 순차적으로 적층된 제1 및 제2 상부전극일 수 있다. 이때 상기 제1 상부전극은, 예를 들면 IrOx전극일 수 있다. 그리고 상기 제2 상부전극은, 예를 들면 Ir전극일 수 있다.
다음에는 상술한 바와 같은 본 발명의 커패시터(C)를 포함하는, 본 발명의 실시예에 의한 메모리 소자(이하, 본 발명의 메모리 소자)에 대해 설명한다.
도 2를 참조하면, 본 발명의 메모리 소자는 기판(50), 예를 들면 실리콘 웨이퍼를 포함하고, 기판(50)의 활성영역(A1)에 게이트 적층물(54), 소오스 및 드레인 영역(56, 58)을 포함하는 트랜지스터를 구비한다. 상기 트랜지스터는 기판(50)의 필드영역(A2)에 형성된 필드 산화막(52)에 의해 이웃한 트랜지스터와 전기적으로 분리된다. 기판(50) 상에 상기 트랜지스터를 덮는 층간 절연층(60), 예를 들면 BPSG층이 존재한다. 층간 절연층(60)에 드레인 영역(58)이 노출되는 콘택홀(62)이 형성되어 있고, 콘택홀(62)은 도전성 플러그(64)로 채워져 있다. 도전성 플러그(64)는 텅스텐 플러그인 것이 바람직하나, 드레인 영역(58)과 접촉 저항이 낮은 다른 도전성 플러그, 예를 들면 폴리 실리콘 플러그일 수 있다. 도전성 플러그(64)와 드레인 영역(58)사이에 접촉 저항을 낮추기 위한 별도의 막이 존재할 수 있다. 또는 드레인 영역(58)의 도전성 플러그(64)와 접촉되는 영역은 접촉 저항을 낮추기 위한 별도의 도핑이 실시된 영역일 수 있다.
계속하면, 층간 절연층(60) 상에 도전성 플러그(64)의 전면을 덮는 확산 방지막(41)이 존재한다. 확산 방지막(41)은 티타늄 알루미늄 나이트라이드(TiAlN)막이 바람직하나, 다른 물질막, 예를 들면 티타늄 나이트라이드(TiN)막일 수 있다. 이러한 확산 방지막(41) 상에 상술한 본 발명의 커패시터(C)가 존재한다. 본 발명의 커패시터(C)의 하부전극(43)은 도 1에 도시한 바와 같이 제1 및 제2 하부전극(40, 42)으로 구성되고, 제1 하부전극(40)은 확산 장벽 역할을 할 수 있다. 따라서 확산 방지막(41)을 구비하는 것은 선택적이다. 곧, 확산 방지막은 필요에 따라 생략할 수도 있다.
다음에는 상술한 본 발명의 커패시터의 물리적 특성을 검증하기 위하여 본 발명자가 실시한 실험에 대해 설명한다. 상기 실험에서 본 발명자는 하부전극만 다르고 나머지 구성은 동일한 제1 내지 제5 커패시터를 제작하였다.
구체적으로, 본 발명자는 상기 제1 내지 제5 커패시터의 유전막은 모두 PZT막으로 형성하였고, 상부전극은 모두 이리듐 산화막(IrOX)과 이리듐(Ir)을 순차적으로 적층하여 형성하였다.
그러나 상기 제1 커패시터의 하부전극은 이리듐(Ir) 전극으로 형성하였고, 상기 제2 커패시터의 하부전극은 이리듐과 백금을 75:25로 혼합한 합금(Ir3Pt1)전극으로 형성하였다. 그리고 상기 제3 커패시터의 하부전극은 이리듐과 백금을 50:50으로 혼합한 합금(Ir1Pt1) 전극으로 형성하였다. 또한, 상기 제4 커패시터의 하부전극은 이리듐과 백금을 25:75로 혼합한 합금(Ir1Pt3) 전극으로 형성하였다. 마지막으로 상기 제5 커패시터의 하부전극은 백금(Pt) 전극으로 형성하였다.
상기 제1 내지 제5 커패시터의 하부전극들은 코-스퍼터(co-sputter) 설비를 이용하여 형성하였는데, 대체로 1000Å 내외의 고른 두께 분포를 보였다. 상기 제2 내지 제4 커패시터의 하부전극에서 이리듐과 백금의 혼합비는 코-스퍼터 설비의 파워를 조절하여 맞추었다.
아래의 표 1은 상기 제1 내지 제5 커패시터의 하부전극들의 종류와 혼합비와 증착법을 요약한 것이다.
하부전극 종류 Ir:Pt 증착법
Ir 100:0 Co-sputter
Ir3Pt1 75:25 Co-sputter
Ir1Pt1 50:50 Co-sputter
Ir1Pt3 25:75 Co-sputter
Pt 0:100 Co-sputter
상기 실험에서 본 발명자는 하부전극과 강유전막의 표면 거칠기, 강유전막의 분극특성(이력특성), 피로 특성 등을 측정하였다. 이러한 측정의 결과는 도 3 내지 도 20에서 볼 수 있다.
도 3A 내지 도 7A는 상기 제1 내지 제5 커패시터의 유전막, 곧 PZT막 표면의 주사 전자 현미경 사진을 보여주고, 도 3B 내지 도 7B는 상기 제1 내지 제5 커패시터의 하부전극과 유전막의 단면을 보여주는 주사 전자 현미경 사진이다. 도 3B 내지 도 7B에서 참조번호 70, 72, 74, 76 및 78은 각각 Ir로 된 하부전극, Ir3Pt로 된 하부전극, IrPt로 된 하부전극, IrPt3로 된 하부전극 및 Pt로 된 하부전극을 나타낸다. 그리고 80은 PZT막을 나타낸다.
도 3A 내지 도 7A를 비교하고, 도 3B 내지 도 7B를 비교하면, 상기 제1 커패시터에서 상기 제5 커패시터로 갈수록, 곧 하부전극에서 백금(Pt)의 함량이 증가할수록 PZT막의 그레인 경계는 희미해지는 것을 볼 수 있다. 이러한 결과로부터 하부전극이 이리듐과 백금을 포함하는 합금 전극인 경우, PZT막은 수직 성장률(vertical growth rate)보다 측방향 성장률(lateral growth rate)이 더 크다는 것을 알 수 있다.
도 8 내지 도 12는 상기 제1 내지 제5 커패시터의 하부전극의 표면 거칠기를 보여주는 주사 전자 현미경 사진이다.
도 8 내지 도 12를 참조하면, 하부전극에서 백금의 함량이 증가할수록 하부전극의 그레인 사이즈가 커짐을 알 수 있다.
구체적으로, Ir만으로 된 하부전극의 경우(도 8), 그레인 사이즈는 ∼16nm 정도인 반면, Ir-Pt로 된 하부전극의 경우(도 9, 도 10, 도 11), 그레인 사이즈는 ∼19nm 정도이고, Pt만으로 된 하부전극의 경우(도 12), 그레인 사이즈는 ∼35nm 정도로 커진다.
또한, 도 8 내지 도 12로부터 하부전극에서 백금의 함량이 증가할수록 하부전극의 표면 거칠기는 다소 증가함을 알 수 있다.
구체적으로, Ir만으로 된 하부전극의 경우(도 8), 표면 거칠기는 ∼0.37nm이고, Ir-Pt로 된 하부전극의 경우(도 9, 도 10, 도 11), 표면 거칠기는 ∼0.53nm 정도이며, Pt만으로 된 하부전극의 경우(도 12), 표면 거칠기는 ∼1.15nm 정도였다.
하부전극에서 백금의 함량이 증가할수록 상술한 바와 같이 하부전극의 그레인 사이즈 및 표면 거질기가 증가함과 아울러 그레인의 모양의 점차 정형화되어 가는 것을 볼 수 있다.
도 13 내지 도 17은 상기 제1 내지 제5 커패시터의 하부전극 상에 증착된 PZT막의 표면 거칠기를 보여주는 주사 전자 현미경 사진이다.
도 13 내지 도 17을 참조하면, 상기 제1 내지 제5 커패시터로 갈수록, 곧 하부전극에서 백금의 함량이 증가할수록 PZT막의 그레인 경계에서 검은 부분이 점차 사라지는 것을 볼 수 있다. 이러한 변화는 그레인의 최고점과 그레인 경계의 최저점사이의 높이가 점차 작아짐에 따른 것으로, 결국 PZT막의 표면 거칠기가 작아짐을 나타낸다. 이러한 사실은 실측 결과와 일치한다.
곧, Ir만으로 된 하부전극 상에 증착된 PZT막의 경우(도 13), PZT막의 표면 거칠기는 ∼7.03nm 정도이고, Ir-Pr로 된 하부전극 상에 증착된 PZT막의 경우(도 14, 도 15, 도 16), PZT막의 표면 거칠기는 ∼7.33nm 정도인데 반해, Pt만으로 된 하부전극 상에 증착된 PZT막의 경우(도 17), PZT막의 표면 거칠기는 ∼4.14nm 정도로 작아졌다.
한편, 도 17에 도시한 PZT막의 그레인 모양은 분명치 않은데, 분석결과 도 17에 도시한 PZT막의 경우, 결정상이 아닌 것으로 분석되었다(도 19의 이력특성 곡선, 제5 그래프(G5) 참조).
도 18은 상기 제1 내지 제5 커패시터의 하부전극의 표면 거칠기와 하부전극에 따른 PZT막의 표면 거칠기를 함께 보여준다.
도 18에서 참조도형 ■은 PZT막의 표면 거칠기를 나타내고, 참조도형 ◆는 하부전극의 표면 거칠기를 나타낸다.
도 18을 참조하면, 상술한 바와 같이, 하부전극에서 백금의 함량이 증가할수록 하부전극의 표면 거칠기는 점차 높아지는 반면, PZT막의 표면 거칠기는 점차 작아지는 것을 알 수 있다.
도 19는 상기 제1 내지 제5 커패시터의 이력특성 곡선(hysteresis curve)을 보여준다.
도 19에서 제1 그래프(G1)는 상기 제1 커패시터의 이력특성을 나타내고, 제2 그래프(G2)는 상기 제2 커패시터의 이력특성을 나타낸다. 그리고 제3 내지 제5 그래프(G3, G4, G5)는 각각 상기 제3 내지 제5 커패시터의 이력특성을 나타낸다.
제1 내지 제5 그래프(G1...G5)를 참조하면, 이리듐과 백금 혼합비가 1:1인 하부전극을 구비한 상기 제3 커패시터의 분극량이 가장 큰 것을 알 수 있다. 그리고 백금만으로 된 하부전극을 구비하는 상기 제5 커패시터의 경우, 이력특성이 없는 것을 알 수 있다. 이러한 사실은 상기 제5 커패시터의 PZT막은 결정상이 아니라는 상기 분석을 뒷받침한다.
아래의 표 2는 상기 제1 내지 제5 커패시터의 하부전극 및 PZT막의 표면 거칠기와 이력특성과 하부전극으로부터의 누설전류 특성을 요약한 것이다. 표 2에서 참조부호 R1 및 R2는 각각 각 커패시터의 하부전극의 표면거칠기와 PZT막의 표면 거칠기를 나타낸다. 그리고 2Pr은 각 커패시터의 분극량을 나타내고, L은 하부전극으로부터의 누설전류 특성을 나타낸다.
하부전극 형태 R1 R2 2Pr L
Ir 0.37 7.03 57.16 유
Ir3Pt1 0.46 6.69 62.27 유
Ir1Pt1 0.53 7.33 73.2 유
Ir1Pt3 0.69 4.76 48.69 무
Pt 1.15 4.14 NC 무
상기 제1 내지 제5 커패시터의 누설전류 특성은 표 2에서 볼 수 있듯이 상기 제5 커패시터로 갈수록, 곧 하부전극의 백금 함량이 증가할수록 감소함을 알 수 있다.
다음, 도 20은 상기 제1 내지 제5 커패시터의 피로 특성을 보여준다.
도 2O에서 참조도형 ◇와 ■는 상기 제1 커패시터의 피로 특성을 나타낸 그래프이고, △와 ×는 상기 제2 커패시터의 피로 특성을 나타낸 것이며, ＊와 ○는 상기 제3 커패시터의 피로 특성을 나타낸 것이다. 또한 ｜와 □는 상기 제4 커패시터의 피로 특성을 나타낸 것이다. 상기 제5 커패시터의 경우, 도 19에 도시한 바와 같이 이력 특성이 나타나지 않는 바, 피로 특성은 측정하지 않았다.
도 20을 참조하면, 상기 제1 커패시터에서 상기 제4 커패시터로 갈수록 피로 특성이 좋아짐을 알 수 있다.
도 21은 상기 제1 내지 제5 커패시터의 피로 특성에 대한 다른 표현으로써, 도 20에 도시한 피로 특성 측정 결과에서 각 커패시터의 잔류분극의 최고값 대비 최소값의 백분율((잔류분극 최소값/잔류분극 최대값)×100), 곧 잔류분극비를 보여준다.
도 21을 참조하면, 상기 제2 내지 제4 커패시터의 잔류분극비가 상기 제1 커패시터의 잔류분극비보다 작지 않음을 알 수 있다.
다음에는 상술한 특성을 갖는 본 발명의 커패시터의 제조 방법을 설명한다.
도 1에 도시한 바와 같이, 먼저 하부전극(43)을 형성한다. 하부전극(43)은 제1 및 제2 하부전극(40, 42)을 순차적으로 적층하여 형성한다. 제1 하부전극(40)은 소정의 내식각성 금속, 예를 들면 Ir로 형성할 수 있다. 그리고 제2 하부전극(42)은 합금 또는 이들의 산화물로 형성할 수 있는데, 바람직하게는 귀금속 합금 또는 그 산화물로 형성할 수 있다. 제2 하부전극(42)을 상기 귀금속 합금 또는 그 산화물로 형성하는 경우, 예컨대 이리듐과 백금을 포함하는 합금(PtIr) 또는 그 산화물(PtIrOx)로 형성할 수 있다. 이 경우에 백금의 함량(A)은 5% <A< 40% 이고, 산화물(PtIrOx)에서 X의 값은 0.5 <X≤2 이다.
하부전극(43)은 소정의 증착장치, 예를 들면 스퍼터링 장치를 이용하여 형성할 수 있다. 제2 하부전극(42)은 합금으로 형성할 수 있으므로, 상기 스퍼터링 장치에서 제2 하부전극(42)의 증착을 위한 타겟으로써, 상기 합금을 이루는 원소들을 각각 포함하는 멀티 타겟을 사용하거나 상기 합금을 이루는 원소를 모두 포함하는 한 개의 합금 타겟을 사용할 수 있다. 제1 하부전극(40)을 이리듐으로 형성하는 경우, 제1 하부전극(40)은 30nm∼70nm의 두께로 형성할 수 있다. 그리고 제2 하부전극(42)을 이리듐과 백금의 합금 또는 그 산화물로 형성하는 경우, 제2 하부전극(42)은 10nm∼30nm의 두께로 형성할 수 있다. 또한, 제1 하부전극(40)을 이리듐으로 형성하고, 제2 하부전극(42)을 이리듐과 백금의 합금으로 형성하는 경우, 제1 하부전극(40)은 생략할 수도 있다.
이와 같이 하부전극(43)을 형성한 다음, 하부전극(43) 상에 유전막(44)을 형성한다. 유전막(44)은 강유전막, 예를 들면 PZT막 또는 SPT막으로 형성할 수 있다. 유전막(44)은 기상 화학 증착법(Chemical Vapor Deposition), 특히 MOCVD(Metal Organic CVD) 방법으로 형성할 수 있는데, 원자층 증착(ALD) 방법 또는 스퍼터 방법으로도 형성할 수 있다.
유전막(44)을 PZT막으로 형성하는 경우, 유전막(44)은 MOCVD방법을 이용하여 소정의 두께, 예를 들면 30nm∼150nm로 형성할 수 있다. 이때, PZT막에 소정의 물질을 도핑하거나 첨가할 수 있다. 전자의 경우, 희토류 원소, 예를 들면 란탄을 상기 PZT막에 도핑할 수 있다. 후자의 경우, 규산염, 예를 들면 BSO(Bi2SiO5)를 첨가할 수 있다.
다음, 유전막(44) 상에 상부전극(46)을 형성한다. 상부전극(46)은 단층 또는 복층으로 형성할 수 있다. 후자의 경우, 상부전극(46)은 이리듐층과 이리듐 산화물층을 순차적으로 적층하여 형성할 수 있다.
한편, 도 2에 도시한 본 발명의 메모리 소자에 대한 제조 방법은 크게 기판(50)에 트랜지스터를 형성하는 단계와 상기 트랜지스터를 덮는 층간 절연층(60)을 형성하는 단계와 층간 절연층(60) 상에 상기 트랜지스터와 연결되도록 커패시터(C)를 형성하는 단계로 나눌 수 있다. 커패시터(C)를 형성하는 단계에서 층간 절연층(60)에 상기 트랜지스터의 드레인 영역이 노출되는 콘택홀(62)을 형성할 수 있고, 콘택홀(62)을 도전성 플러그(64), 예를 들면 텅스텐 플러그 또는 도핑된 폴리 실리콘 플러그로 채울 수 있다. 또한, 도전성 플러그(64)와 커패시터(C)의 하부전극(43)사이에 확산 방지막(41)을 더 형성할 수도 있다. 이때, 확산 방지막(41)은, 예를 들면 티타늄 알루미늄 나이트라이드막으로 형성하는 것이 바람직하나, 티타늄 나이트라이드막으로 형성할 수도 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 커패시터를 도 1에 도시한 바와 같이 단순 스택형이 아닌 보다 복잡한 구조, 예를 들면 실린더 구조로 형성할 수도 있을 것이다. 또한, 본 발명의 커패시터를 도 2에 도시한 메모리 소자와 구성이 다른 메모리 소자에도 적용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 커패시터는 백금(Pt)과 이리듐(Ir)을 포함하는 합금으로 하부전극을 구비한다. 이러한 하부전극은 견고한 확산 장벽능을 갖고 있으므로, 하부전극과 PZT막 계면에서의 누설전류를 줄일 수 있다. 그리고 하부전극이 백금을 포함하고 있으므로, 하부전극 상에서 PZT막의 결정핵을 용이하게 성장시킬 수 있다. 또한, 상기한 바와 같은 합금으로 된 하부전극 상에 PZT막을 형성함으로써, PZT막의 표면 거칠기를 작게 할 수 있다. 또한, PZT막의 공정윈도를 넓게 확보할 수 있기 때문에, 다양한 조건하에서 PZT막을 형성할 수 있다. 이와 함께 상기한 바와 같이 하부전극이 견고한 확산 장벽능을 갖고 있어 누설전류를 줄일 수 있으므로, PZT막을 얇은 두께로 형성하는 것도 가능하다. 또한, 커패시터의 신뢰성은 누설전류와 직접적인 관계가 있고, 재현성 및 수율은 공전조건과 직접적인 관계가 있음을 고려할 때, 본 발명을 이용하면, 커패시터의 신뢰성, 재현성 및 수율을 모두 높일 수 있다. 또한, 본 발명의 커패시터는 하부전극에 이리듐 산화막과 백금의 화합물로 된 것일 수 있다. 따라서 본 발명의 커패시터를 이용하면, 커패시터의 물리적 특성, 예를 들면 피로 특성 및 데이터 유지 특성도 개선할 수 있다.
도 1은 본 발명의 실시예에 의한 반도체 장치의 커패시터의 단면도이다.
도 2는 도 1에 도시한 커패시터를 포함하는 메모리 소자의 단면도이다.
도 3A는 도 1에 도시한 커패시터와 동등하게 형성한 실험용 커패시터(실험예에 의한 커패시터)에서 하부전극과 유전막이 각각 Ir전극과 PZT막일 때의 유전막 표면에 대한 주사 전자 현미경(SEM) 사진이고, 도 3B는 상기 하부전극과 유전막의 단면에 대한 주사 전자 현미경 사진이다.
도 4A는 실험예에 의한 커패시터에서 하부전극과 유전막이 각각 Ir3Pt1전극과 PZT막일 때의 유전막 표면에 대한 주사 전자 현미경(SEM) 사진이고, 도 4B는 상기 하부전극과 유전막의 단면에 대한 주사 전자 현미경 사진이다.
도 5A는 실험예에 의한 커패시터에서 하부전극과 유전막이 각각 IrPt전극과 PZT막일 때의 유전막 표면에 대한 주사 전자 현미경(SEM) 사진이고, 도 5B는 상기 하부전극과 유전막의 단면에 대한 주사 전자 현미경 사진이다.
도 6A는 실험예에 의한 커패시터에서 하부전극과 유전막이 각각 IrPt3전극과 PZT막일 때의 유전막 표면에 대한 주사 전자 현미경(SEM) 사진이고, 도 6B는 상기 하부전극과 유전막의 단면에 대한 주사 전자 현미경 사진이다.
도 7A는 실험예에 의한 커패시터에서 하부전극과 유전막이 각각 Pt전극과 PZT막일 때의 유전막 표면에 대한 주사 전자 현미경(SEM) 사진이고, 도 7B는 상기 하부전극과 유전막 단면에 대한 주사 전자 현미경 사진이다.
도 8은 실험예에 의한 커패시터에서 하부전극이 Ir전극일 때의 하부전극 거칠기(roughness)를 보여주는 주사 전자 현미경 사진이다.
도 9는 실험예에 의한 커패시터에서 하부전극이 Ir3Pt1전극일 때의 하부전극 표면 거칠기(roughness)를 보여주는 주사 전자 현미경 사진이다.
도 10은 실험예에 의한 커패시터에서 하부전극이 IrPt전극일 때의 하부전극 표면 거칠기(roughness)를 보여주는 주사 전자 현미경 사진이다.
도 11은 실험예에 의한 커패시터에서 하부전극이 Ir1Pt3전극일 때의 하부전극 표면 거칠기(roughness)를 보여주는 주사 전자 현미경 사진이다.
도 12는 실험예에 의한 커패시터에서 하부전극이 Pt전극일 때의 하부전극 표면 거칠기(roughness)를 보여주는 주사 전자 현미경 사진이다.
도 13은 실험예에 의한 커패시터에서 하부전극과 유전막이 각각 Ir전극과 PZT막일 때, 유전막의 표면 거칠기를 보여주는 주사 전자 현미경이다.
도 14는 실험예에 의한 커패시터에서 하부전극과 유전막이 각각 Ir3Pt1전극과 PZT막일 때, 유전막의 표면 거칠기를 보여주는 주사 전자 현미경이다.
도 15는 실험예에 의한 커패시터에서 하부전극과 유전막이 각각 IrPt전극과 PZT막일 때, 유전막의 표면 거칠기를 보여주는 주사 전자 현미경이다.
도 16은 실험예에 의한 커패시터에서 하부전극과 유전막이 각각 Ir1Pt3전극과 PZT막일 때, 유전막의 표면 거칠기를 보여주는 주사 전자 현미경이다.
도 17은 실험예에 의한 커패시터에서 하부전극과 유전막이 각각 Pt전극과 PZT막일 때, 유전막의 표면 거칠기를 보여주는 주사 전자 현미경이다.
도 18은 실험예에 의한 커패시터의 여러 하부전극들과 PZT막에 대한 표면 거칠기를 비교하기 위한 그래프이다.
도 19는 실험예에 의한 커패시터의 여러 하부전극들과 PZT막에 대한 자기이력특성을 나타낸 그래프이다.
도 20은 실험예에 의한 커패시터의 하부전극별 피로(fatigue)특성을 나타낸 그래프이다.
도 21은 실험예에 의한 커패시터의 잔류 분극비(remnant ratio)를 나타낸 그래프이다.
*도면의 주요부분에 대한 부호의 설명*
40, 42:제1 및 제2 하부전극 41:확산 방지막
43:하부전극 44:유전막
46:상부전극 50:기판
52:필드 산화막 54:게이트 적층물
56:소오스 58:드레인
60:층간 절연층 62:콘택홀
64:도전성 플러그 70:Ir하부전극
72:Ir3Pt하부전극 74:IrP하부전극
76:IrPt3하부전극 78:Pt하부전극
80:PZT막 A1:활성영역
A2:필드영역 C:커패시터

Claims (42)

  1. 귀금속 합금으로 된 단층의 하부전극;
    상기 하부전극 상에 구비된 유전막; 및
    상기 유전막 상에 구비된 상부전극을 포함하는 것을 특징으로 하는 커패시터.
  2. 제 1 항에 있어서, 상기 하부전극은 귀금속층 상에 구비된 것을 특징으로 하는 커패시터.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 하부전극은 백금과 이리듐으로 된 합금전극인 것을 특징으로 하는 커패시터.
  4. 제 2 항에 있어서, 상기 귀금속층은 이리듐층인 것을 특징으로 하는 커패시터.
  5. 제 1 항에 있어서, 상기 유전막은 PZT막인 것을 특징으로 하는 커패시터.
  6. 제 5 항에 있어서, 상기 PZT막에 희토류(rare earth) 원소 또는 규산염(silicate)이 포함된 것을 특징으로 하는 커패시터.
  7. 제 3 항에 있어서, 상기 백금과 이리듐 합금으로 된 하부전극이 상기 귀금속층 상에 구비된 경우, 상기 하부전극의 두께는 10nm∼30nm이고, 상기 하부전극이 상기 백금과 이리듐 합금으로 된 단층인 경우, 상기 하부전극의 두께는 10~100nm인 것을 특징으로 하는 커패시터.
  8. 귀금속 합금 산화물로 된 단층의 하부전극;
    상기 하부전극 상에 구비된 유전막; 및
    상기 유전막 상에 구비된 상부전극을 포함하는 것을 특징으로 하는 커패시터.
  9. 제 8 항에 있어서, 상기 하부전극은 귀금속층 상에 구비된 것을 특징으로 하는 커패시터.
  10. 제 8 항 또는 제 9 항에 있어서, 상기 하부전극은 백금과 이리듐산화물을 포함하는 전극인 것을 특징으로 하는 커패시터.
  11. 제 9 항에 있어서, 상기 귀금속층은 이리듐층인 것을 특징으로 하는 커패시터.
  12. 제 8 항에 있어서, 상기 유전막은 PZT막인 것을 특징으로 하는 커패시터.
  13. 제 12 항에 있어서, 상기 PZT막에 희토류 원소 또는 규산염이 포함된 것을 특징으로 하는 커패시터.
  14. 기판, 상기 기판에 형성된 트랜지스터, 상기 트랜지스터와 연결된 커패시터를 포함하는 메모리 소자에 있어서,
    상기 커패시터는 귀금속 합금으로 된 단층의 하부전극과 상기 하부전극 상에 순차적으로 적층된 유전막 및 상부전극을 포함하는 것을 특징으로 하는 메모리 소자.
  15. 제 14 항에 있어서, 상기 귀금속 합금은 백금과 이리듐으로 된 것을 특징으로 하는 메모리 소자.
  16. 제 14 항에 있어서, 상기 하부전극은 귀금속층 상에 구비된 것을 특징으로 하는 메모리 소자.
  17. 제 14 항에 있어서, 상기 하부전극과 상기 트랜지스터사이에 상기 커패시터와 상기 트랜지스터를 연결하는 연결수단이 존재하고, 상기 연결수단과 상기 하부전극사이에 확산 방지막이 존재하는 것을 특징으로 하는 메모리 소자.
  18. 제 16 항에 있어서, 상기 귀금속층은 이리듐층인 것을 특징으로 하는 메모리 소자.
  19. 제 17 항에 있어서, 상기 확산 방지막은 TiAlN막 또는 TiN막인 것을 특징으로 하는 메모리 소자.
  20. 기판, 상기 기판에 형성된 트랜지스터, 상기 트랜지스터와 연결된 커패시터를 포함하는 메모리 소자에 있어서,
    상기 커패시터는 귀금속 합금 산화물로 된 단층의 하부전극과 상기 하부전극 상에 순차적으로 적층된 유전막 및 상부전극을 포함하는 것을 특징으로 하는 메모리 소자.
  21. 제 20 항에 있어서, 상기 귀금속 합금 산화물은 백금과 이리듐산화물로 된 것을 특징으로 하는 메모리 소자.
  22. 제 20 항에 있어서, 상기 하부전극은 귀금속층 상에 구비된 것을 특징으로 하는 메모리 소자.
  23. 제 20 항에 있어서, 상기 하부전극과 상기 트랜지스터사이에 상기 커패시터와 상기 트랜지스터를 연결하는 연결수단이 존재하고, 상기 연결수단과 상기 하부전극사이에 확산 방지막이 존재하는 것을 특징으로 하는 메모리 소자.
  24. 제 22 항에 있어서, 상기 귀금속층은 이리듐층인 것을 특징으로 하는 메모리 소자.
  25. 제 23 항에 있어서, 상기 확산 방지막은 TiAlN막 또는 TiN막인 것을 특징으로 하는 메모리 소자.
  26. 순차적으로 적층된 하부전극, 유전막 및 상부전극을 포함하는 커패시터 제조 방법에 있어서,
    상기 하부전극은 귀금속 합금을 이용하여 단층으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  27. 제 26 항에 있어서, 상기 하부전극은 귀금속층 상에 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  28. 제 26 항에 있어서, 상기 유전막은 PZT막으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  29. 제 28 항에 있어서, 상기 PZT막은 CVD, ALD 또는 스퍼터 방식으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  30. 제 28 항에 있어서, 상기 PZT막을 형성하면서 희토류 원소를 도핑하는 것을 특징으로 하는 커패시터 제조 방법.
  31. 제 28 항에 있어서, 상기 PZT막을 형성하면서 규산염을 첨가하는 것을 특징으로 하는 커패시터 제조 방법.
  32. 제 26 항에 있어서, 상기 하부전극은 멀티 타겟 또는 합금 타겟을 이용하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  33. 제 26 항에 있어서, 상기 귀금속 합금은 백금과 이리듐으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  34. 순차적으로 적층된 하부전극, 유전막 및 상부전극을 포함하는 커패시터 제조 방법에 있어서,
    상기 하부전극은 귀금속 합금 산화물을 이용하여 단층으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  35. 제 34 항에 있어서, 상기 하부전극은 귀금속층 상에 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  36. 제 34 항에 있어서, 상기 유전막은 PZT막으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  37. 제 36 항에 있어서, 상기 PZT막은 CVD, ALD 또는 스퍼터 방식으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  38. 제 36 항에 있어서, 상기 PZT막에 희토류 원소를 도핑하는 것을 특징으로 하는 커패시터 제조 방법.
  39. 제 36 항에 있어서, 상기 PZT막에 규산염을 첨가하는 것을 특징으로 하는 커패시터 제조 방법.
  40. 제 34 항에 있어서, 상기 하부전극은,
    귀금속 합금을 형성하는 단계; 및
    상기 귀금속 합금을 산화시키는 단계를 거쳐 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  41. 제 40 항에 있어서, 상기 귀금속 합금은 멀티 타겟 또는 합금 타겟을 이용하여 형성하는 것을 특징으로 하는 커패시터 제조 방법.
  42. 제 40 항에 있어서, 상기 귀금속 합금은 백금과 이리듐으로 형성하는 것을 특징으로 하는 커패시터 제조 방법.
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