JPH11220101A

JPH11220101A - 半導体装置及びその製造方法

Info

Publication number: JPH11220101A
Application number: JP10018762A
Authority: JP
Inventors: Yoshihiro Mori; 義弘森; Hiromasa Fujimoto; 裕雅藤本; Kazuhiko Yamamoto; 山本　　和彦; Takahiro Matsuo; 隆弘松尾
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-01-30
Filing date: 1998-01-30
Publication date: 1999-08-10

Abstract

(57)【要約】【課題】キャパシタの下部電極に金属を用いる場合
に、該下部電極の高さ寸法を小さくできるようにする。【解決手段】半導体基板１１の上には、二酸化ケイ素
よりなる層間絶縁膜１２が堆積され、該層間絶縁膜１２
の上には、ルテニウムよりなる柱状の下部電極１３と五
酸化タンタルよりなる容量絶縁膜１４とルテニウムより
なる上部電極１５とから構成されるキャパシタ１６が形
成されている。下部電極１３は、壁面に凹凸形状を持つ
開口部を有する下部電極形成用のマスクパターンを用い
て形成されており、下部電極１３の側面には該マスクパ
ターンの開口部壁面の凹凸形状が転写されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、ＤＲＡＭ等の高集積化に対応
するキャパシタ及びその製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）において、１ビットの情報を記憶する
セルは、１つのＭＯＳトランジスタと１つのキャパシタ
とから構成されており、スイッチとして機能するトラン
ジスタのソース電極にキャパシタが直列に接続されてお
り、１ビットの情報は電荷としてこのキャパシタに蓄積
される。

【０００３】このキャパシタは、誘電体膜が上部電極と
下部電極とに挟まれてなり、少なくとも２０ｆＦ（フェ
ムトファラッド）の電荷蓄積容量が必要である。この誘
電体膜を挟んで電荷が蓄積されるため、この誘電体膜は
容量絶縁膜と呼ばれる。

【０００４】ところで、記憶容量が２５６メガビットま
でのＤＲＡＭにおいては、セル面積が約０．５μｍ² 以
上となり、下部電極の形状を円筒形状にして、円筒の内
周面及び外周面の両面を用いて表面積を増やしている。
しかしながら、記憶容量が１ギガビット以上のＤＲＡＭ
においては、セル面積は約０．３μｍ² 以下となる。こ
の場合に、下部電極の形状を円筒形状にするために、円
筒の内部に上部電極を形成する空間部を確保しようとす
ると、円筒の側壁の厚さを１００ｎｍ以下にしなくては
ならず、構造体としての強度が確保できなくなる。この
ため、下部電極の形状は単純な円柱形状、例えば、基板
への投影面積が、長辺が０．６μｍで且つ短辺が０．２
５μｍ程度の長円にすることが要求されるので、下部電
極として十分な表面積を確保することが困難になる。

【０００５】この問題を改善するため、１ギガビット以
上のＤＲＡＭにおいては、例えば、「１９９７ＳＹＭ
ＰＯＳＩＵＭＯＮＶＬＳＩＴＥＣＨＮＯＬＯＧＹ
ＤＩＧＥＳＴＯＦＴＥＣＨＮＩＣＡＬＰＡＰＥ
ＲＳ，ｐｐ．１５１〜１５２」や、「第４３回応用物理
学関係連合講演会講演予稿集、７２８頁」に示されてい
るように、容量絶縁膜に五酸化タンタル（Ｔａ₂ Ｏ₅ ）
を用いると共に下部電極にルテニウム（Ｒｕ）やタング
ステン（Ｗ）等の金属を用いることが検討されている。
容量絶縁膜に五酸化タンタルを用いる理由は、比誘電率
が従来の窒化酸化シリコン（ＳｉＯＮ）膜よりも６〜７
倍程度大きいため、キャパシタの表面積を小さくできる
からである。また、下部電極に上記のような金属を用い
るのは、従来のポリシリコンと比べて、五酸化タンタル
の形成時に下部電極の表面が酸化されにくいためであ
る。ポリシリコンを用いた下部電極のようにその表面が
酸化されると、下部電極の表面に絶縁膜が形成されるた
め、容量絶縁膜の膜厚が五酸化タンタルにこの絶縁膜の
膜厚を加えた値となり、電荷蓄積容量が小さくなる。

【０００６】前記のように、五酸化タンタルと金属より
なる下部電極とを用いた構成の場合には、例えば、五酸
化タンタルの比誘電率が約４０で容量絶縁膜の膜厚が１
６ｎｍとすると、１．５μｍ² 程度の表面積が必要とな
り、これを円柱形状で実現しようとすると、下部電極に
は０．９μｍ程度の高さが要求される。

【０００７】

【発明が解決しようとする課題】しかしながら、前記従
来の五酸化タンタルと金属よりなる下部電極とを用いた
ＤＲＡＭのキャパシタは、該キャパシタを被覆する層間
絶縁膜の膜厚が大きくなるという問題がある。一般にＤ
ＲＡＭの周辺回路部においては、この層間絶縁膜の上に
配線が形成されるため、この配線とトランジスタとを結
ぶ基板面に垂直方向の配線（＝ビア）を設けるための孔
（＝ビアホール）の深さが約１μｍと大きくなる。従っ
て、ビアホールの径を０．２μｍとすると、深さと径と
の比（＝アスペクト比）の値が５と大きくなるため、ビ
アホールを形成することもビアホールに導体膜を充填す
ることも困難となる。

【０００８】一方、アモルファスシリコンを下部電極に
用いるキャパシタの場合には、前記の問題を解決するた
め、下部電極の表面に凹凸形状を形成する等して粗面化
し、下部電極の表面積を増加させる試みがなされてい
る。

【０００９】例えば、第１の従来例として、特開平３−
２７２１６５号公報及び特開平４−１９９６７１号公報
等に開示されているように、シリコン原子の偏析や流動
という材料特有の性質を利用して、側面のみならず上面
も粗面化する方法があり、第２の従来例として、特開平
３−１６２５８号公報及び特開平５−６９７６号公報等
に開示されているように、不純物の濃度又は種類が異な
るポリシリコンよりなる薄膜を交互に積層し、そのエッ
チング速度の違いを利用して下部電極の側面に上下方向
に一の層と他の層とが互いにずれた凹凸部を形成し、下
部電極の側面の面積を大きくする方法があり、また、第
３の従来例として、例えば、特許第２５０３８５０公報
及び特開平６−１６３８５２号公報等に開示されている
ように、エッチングマスクのエッジ部分に、熱処理や化
学的処理を用いてひだ状の凹凸状部を形成した後、ポリ
シリコン膜に対してエッチングを行なって、エッチング
マスクの凹凸形状を該ポリシリコン膜に転写する等の方
法がある。

【００１０】しかしながら、これらの方法のうち、第１
の及び第２の従来例は、ポリシリコン特有の性質を利用
したものであり、より大きな容量が得られる金属よりな
る下部電極には用いることができない。また、第３の従
来例は再現性が悪く且つ十分な凹凸形状を得にくいた
め、金属よりなる下部電極を用いるキャパシタには適用
できない。

【００１１】本発明は、前記従来の問題を解決し、キャ
パシタの下部電極に金属を用いる場合に、該下部電極の
高さ寸法を小さくできるようにすることを目的とする。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、下部電極を形成するマスクパターンに多
数の凹凸形状を形成し、該凹凸形状を金属よりなる下部
電極の側面に転写して該下部電極の側面を粗面化するこ
とにより、該下部電極の側面の表面積を拡大する構成と
するものである。

【００１３】ここで、前記のような１ギガビットＤＲＡ
Ｍのキャパシタにおいては、下部電極の全表面積が１．
５μｍ² の場合に全表面積のうちの側面が占める割合は
９割以上であるため、下部電極の側面のみを粗面化して
も下部電極の表面積を拡大する効果は十分にある。例え
ば、下部電極の側面の表面積が１．５倍になると、下部
電極の高さは０．９μｍから０．６μｍにまで抑えるこ
とができる。なお、粗面化の種類には、不規則に並ぶ凹
凸形状、上下方向に延びるひだ状の凹凸形状、周方向に
延びるひだ状の凹凸形状及び該周方向に延びるひだ状の
凹凸形状が互いにずれてなる凹凸形状等がある。

【００１４】本発明に係る第１の半導体装置は、半導体
基板の上に形成され、金属よりなる柱状の下部電極と、
該下部電極の上に形成された容量絶縁膜と、該容量絶縁
膜の上に形成された上部電極とを備え、下部電極の側面
は凹凸形状を有している。

【００１５】第１の半導体装置によると、金属よりなる
柱状の下部電極の側面に凹凸形状を有しているため、該
下部電極の側面の表面積が拡大するので、キャパシタの
容量を大きくできる。

【００１６】第１の半導体装置において、金属がルテニ
ウム、イリジウム、白金又はタングステンであることが
好ましい。

【００１７】第１の半導体装置において、金属が微量の
酸素を含むルテニウム又はイリジウムであることが好ま
しい。

【００１８】第１の半導体装置において、下部電極はそ
の表面部に、金属が酸化されてなる導電性酸化物膜又は
金属が窒化されてなる導電性窒化物膜を有していること
が好ましい。

【００１９】第１の半導体装置において、金属がルテニ
ウム又はイリジウムであり、導電性酸化物膜が二酸化ル
テニウム又は二酸化イリジウムよりなることが好まし
い。

【００２０】第１の半導体装置において、金属がタング
ステンであり、導電性窒化物膜が窒化タングステンより
なることが好ましい。

【００２１】本発明に係る第２の半導体装置は、半導体
基板の上に形成され、導電性酸化物又は導電性窒化物よ
りなる柱状の下部電極と、該下部電極の上に形成された
容量絶縁膜と、該容量絶縁膜の上に形成された上部電極
とを備え、下部電極の側面は凹凸形状を有している。

【００２２】第２の半導体装置によると、導電性酸化物
又は導電性窒化物よりなる柱状の下部電極の側面に凹凸
形状を有しているため、該下部電極の側面の表面積が拡
大するので、キャパシタの容量を大きくできる。また、
下部電極を構成する導電性酸化物又は導電性窒化物は、
容量絶縁膜にタンタル酸化物等の酸化物を用いる場合に
は該酸化物から酸素が抜け出すことを抑制する。

【００２３】第２の半導体装置において、導電性酸化物
が二酸化ルテニウム又は二酸化イリジウムであることが
好ましい。

【００２４】第２の半導体装置において、導電性窒化物
が窒化タングステンであることが好ましい。

【００２５】本発明に係る第１の半導体装置の製造方法
は、半導体基板の上に、壁面に凹凸形状を持つ開口部を
有する膜を堆積する膜堆積工程と、膜の開口部に導電性
性材料を充填することにより、側面に開口部の壁面の凹
凸形状が転写された下部電極を形成する下部電極形成工
程と、膜を除去する膜除去工程と、下部電極の上に容量
絶縁膜を形成する容量絶縁膜形成工程と、容量絶縁膜の
上に上部電極を形成する上部電極形成工程とを備えてい
る。

【００２６】第１の半導体装置の製造方法によると、下
部電極を形成するための膜に凹凸形状を持つ開口部を設
けておき、該開口部に導電性材料を充填することによ
り、側面に開口部壁面の凹凸形状が転写された下部電極
を形成するため、下部電極の側面に確実に凹凸形状を形
成することができるので、該下部電極の側面の表面積が
拡大することになり、その結果、キャパシタの容量を大
きくできる。

【００２７】第１の半導体装置の製造方法において、導
電性材料が金属よりなることが好ましい。

【００２８】第１の半導体装置の製造方法において、膜
除去工程と容量絶縁膜形成工程との間に、下部電極の表
面部に金属の酸化物膜又は窒化物膜を形成する工程をさ
らに備えていることが好ましい。

【００２９】第１の半導体基板の製造方法において、導
電性材料が金属酸化物又は金属窒化物よりなることが好
ましい。

【００３０】本発明に係る第２の半導体装置の製造方法
は、半導体基板の上に開口部を有する膜を堆積する膜堆
積工程と、開口部の壁面に凹凸形状を持つ転写用膜を形
成する転写用膜形成工程と、転写用膜が形成された開口
部に導電性材料を充填することにより、側面に転写用膜
の凹凸形状が転写された下部電極を形成する下部電極形
成工程と、膜及び転写用膜を除去する膜除去工程と、下
部電極の上に容量絶縁膜を形成する容量絶縁膜形成工程
と、容量絶縁膜の上に上部電極を形成する上部電極形成
工程とを備えている。

【００３１】第２の半導体装置の製造方法によると、下
部電極を形成するための膜に開口部を設けておき、該開
口部の壁面に凹凸形状を持つ転写用膜を形成した後、転
写用膜が形成された開口部に導電性材料を充填すること
により、側面に転写用膜の凹凸形状が転写された下部電
極を形成するため、下部電極の側面には確実に凹凸形状
が形成されるので、該下部電極の側面の表面積が拡大す
ることになり、その結果、キャパシタの容量を大きくで
きる。

【００３２】第２の半導体装置の製造方法において、導
電性材料が金属よりなることが好ましい。

【００３３】第２の半導体装置の製造方法において、膜
除去工程と容量絶縁膜形成工程との間に、下部電極の表
面部に金属の酸化物膜又は窒化物膜を形成する工程をさ
らに備えていることが好ましい。

【００３４】第２の半導体装置の製造方法において、導
電性材料が金属酸化物又は金属窒化物よりなることが好
ましい。

【００３５】本発明に係る第３の半導体装置の製造方法
は、半導体基板の上に導体膜を堆積する導体膜堆積工程
と、導体膜の上にレジスト膜を塗布するレジスト膜塗布
工程と、レジスト膜に対してパターン露光した後、レジ
スト膜の表面部をシリル化することにより、周囲に凹凸
形状を持つ島状のシリル化層を選択的に形成するシリル
化層形成工程と、シリル化層をマスクとしてレジスト膜
を現像することにより、周囲に凹凸形状を持つ島状のレ
ジストパターンを形成するレジストパターン形成工程
と、レジストパターンをマスクとして導体膜に対してエ
ッチングを行なうことにより、導体膜よりなり、側面に
上下方向に延びるひだ状の凹凸形状を持つ下部電極を形
成する下部電極形成工程と、下部電極の上に容量絶縁膜
を形成する容量絶縁膜形成工程と、容量絶縁膜の上に上
部電極を形成する上部電極形成工程とを備えている。

【００３６】第３の半導体装置の製造方法によると、例
えば、導体膜の上に化学増幅型レジストを堆積して該化
学増幅型レジストをパターン露光した後、シリル化処理
を行なって該パターンの周囲に凹凸形状を持つ島状のシ
リル化層を選択的に形成する。続いて、シリル化層をマ
スクとするドライ現像を行なって化学増幅型レジストか
ら島状のレジストパターンを形成し、該レジストパター
ンをマスクに用いて導体膜から、側面に上下方向に延び
るひだ状の凹凸形状を持つ下部電極を形成するため、下
部電極の側面に確実に凹凸形状を形成することができる
ので、該下部電極の側面の表面積が拡大するので、キャ
パシタの容量を大きくできる。

【００３７】本発明に係る第４の半導体装置の製造方法
は、半導体基板の上に膜を堆積する膜堆積工程と、膜の
上にレジスト膜を塗布するレジスト膜塗布工程と、レジ
スト膜に対してパターン露光した後、レジスト膜の表面
部をシリル化することにより、壁面に凹凸形状を持つ開
口部を有するシリル化層を選択的に形成するシリル化層
形成工程と、シリル化層をマスクとしてレジスト膜を現
像することにより、壁面に凹凸形状を持つ開口部を有す
るレジストパターンを形成するレジストパターン形成工
程と、レジストパターンをマスクとして膜に対してエッ
チングを行なうことにより、膜に、壁面に上下方向に延
びるひだ状の凹凸形状を持つ開口部を形成する膜開口工
程と、膜の開口部に導電性材料を充填することにより、
側面に開口部の壁面の凹凸形状が転写された下部電極を
形成する下部電極形成工程と、膜を除去する膜除去工程
と、下部電極の上に容量絶縁膜を形成する容量絶縁膜形
成工程と、容量絶縁膜の上に上部電極を形成する上部電
極形成工程とを備えている。

【００３８】第４の半導体装置の製造方法によると、例
えば、下部電極を形成するための膜の上に化学増幅型レ
ジストを堆積して該化学増幅型レジストをパターン露光
した後、シリル化処理を行なって壁面に凹凸形状を持つ
開口部を選択的に形成する。続いて、シリル化層をマス
クとするドライ現像を行なって化学増幅型レジストから
壁面に凹凸形状を持つ開口部を有するレジストパターン
を形成し、該レジストパターンをマスクに用いて、膜に
対して壁面に上下方向に延びるひだ状の凹凸形状を持つ
開口部を形成し、該開口部に導電性材料を充填すること
により、側面に開口部壁面の凹凸形状が転写された下部
電極を形成するため、下部電極の側面に確実に凹凸形状
を形成することができるので、該下部電極の側面の表面
積が拡大し、その結果、キャパシタの容量を大きくでき
る。

【００３９】第４の半導体装置の製造方法において、膜
堆積工程が、エッチング速度が互いに異なる部材よりな
る薄膜を交互に積層しながら堆積する工程を含み、膜開
口工程が、膜の開口部に対して等方性エッチングを行な
うことにより、開口部の壁面に、周方向に凹凸パターン
を持つと共に凹凸パターンが互いに上下方向にずれた凹
凸形状を形成する工程を含むことが好ましい。

【００４０】

【発明の実施の形態】（第１の実施形態）本発明に係る
第１の実施形態について図面を参照しながら説明する。

【００４１】図１は本発明の第１の実施形態に係る半導
体装置としてのキャパシタの断面構成を示している。図
１に示すように、シリコンよりなる半導体基板１１の上
には、二酸化ケイ素よりなる層間絶縁膜１２が堆積さ
れ、該層間絶縁膜１２の上には、ルテニウム（Ｒｕ）よ
りなる柱状の下部電極１３と五酸化タンタルよりなる容
量絶縁膜１４とルテニウムよりなる上部電極１５とから
構成されるキャパシタ１６が形成されている。層間絶縁
膜１２におけるキャパシタ１６の下部電極１３の下側に
は、例えば、該下部電極１３と、半導体基板１１に形成
されたＭＯＳトランジスタ（図示せず）のソース拡散領
域とを電気的に接続するポリシリコンよりなるコンタク
ト１７が形成され、該コンタクト１７と下部電極１３と
の間には、窒化チタンよりなり、コンタクト１７と下部
電極１３との間の密着性を高める密着層１８が形成され
ている。キャパシタ１６の上部電極１５の上にはキャパ
シタ１６等の半導体装置を被覆し保護するための二酸化
シリコンよりなるパッシベーション膜１９が堆積されて
いる。

【００４２】キャパシタ１６におけるルテニウムよりな
る下部電極１３の側面には、半球状の凹部が多数形成さ
れており、該凹部が下部電極１３の側面に形成されてい
ることにより下部電極１３の表面積が拡大するため、該
下部電極１３の高さ寸法を小さくすることができる。従
って、キャパシタ１６の上に配線を設ける場合には、該
配線とＭＯＳトランジスタとを接続するためのビアホー
ルのアスペクト比を下げることができるので、容易に且
つ確実にビアを形成することができる。

【００４３】以下、前記のように構成された半導体装置
の製造方法について図面を参照しながら説明する。

【００４４】図２（ａ）〜（ｃ）及び図３（ａ）〜
（ｃ）は本発明の第１の実施形態に係る半導体装置の製
造方法の工程順の断面構成を示している。まず、図２
（ａ）に示すように、シリコンよりなる半導体基板１１
の上にソース拡散領域を含むＭＯＳトランジスタ（図示
せず）を形成した後、半導体基板１１の上に全面にわた
って二酸化ケイ素よりなる層間絶縁膜１２を堆積し、該
層間絶縁膜１２におけるＭＯＳトランジスタのソース拡
散領域の上に、例えばポリシリコンよりなるコンタクト
１７と窒化チタンよりなる密着層１８とを順次形成す
る。その後、半導体基板１１の上に全面にわたって膜厚
が７００ｎｍ程度に、下部電極１３を形成するマスクと
してのアモルファスシリコン膜２１Ａを堆積し、フォト
リソグラフィーを用いてアモルファスシリコン膜２１Ａ
における密着層１８の上の領域に開口部２１ａを形成す
る。

【００４５】次に、図２（ｂ）に示すように、半導体基
板１１を真空チャンバーに移し、該半導体基板１１をジ
シラン（Ｓｉ₂ Ｈ₆ ）雰囲気にさらした後、半導体基板
１１に対して熱処理を行なうことにより、アモルファス
シリコン膜２１Ａの表面部に直径が約７０ｎｍ程度の半
球状の突起状部２１ｂを多数有するアモルファスシリコ
ン膜２１Ｂを形成する。

【００４６】次に、図２（ｃ）に示すように、スパッタ
法又は化学気相堆積（ＣＶＤ）法を用いて、ルテニウム
がその表面部においてマイグレーションを生じる程度の
温度にまで加熱しながら、アモルファスシリコン膜２１
Ｂをマスクとして半導体基板１１の上にルテニウム膜１
３Ａを堆積する。このとき、堆積したルテニウム膜１３
Ａがアモルファスシリコン膜２１Ｂの開口部２１ａの各
突起状部２１ｂに入り込むため、アモルファスシリコン
膜２１Ｂの開口部２１ａの壁面の凹凸形状が、ルテニウ
ム膜１３Ａにおけるアモルファスシリコン膜２１Ｂとの
界面に転写される。

【００４７】次に、図３（ａ）に示すように、化学機械
研磨（ＣＭＰ）法を用いて、ルテニウム膜１３Ａの上面
部をアモルファスシリコン膜２１Ｂの上面が露出するま
で研磨した後、図３（ｂ）に示すように、アモルファス
シリコン膜２１Ｂに対してドライエッチングを行なって
該アモルファスシリコン膜２１Ｂを除去することによ
り、高さが約６００ｎｍの下部電極１３を形成する。

【００４８】次に、図３（ｃ）に示すように、酸素プラ
ズマを用いて半導体基板１１に対してアッシングを行な
って下部電極１３の表面を清浄にした後、ペンタエトキ
シタンタルと酸素とを主原料とするＣＶＤ法を用いて、
五酸化タンタルよりなる容量絶縁膜１４を下部電極１３
の上に形成する。その後、酸素雰囲気において半導体基
板１１をアニールをした後、容量絶縁膜１４の上に、ル
テニウムよりなる上部電極１５と二酸化ケイ素よりなる
パッシベーション膜１９を順次堆積することにより、下
部電極１３、容量絶縁膜１４及び上部電極１５よりなる
キャパシタ１６を形成する。

【００４９】なお、下部電極１４及上部電極１６におい
て、ルテニウムの代わりにイリジウム、白金又はタング
ステンを用いてもルテニウムを用いた場合と同様の効果
を得ることができる。

【００５０】また、図２（ｃ）に示す下部電極形成工程
において、半導体基板１１を加熱するため、下部電極１
３を構成するルテニウムの配向性が向上すると共にグレ
インサイズが大きくなるので、該下部電極１３の上に形
成される容量絶縁膜１４の結晶性が向上し、キャパシタ
１６のリーク電流を抑えることができる。

【００５１】また、高温下のプロセスにおいて、容量絶
縁膜１４を構成する五酸化タンタルから酸素が脱離する
と、４価のタンタルよりなる二酸化タンタルやさらには
金属タンタルが生成されやすく、該二酸化タンタルや金
属タンタルは導体であるため、酸素が離脱した容量絶縁
膜１４には大きなリーク電流が生じてしまう。

【００５２】しかしながら、下部電極１３のルテニウム
に、該ルテニウムの１０％程度の酸素を添加すると、容
量絶縁膜１４から下部電極１３側への酸素の拡散を抑え
ると共に、密着層１８から容量絶縁膜１４側へのチタン
原子等の拡散を抑えるという効果を併せ持つことができ
る。

【００５３】また、コンタクト１７と密着層１８との界
面にチタンシリサイド（ＴｉＳｉ）よりなる薄膜を形成
すると、コンタクト１７と密着層１８との密着性がさら
に向上する。

【００５４】このように、本実施形態の製造方法による
と、柱状の下部電極１３を形成するマスクとしてのアモ
ルファスシリコン膜２１Ａの開口部２１ａの壁面にドラ
イエッチング及び熱処理を行なって凹凸形状を形成し、
該凹凸形状を下部電極１３の側面に転写しているため、
金属ルテニウムよりなる下部電極１３の表面積を容易に
且つ確実に大きくすることができるので、所定の容量値
を確保しつつ、下部電極１３の高さ寸法を抑えることが
できる。

【００５５】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００５６】図４は本発明の第２の実施形態に係る半導
体装置としてのキャパシタの断面構成を示し、図４にお
いて、図１に示す構成部材と同一の構成部材には同一の
符号を付すことにより説明を省略する。図４に示すよう
に、ルテニウムよりなる下部電極１３の表面部には、酸
化ルテニウムよりなる導電性酸化物膜３１が形成されて
おり、これにより、該導電性酸化物膜３１が、五酸化タ
ンタルよりなる容量絶縁膜１４からの下部電極１３側へ
の酸素の拡散を抑制する。さらに、下部電極１３を構成
するルテニウムが、密着層１８からの容量絶縁膜１４側
へのチタン等の拡散を抑制する。

【００５７】従って、本実施形態によると、柱状の金属
ルテニウムよりなる下部電極１３の側面に凹凸形状が形
成されているため下部電極１３の表面積を拡大でき、キ
ャパシタ１６の高さ寸法を低減することができると共
に、下部電極１３の表面部に酸化ルテニウムよりなる導
電性酸化物膜３１が形成されているため、容量値を低下
させることなく五酸化タンタルからの酸素の離脱を抑制
できるので、キャパシタ１６の所定の電気的特性を確実
に実現できる。

【００５８】以下、前記のように構成された半導体装置
の製造方法を図面を参照しながら説明する。

【００５９】図５（ａ）〜（ｃ）及び図６（ａ）〜
（ｃ）は本発明の第２の実施形態に係る半導体装置の製
造方法の工程順の断面構成を示している。まず、図５
（ａ）に示すように、シリコンよりなる半導体基板１１
の上にソース拡散領域を含むＭＯＳトランジスタ（図示
せず）を形成した後、半導体基板１１の上に全面にわた
って二酸化ケイ素よりなる層間絶縁膜１２を堆積し、該
層間絶縁膜１２におけるＭＯＳトランジスタのソース拡
散領域の上に、例えばポリシリコンよりなるコンタクト
１７と窒化チタンよりなる密着層１８とを順次形成す
る。その後、半導体基板１１の上に全面にわたって、下
部電極１３を形成するマスクとしてのアモルファスシリ
コン膜２１Ａを膜厚が７００ｎｍ程度に堆積し、フォト
リソグラフィーを用いてアモルファスシリコン膜２１Ａ
における密着層１８の上の領域に開口部２１ａを形成す
る。

【００６０】次に、図５（ｂ）に示すように、半導体基
板１１を真空チャンバーに移し、該半導体基板１１をジ
シラン雰囲気にさらした後、半導体基板１１に対して熱
処理を行なうことにより、アモルファスシリコン膜２１
Ａの表面に直径が約７０ｎｍ程度の半球状の突起状部２
１ｂを多数有するアモルファスシリコン膜２１Ｂを形成
する。

【００６１】次に、図５（ｃ）に示すように、スパッタ
法又はＣＶＤ法を用いて、ルテニウムがその表面部でマ
イグレーションを生じる程度の温度にまで加熱しなが
ら、アモルファスシリコン膜２１Ｂをマスクとして半導
体基板１１の上にルテニウム膜１３Ａを堆積する。この
とき、堆積したルテニウム膜１３Ａが各突起状部２１ｂ
に入り込むため、アモルファスシリコン膜２１Ｂの開口
部２１ａの壁面の凹凸形状が、ルテニウム膜１３Ａにお
けるアモルファスシリコン膜２１Ｂとの界面に転写され
る。

【００６２】次に、図６（ａ）に示すように、ＣＭＰ法
を用いて、ルテニウム膜１３Ａの上面部をアモルファス
シリコン膜２１Ｂの上面が露出するまで研磨した後、図
６（ｂ）に示すように、アモルファスシリコン膜２１Ｂ
に対してドライエッチングを行なって該アモルファスシ
リコン膜２１Ｂを除去することにより、高さが約６００
ｎｍの下部電極１３を形成する。

【００６３】次に、図６（ｃ）に示すように、酸素プラ
ズマを用いて半導体基板１１に対してアッシングを行な
って下部電極１３の表面を清浄にした後、酸素雰囲気中
で半導体基板１１を熱処理することにより、下部電極１
３の表面部に酸化ルテニウムよりなる導電性酸化物膜３
１を形成する。

【００６４】次に、ペンタエトキシタンタルと酸素とを
主原料とするＣＶＤ法を用いて、導電性酸化物膜３１の
上に、五酸化タンタルよりなる容量絶縁膜１４を形成す
る。その後、酸素雰囲気において半導体基板１１をアニ
ールをした後、容量絶縁膜１４の上に、ルテニウムより
なる上部電極１５と二酸化ケイ素よりなるパッシベーシ
ョン膜１９を順次堆積することにより、図４に示す下部
電極１３、導電性酸化物膜３１、容量絶縁膜１４及び上
部電極１５よりなるキャパシタ１６を形成する。

【００６５】なお、下部電極１４及上部電極１６におい
て、ルテニウムの代わりにイリジウム又はタングステン
を用いてもよい。タングステンの場合は、図６（ｃ）に
おいて、導電性酸化物膜３１を形成する代わりに、窒素
源となるアンモニア雰囲気中で半導体基板１１を熱処理
することにより、窒化タングステンよりなる導電性窒化
物膜を形成する。

【００６６】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【００６７】図７は本発明の第３の実施形態に係る半導
体装置としてのキャパシタの断面構成を示し、図７にお
いて、図１に示す構成部材と同一の構成部材には同一の
符号を付すことにより説明を省略する。図７において、
半導体基板１１上のコンタクト１７の上に形成された下
部電極４１は、電極全体が導電性酸化物である二酸化ル
テニウムよりなり、その側面に凹凸形状が形成されてい
るため、該下部電極４１の表面積が拡大しキャパシタ１
６の高さ寸法を低減できると共に、容量絶縁膜１４を構
成する五酸化タンタルからの下部電極４１側への酸素の
離脱を抑制できるため、キャパシタ１６の所定の電気的
特性を確実に実現できる。

【００６８】以下、前記のように構成された半導体装置
の製造方法を図面を参照しながら説明する。

【００６９】図８（ａ）〜（ｃ）及び図９（ａ）〜
（ｃ）は本発明の第３の実施形態に係る半導体装置の製
造方法の工程順の断面構成を示している。まず、図８
（ａ）に示すように、シリコンよりなる半導体基板１１
の上にソース拡散領域を含むＭＯＳトランジスタ（図示
せず）を形成した後、半導体基板１１の上に全面にわた
って二酸化ケイ素よりなる層間絶縁膜１２を堆積し、該
層間絶縁膜１２におけるＭＯＳトランジスタのソース拡
散領域の上に、例えばポリシリコンよりなるコンタクト
１７と、窒化チタンよりなる密着層１８とを順次形成す
る。その後、半導体基板１１の上に全面にわたって、下
部電極４１を形成するマスクとしてのホウ素（Ｂ）とリ
ン（Ｐ）とをドーピングした二酸化ケイ素（＝ＢＰＳ
Ｇ）膜５１を膜厚が７００ｎｍ程度に堆積し、フォトリ
ソグラフィーを用いてＢＰＳＧ膜５１における密着層１
８の上の領域に開口部５１ａを形成する。続いて、開口
部５１ａを含むＢＰＳＧ膜５１の全面にわたって、膜厚
が１００ｎｍ程度のアモルファスシリコンよりなる転写
用膜形成膜５２Ａを均一な膜厚に堆積する。

【００７０】次に、図８（ｂ）に示すように、転写用膜
形成膜５２ＡがＢＰＳＧ膜５１の開口部５１ａの壁面に
のみ残るように、該転写用膜形成膜５２Ａに対してドラ
イエッチングを行なって転写用膜５２Ｂを形成する。続
いて、図８（ｂ）に示すように、半導体基板１１を真空
チャンバーに移し、該半導体基板１１をジシラン雰囲気
にさらした後、半導体基板１１に対して熱処理を行なう
ことにより、転写用膜５２Ｂの表面部に直径が約７０ｎ
ｍ程度の半球状の突起状部５２ａを多数有する転写用膜
５２Ｃを形成する。

【００７１】次に、図９（ａ）に示すように、ルテニウ
ムと酸素とを原料とするスパッタ法又はＣＶＤ法を用い
て、二酸化ルテニウムがその表面部においてマイグレー
ションを生じる程度の温度にまで加熱しながら、ＢＰＳ
Ｇ膜５１及び転写用膜５２Ｃをマスクとして半導体基板
１１の上に二酸化ルテニウム膜４１Ａを堆積する。この
とき、堆積した二酸化ルテニウム膜４１Ａが転写用膜５
２Ｃの各突起状部５２ａに入り込むため、粗面化された
転写用膜５２Ｃの表面部の凹凸形状が、ルテニウム膜１
３Ａにおける転写用膜５２Ｃとの界面に転写される。

【００７２】次に、図９（ｂ）に示すように、ＣＭＰ法
を用いて、二酸化ルテニウム膜４１Ａの上面部をＢＰＳ
Ｇ膜５１の上面が露出するまで研磨した後、図９（ｃ）
に示すように、ＢＰＳＧ膜５１に対して霧状のフッ酸を
用いたエッチングを行なって該ＢＰＳＧ膜５１を選択的
に除去すると共に、アモルファスシリコンよりなる転写
用膜５２Ｃに対してドライエッチングを行なって該転写
用膜５２Ｃを除去することにより、高さが約６００ｎｍ
の下部電極４１を形成する。

【００７３】次に、酸素プラズマを用いて半導体基板１
１に対してアッシングを行なって下部電極４１の表面を
清浄にした後、ＣＶＤ法を用いて、ペンタエトキシタン
タルと酸素とを用いて五酸化タンタルよりなる容量絶縁
膜１４を下部電極４１の上に形成する。その後、酸素雰
囲気において半導体基板１１をアニールをした後、容量
絶縁膜１４の上に、ルテニウムよりなる上部電極１５と
二酸化ケイ素よりなるパッシベーション膜１９を順次堆
積することにより、図７に示す下部電極４１、容量絶縁
膜１４及び上部電極１５よりなるキャパシタ１６を形成
する。

【００７４】このように、本実施形態の製造方法による
と、柱状の下部電極４１を形成するマスクとしてのＢＰ
ＳＧ膜の開口部５１ａの壁面にのみ凹凸形状を有する転
写用膜５２Ｃを形成するため、二酸化ルテニウムよりな
る下部電極４１の表面積を容易に且つ確実に大きくする
ことができるので、所定の容量値を確保しつつ、下部電
極１３の高さ寸法を抑えることができる。

【００７５】なお、二酸化ルテニウムよりなる下部電極
４１を第１又は第２の実施形態の方法を用いて製造して
もよい。

【００７６】また、図９（ａ）に示す下部電極形成工程
において、半導体基板１１を加熱するため、下部電極４
１を構成する二酸化ルテニウムの配向性が向上すると共
にグレインサイズが大きくなるので、該下部電極４１の
上に形成される容量絶縁膜１４の結晶性が向上し、キャ
パシタ１６のリーク電流を抑えることができる。

【００７７】また、容量絶縁膜１４における酸素の下部
電極４１側への拡散を積極的に防ぐため、図９（ａ）に
示す下部電極形成工程において二酸化ルテニウム膜４１
Ａに対して酸素の取り込み率を上げたり、又は、図９
（ｃ）に示すように、下部電極４１の形成後に、該下部
電極４１に対して酸素アニールや酸素注入を行なって、
該下部電極４１の表面部に酸素をドーピングしたりする
ことにより、下部電極４１の表面部に酸素を過剰に存在
させてもよい。

【００７８】また、下部電極４１と同様に、上部電極に
二酸化ルテニウムを用いてもよい。

【００７９】また、下部電極４１に二酸化ルテニウムを
用いたが、二酸化イリジウム又は窒化タングステンを用
いてもよい。

【００８０】また、コンタクト１７と密着層１８との界
面にチタンシリサイドよりなる薄膜を形成すると、両者
の密着性がさらに向上する。

【００８１】また、図８（ａ）に示す開口部形成工程に
おいて、層間絶縁膜１２の全面に窒化チタン（ＴｉＮ）
よりなるエッチングストッパを形成してもよい。このよ
うにすると、二酸化ケイ素よりなる層間絶縁膜１２に対
するＢＰＳＧ膜５１のエッチング速度の選択比が向上す
るため、下部電極４１を確実に形成することができる。
この場合には、図９（ｃ）に示すように、ＢＰＳＧ膜５
１の選択エッチング後に、該エッチングストッパにドラ
イエッチングを行なえば該エッチングストッパを容易に
除去できる。

【００８２】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。

【００８３】図１０（ａ）〜（ｃ）は本発明の第４の実
施形態に係る半導体装置としてのキャパシタのマスクパ
ターンの平面構成を示している。本実施形態に係る半導
体装置の製造方法は、エキシマレーザ用の化学増幅型レ
ジストの表面をシリル化する際のシリル化層に生じる残
さ物を積極的に利用して、キャパシタの下部電極の側面
に凹凸形状を形成する。ここでは、島状のレジストパタ
ーンの周囲に凹凸形状を形成する方法を中心に説明す
る。

【００８４】まず、図１０（ａ）に示すように、例え
ば、二酸化ケイ素よりなるマスク形成膜（図示せず）の
上に、膜厚が０．６μｍ程度のネガ型の化学増幅型レジ
スト膜６１Ａを塗布した後、該化学増幅型レジスト膜６
１Ａの上面における、長辺が約０．８μｍで短辺が約
０．４μｍの方形のマスク領域６１ａに対して露光量を
１００ｍＪ／ｃｍ² 程度として露光する。続いて、化学
増幅型レジスト膜６１Ａに対して温度が１１０℃で６０
秒程度の露光後ベーキングを行なった後、化学増幅型レ
ジスト膜６１Ａを、例えば、キシレン中に３０％のビス
ジメチルアミノジメチルシラン及び１％のＮ−メチル−
２−ピロリドンをそれぞれ溶解させたシリル化溶液に約
１分間浸す。この間に、化学増幅型レジスト膜６１Ａの
マスク領域６１ａの表面部にシリコン化合物が析出して
なるシリル化層が形成されることによって該マスク領域
６１ａが硬化する。ここで、化学増幅型レジスト膜６１
Ａのマスク領域６１ａの周辺部、すなわち未露光領域に
シリコン化合物が通常の方法よりも多く析出するよう
に、シリル化時間を通常より長くしたり、露光時に意図
的に焦点をずらしたりしておく。さらに、通常はこの未
露光領域のシリコン化合物がマスクパターンの障害とな
らないように除去する必要があり、ブレークスルーエッ
チングと呼ばれる酸素とフッ化炭素（Ｃ₂ Ｆ₆ ）とを用
いたドライエッチングを行なうが、このエッチング時間
を通常よりも短くすることにより、化学増幅型レジスト
膜６１Ａのマスク領域６１ａの周囲に意図的に残さ物を
残す。

【００８５】次に、図１０（ｂ）に示すように、化学増
幅型レジスト膜６１Ａに対してメインエッチと呼ばれる
ドライ現像を行なう。すなわち、化学増幅型レジスト膜
６１Ａのマスク領域６１ａに析出してなるシリコン化合
物をマスクとし、酸素を用いて化学増幅型レジスト膜６
１Ａに対してマスク形成膜６２Ａを露出させるドライエ
ッチングを行なうことにより、周囲に外側に向かって突
出する残さ物よりなる多数の凸部を持つ島状のレジスト
パターン６１Ｂを形成する。ここで、凸部同士の間隔は
不規則であるが代表的な値は７０ｎｍ程度であり、ま
た、凸部の突出方向の長さは５０ｎｍ〜８０ｎｍ程度で
ある。この値は、膜厚が１０ｎｍ程度の容量絶縁膜が均
一に堆積できる凹凸形状のほぼ最小値であり、このレジ
ストパターン６１Ｂを用いてキャパシタの下部電極を形
成すれば、該下部電極の側面の表面積を極めて効果的に
増加させることができる。

【００８６】次に、図１０（ｃ）に示すように、レジス
トパターン６１Ｂを用いてマスク形成膜６２Ａに対して
ドライエッチングを行なうと、マスク形成膜６２Ａに
は、レジストパターン６１Ｂの凹凸形状が転写された二
酸化ケイ素よりなるマスクパターン６２Ｂを形成するこ
とができる。

【００８７】図１１は前記の方法を用いて製造されたル
テニウムよりなる下部電極を示している。図１１に示す
ように、例えば、シリコンよりなる半導体基板１１の上
に堆積された二酸化ケイ素よりなる層間絶縁膜１２に
は、半導体基板１１に形成されたソース拡散領域とルテ
ニウムよりなる下部電極６３とを電気的に接続するコン
タクト１７が形成されている。

【００８８】下部電極６３の製造方法の概略を説明する
と、図１１に示すように、層間絶縁膜１２の上に膜厚が
６００ｎｍのルテニウムよりなる金属膜を堆積する。そ
の後、該金属膜の上に、図１０（ｃ）に示す二酸化ケイ
素よりなるマスクパターン６２Ｂを選択的に形成した
後、酸素を主成分とするエッチングガスを用いると共に
島状のマスクパターン６２Ｂを用いて金属膜に対してド
ライエッチングを行なうことにより、図１１に示す金属
膜の側面に上下方向にひだ状の凹凸形状を有する下部電
極６３を容易に形成できる。

【００８９】続いて、第１の実施形態と同様に、酸素プ
ラズマを用いて半導体基板１１に対してアッシングを行
なって下部電極６３の表面を清浄にした後、ペンタエト
キシタンタルと酸素とを主原料とするＣＶＤ法を用い
て、五酸化タンタルよりなる容量絶縁膜を下部電極６３
の上に形成する。続いて、酸素雰囲気において半導体基
板１１をアニールをした後、容量絶縁膜の上に、ルテニ
ウムよりなる上部電極と二酸化ケイ素よりなるパッシベ
ーション膜を順次堆積することにより、下部電極、容量
絶縁膜及び上部電極よりなるキャパシタを形成する。

【００９０】このように、本実施形態によると、エキシ
マレーザ用の化学増幅型レジスト膜の表面部をシリル化
する際に、未露光領域に析出するシリコン化合物よりな
る残さ物を積極的に用いて、島状のレジストパターンの
周囲に凹凸形状を形成するため、該レジストパターン
を、例えば二酸化ケイ素よりなるマスクパターンに転写
し、転写されたマスクパターンを用いて下部電極となる
金属ルテニウム膜をエッチングすれば、ルテニウムより
なる柱状の下部電極の側面に上下方向に延びるひだ状の
凹凸形状を容易に且つ確実に形成することができる。

【００９１】これにより、ルテニウムよりなる下部電極
の表面積を容易に且つ確実に大きくすることができるの
で、所定の容量値を確保しつつ、下部電極の高さ寸法を
抑えることができる。

【００９２】（第５の実施形態）以下、本発明の第５の
実施形態について図面を参照しながら説明する。

【００９３】図１２（ａ）〜（ｃ）は本発明の第５の実
施形態に係る半導体装置としてのキャパシタのマスクパ
ターンの平面構成を示している。第４の実施形態におい
ては、凹凸形状を持つマスクパターンを島状に形成した
が、第５の実施形態においては、下部電極形成領域とな
る開口部を有するマスクパターンを形成し、該開口部の
壁面に凹凸形状を形成する。

【００９４】図１２（ａ）に示すように、例えば、膜厚
が０．６μｍ程度のＢＰＳＧよりなるマスク形成膜（図
示せず）の上に、膜厚が０．６μｍ程度のエキシマレー
ザ用で且つネガ型の化学増幅型レジスト膜７１Ａを塗布
した後、長辺が約０．８μｍで短辺が約０．４μｍの方
形の開口部形成領域７１ａをマスクして、露光量を１０
０ｍＪ／ｃｍ² 程度として化学増幅型レジスト膜７１Ａ
の上面を露光する。

【００９５】続いて、化学増幅型レジスト膜７１Ａに対
して温度が１１０℃で６０秒程度の露光後ベーキングを
行なった後、マスク形成膜を、前述のシリル化溶液に約
１分間浸す。ここで、化学増幅型レジスト膜７１Ａの開
口部形成領域７１ａの内側の領域、すなわち未露光領域
にシリコン化合物が通常の方法よりも多く析出するよう
に、シリル化時間を通常より長くしたり、露光時に意図
的に焦点をずらしたりし、さらに、ブレークスルーエッ
チングのエッチング時間を通常よりも短くすることによ
り、化学増幅型レジスト膜７１Ａの開口部形成領域７１
ａの壁面に意図的に残さ物を残す。

【００９６】次に、図１２（ｂ）に示すように、化学増
幅型レジスト膜７１Ａの開口部形成領域７１ａの外側部
分に析出してなるシリル化層をマスクとして化学増幅型
レジスト膜７１Ａに対して酸素を用いて、開口部形成領
域７１ａにマスク形成膜７２Ａを露出させるドライエッ
チングを行なうことにより、壁面に内側に向かって突出
する残さ物よりなる多数の凸部を持つ開口部７１ｂを有
するレジストパターン７１Ｂを形成する。ここで、第４
の実施形態と同様に、凸部同士の間隔は不規則であるが
代表的な値は７０ｎｍ程度であり、また、凸部の突出方
向の長さは５０ｎｍ〜８０ｎｍ程度である。

【００９７】次に、図１２（ｃ）に示すように、塩素
（Ｃｌ₂ ）と臭化水素（ＨＢｒ）とをエッチングガスと
し、レジストパターン７１Ｂを用いてマスク形成膜７２
Ａに対して異方性ドライエッチングを行なうと、マスク
形成膜７２Ａには、レジストパターン７１Ｂの開口部７
１ｂ壁面の凹凸形状が転写された開口部７２ａを有する
マスクパターン７２Ｂが形成される。

【００９８】図１３は前記の方法を用いて製造されたル
テニウムよりなる下部電極を示している。図１３に示す
ように、例えば、シリコンよりなる半導体基板１１の上
に堆積されたノンドープの二酸化ケイ素よりなる層間絶
縁膜１２には、半導体基板１１に形成されたソース拡散
領域とルテニウムよりなる下部電極７３とを電気的に接
続するコンタクト１７が形成されている。

【００９９】下部電極７３の製造方法の概略を説明する
と、図１３に示すように、層間絶縁膜１２の上に下部電
極７３を形成するためのＢＰＳＧよりなるマスク形成膜
７２Ａからマスクパターン７２Ｂを形成した後、ルテニ
ウムよりなる金属材料を開口部７２ａに充填する。その
後、ＣＭＰ法を用いて開口部７２ａを除く領域の金属材
料を除去すると共に、マスクパターン７２Ｂに対して霧
状のフッ酸を用いたエッチングを行なって該マスクパタ
ーン７２Ｂを選択的に除去すると、図１３に示すよう
に、側面に上下方向に延びるひだ状の凹凸形状を有する
下部電極７３を容易に形成できる。

【０１００】続いて、第１の実施形態と同様に、酸素プ
ラズマを用いて半導体基板１１に対してアッシングを行
なって下部電極７３の表面を清浄にした後、ＣＶＤ法を
用いて、ペンタエトキシタンタルと酸素とを用いて五酸
化タンタルよりなる容量絶縁膜を下部電極７３の上に形
成する。続いて、酸素雰囲気において半導体基板１１を
アニールをした後、容量絶縁膜の上に、ルテニウムより
なる上部電極と二酸化ケイ素よりなるパッシベーション
膜を順次堆積することにより、下部電極、容量絶縁膜及
び上部電極よりなるキャパシタを形成する。

【０１０１】このように、本実施形態によると、エキシ
マレーザ用の化学増幅型レジスト膜の表面部をシリル化
する際に、未露光領域に析出するシリコン化合物よりな
る残さ物を積極的に用いて、レジストパターンの開口部
の壁面に凹凸形状を形成するため、該レジストパターン
を、例えばＢＰＳＧよりなるマスクパターンに転写し、
転写されたマスクパターンの開口部に金属ルテニウムを
充填すれば、柱状の下部電極の側面に上下方向に延びる
ひだ状の凹凸形状を容易に且つ確実に形成することがで
きる。

【０１０２】これにより、金属ルテニウムよりなる下部
電極の表面積を容易に且つ確実に大きくすることができ
るので、所定の容量値を確保しつつ、下部電極の高さ寸
法を抑えることができる。

【０１０３】なお、本実施形態においては、下部電極に
ルテニウムを用いたが、イリジウム又はタングステンを
用いてもよい。

【０１０４】（第５の実施形態の一変形例）以下、本発
明の第５の実施形態の一変形例について図面を参照しな
がら説明する。

【０１０５】図１４（ａ）及び（ｂ）は本実施形態の一
変形例に係る半導体装置としてのキャパシタのマスクパ
ターンの断面構成を示している。図１４（ａ）及び
（ｂ）において、図１に示す構成部材と同一の構成部材
には同一の符号を付すことにより説明を省略する。図１
４（ａ）に示すように、ノンドープの二酸化シリコンよ
りなる層間絶縁膜１２の上におけるコンタクト１７を含
む領域に開口部８１ａを有し、下部電極を形成するため
のＢＰＳＧよりなるマスクパターン８１が形成されてい
る。

【０１０６】マスクパターン８１は、膜厚がそれぞれ６
０ｎｍ程度のｎ型アモルファスシリコン層８１ｎとｐ型
アモルファスシリコン層８１ｐとを交互に積層させてな
る積層構造を有しており、まず、開口部８１ａを、第５
の実施形態で説明したように、マスクパターン８１の上
にエキシマレーザ用で且つネガ型の化学増幅型レジスト
膜に図１２（ｃ）に示すマスクパターン７２Ｂの開口部
７２ａと同様の方法を用いて形成する。

【０１０７】次に、図１４（ｂ）に示すように、マスク
パターン８１に対して塩素と臭化水素とを用いて該マス
クパターン８１の開口部８１ａの壁面に対して等方性ド
ライエッチングを行なうと、ｎ型アモルファスシリコン
はｐ型アモルファスシリコンよりもエッチング速度が大
きいため、各ｎ型アモルファスシリコン層８１ｎが各ｐ
型アモルファスシリコン層８１ｐよりも大きく削れるの
で、開口部８１ａの壁面には、周方向に凹凸パターンを
持つと共に該凹凸パターンが互いに上下方向にずれた凹
凸形状が形成される。

【０１０８】図１５はマスクパターン８１を用いて製造
されたルテニウムよりなる下部電極８２を示している。
下部電極８２の製造方法の概略を説明すると、層間絶縁
膜１２の上に下部電極８２を形成するマスクとしてのＢ
ＰＳＧよりなるマスクパターン８１を選択的に形成した
後、ルテニウムよりなる金属材料を開口部８１ａに充填
する。その後、ＣＭＰ法を用いて開口部８１ａを除く領
域の金属材料を除去すると共に、マスクパターン８１に
対して霧状のフッ酸を用いたエッチングを行なって選択
的に除去すると、図１５に示すように、側面に縦横に多
数の凹凸形状を有する下部電極８２を容易に形成でき
る。

【０１０９】続いて、第５の実施形態形態と同様にし
て、下部電極の上に、五酸化タンタルよりなる容量絶縁
膜、ルテニウムよりなる上部電極及び二酸化ケイ素より
なるパッシベーション膜を順次堆積することにより、下
部電極、容量絶縁膜及び上部電極よりなるキャパシタを
形成する。

【０１１０】このように、本実施形態の一変形例による
と、エキシマレーザ用の化学増幅型レジスト膜の表面部
をシリル化する際に、未露光領域に析出するシリコン化
合物よりなる残さ物を積極的に用いて、レジストパター
ンの開口部の壁面に該開口部の内側にひげ状の突出部を
持つ凹凸形状を形成すると共に、該レジストパターンを
用いて形成された下部電極を形成するためのマスクパタ
ーンをエッチング速度が互いに異なる薄膜を交互に積層
して形成しておき、該マスクパターンに対して等方性の
ドライエッチングを行なうことにより、マスクパターン
の開口部の壁面に、周方向に凹凸パターンを持つと共に
該凹凸パターンが互いに上下方向にずれた凹凸形状を形
成する。従って、該マスクパターンの開口部に金属ルテ
ニウムを充填すれば、柱状の下部電極の側面に縦横の凹
凸形状を容易に且つ確実に形成することができる。

【０１１１】これにより、金属ルテニウムよりなる下部
電極の側面に縦横の凹凸形状を形成することにより、下
部電極の表面積をさらに拡大することができるので、下
部電極の高さ寸法を一層抑えることができる。

【０１１２】なお、本変形例においても、下部電極にル
テニウムを用いたが、イリジウム又はタングステンを用
いてもよい。

【０１１３】

【発明の効果】本発明の第１の半導体装置によると、金
属よりなる柱状の下部電極の側面に凹凸形状が形成され
ているため、該下部電極の側面の表面積が拡大するの
で、キャパシタの容量を大きくできる。従って、所定の
容量値を確保しつつ、下部電極の高さ寸法を抑えること
ができるため、ビアホールのアスペクト比を小さくでき
るので、このキャパシタを用いてＤＲＡＭを製造する
と、周辺回路部におけるビアの高さ寸法を小さくでき、
その結果、ＤＲＡＭの高集積化が容易になる。

【０１１４】また、下部電極の表面積が大きくなると容
量値を大きくできるため、１つのセンスアンプにより多
くのセルを接続できるので、ＤＲＡＭのチップサイズを
小さくすることができる。

【０１１５】第１の半導体装置において、金属がルテニ
ウム、イリジウム、白金又はタングステンであると、下
部電極の側面に凹凸形状を確実に形成することができ
る。

【０１１６】第１の半導体装置において、金属が微量の
酸素を含むルテニウム又はイリジウムであると、容量絶
縁膜が酸化物よりなる場合には、該容量絶縁膜からの下
部電極側への酸素の拡散を抑制することができるため、
容量絶縁膜の所定の絶縁特性が劣化しないので、すなわ
ちリーク電流の発生が防止できるので、半導体装置の信
頼性を向上させることができる。

【０１１７】第１の半導体装置において、下部電極はそ
の表面部に、金属が酸化されてなる導電性酸化物膜又は
金属が窒化されてなる導電性窒化物膜が形成されている
と、これらの酸化物膜又は窒化物膜は導電性を有してい
るため、容量絶縁膜が酸化物よりなる場合には、キャパ
シタの容量値を低下させることなく、容量絶縁膜からの
下部電極側への酸素の拡散を抑制することができるた
め、容量絶縁膜の所定の絶縁特性が劣化しないので、半
導体装置の信頼性を向上させることができる。

【０１１８】本発明の第２の半導体装置によると、第１
の半導体装置と同様の効果を得られる上に、容量絶縁膜
にタンタル酸化物等の酸化物を用いる場合には該酸化物
からの酸素の拡散を抑制するため、容量絶縁膜の所定の
絶縁特性が劣化しないので、半導体装置の信頼性を向上
させることができる。

【０１１９】本発明の第１の半導体装置の製造方法によ
ると、下部電極の側面の表面積を拡大できるため、キャ
パシタの容量を大きくできるので、所定の容量値を確保
しつつ、下部電極の高さ寸法を抑えることができる。こ
れにより、ビアホールのアスペクト比を小さくできるの
で、ビアを確実に形成することができ、歩留まり及び信
頼性を向上させることができる。

【０１２０】本発明の第２の半導体装置の製造方法によ
ると、第１の半導体装置の製造方法と同様の効果を得ら
れる上に、下部電極を形成するための膜に設けられた開
口部の壁面に凹凸形状を持つ転写用膜を形成するため、
下部電極を形成するための膜の材料の自由度及びエッチ
ングの自由度が高くなる。

【０１２１】第１及び第２の半導体装置の製造方法にお
いて、導電性材料が金属よりなると、粗面化が困難な金
属を下部電極に用いても該下部電極の側面を確実に粗面
化することができる。

【０１２２】本発明の第３の半導体装置の製造方法によ
ると、第１の半導体装置の製造方法と同様の効果を得ら
れる上に、化学増幅型レジストを用いてパターンを確定
するためのシリル化処理を行なう際に、一般に製造時の
障害となる残さ物を積極的に利用することにより、パタ
ーンの周囲に凹凸形状を持つ島状のシリル化層を選択的
に形成し、この凹凸形状をマスクとして下部電極の側面
に上下方向に延びるひだ状の凹凸形状を形成するため、
フォトリソグラフィーにおけるドライ現像化にも確実に
対応できる。

【０１２３】本発明の第４の半導体装置の製造方法によ
ると、化学増幅型レジストを用いたレジストパターンを
形成する際に、第３の半導体装置の製造方法におけるポ
ジ型レジストパターンに限らず、ネガ型レジストパター
ンであっても第３の半導体装置の製造方法と同様の効果
を得ることができる。

【０１２４】第４の半導体装置の製造方法において、膜
堆積工程が、エッチング速度が互いに異なる部材よりな
る薄膜を交互に積層しながら堆積する工程を含み、膜開
口工程が、膜の開口部に対して等方性エッチングを行な
うことにより、開口部の壁面に、周方向に凹凸パターン
を持つと共に前記凹凸パターンが上下方向に互いにずれ
た凹凸形状を形成する工程を含むと、下部電極の側面
に、縦横の凹凸形状を容易に且つ確実に形成することが
できるため、下部電極の表面積をさらに拡大することが
できるので、下部電極の高さ寸法を一層抑えることがで
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置を示
す構成断面図である。

【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置の製造方法を示すの工程順断面図である。

【図３】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る半導体装置の製造方法を示すの工程順断面図である。

【図４】本発明の第２の実施形態に係る半導体装置を示
す構成断面図である。

【図５】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法を示すの工程順断面図である。

【図６】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法を示すの工程順断面図である。

【図７】本発明の第３の実施形態に係る半導体装置を示
す構成断面図である。

【図８】（ａ）〜（ｃ）は本発明の第３の実施形態に係
る半導体装置の製造方法を示すの工程順断面図である。

【図９】（ａ）〜（ｃ）は本発明の第３の実施形態に係
る半導体装置の製造方法を示すの工程順断面図である。

【図１０】（ａ）〜（ｃ）は本発明の第４の実施形態に
係る半導体装置のマスクパターンを示し、（ａ）はレジ
スト膜の平面図であり、（ｂ）はレジストパターンの平
面図であり、（ｃ）はマスクパターンの平面図である。

【図１１】本発明の第４の実施形態に係る半導体装置の
下部電極を示す斜視図である。

【図１２】（ａ）〜（ｃ）本発明の第５の実施形態に係
る半導体装置のマスクパターンを示し、（ａ）はレジス
ト膜の平面図であり、（ｂ）はレジストパターンの平面
図であり、（ｃ）はマスクパターンの断面斜視図であ
る。

【図１３】本発明の第５の実施形態に係る半導体装置の
下部電極を示す斜視図である。

【図１４】（ａ）及び（ｂ）は本発明の第５の実施形態
の一変形例に係る半導体装置のマスクパターンを示し、
（ａ）は下部電極のマスクパターンの第１段階の凹凸形
状を示す断面斜視図であり、（ｂ）は下部電極のマスク
パターンの第２段階の凹凸形状を示す断面斜視図であ
る。

【図１５】本発明の第５の実施形態の一変形例に係る半
導体装置の下部電極を示す斜視図である。

【符号の説明】

１１半導体基板１２層間絶縁膜１３下部電極１３Ａルテニウム膜１４容量絶縁膜１５上部電極１６キャパシタ１７コンタクト１８密着層１９パッシベーション膜２１Ａアモルファスシリコン膜２１Ｂアモルファスシリコン膜２１ａ開口部２１ｂ突起状部３１導電性酸化物膜４１下部電極４１Ａ二酸化ルテニウム膜５１ＢＰＳＧ膜５１ａ開口部５２Ａ転写用膜形成膜５２Ｂ転写用膜５２Ｃ転写用膜５２ａ突起状部６１Ａ化学増幅型レジスト膜６１ａマスク領域６１Ｂレジストパターン（シリル化層）６２Ａマスク形成膜６２Ｂマスクパターン６３下部電極７１Ａ化学増幅型レジスト膜７１ａ開口部形成領域７１Ｂレジストパターン（シリル化層）７２Ａマスク形成膜７２Ｂマスクパターン７２ａ開口部７３下部電極８１マスクパターン８１ｎｎ型アモルファスシリコン層８１ｐｐ型アモルファスシリコン層８１ａ開口部８２下部電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者松尾隆弘大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板の上に形成され、金属よりな
る柱状の下部電極と、該下部電極の上に形成された容量
絶縁膜と、該容量絶縁膜の上に形成された上部電極とを
備え、前記下部電極の側面は凹凸形状を有していることを特徴
とする半導体装置。
【請求項２】前記金属はルテニウム、イリジウム、白
金又はタングステンであることを特徴とする請求項１に
記載の半導体装置。
【請求項３】前記金属は微量の酸素を含むルテニウム
又はイリジウムであることを特徴とする請求項１に記載
の半導体装置。
【請求項４】前記下部電極はその表面部に、前記金属
が酸化されてなる導電性酸化物膜又は前記金属が窒化さ
れてなる導電性窒化物膜を有していることを特徴とする
請求項１に記載の半導体装置。
【請求項５】前記金属はルテニウム又はイリジウムで
あり、前記導電性酸化物膜は二酸化ルテニウム又は二酸
化イリジウムよりなることを特徴とする請求項４に記載
の半導体装置。
【請求項６】前記金属はタングステンであり、前記導
電性窒化物膜は窒化タングステンよりなることを特徴と
する請求項４に記載の半導体装置。
【請求項７】半導体基板の上に形成され、導電性酸化
物又は導電性窒化物よりなる柱状の下部電極と、該下部
電極の上に形成された容量絶縁膜と、該容量絶縁膜の上
に形成された上部電極とを備え、前記下部電極の側面は凹凸形状を有していることを特徴
とする半導体装置。
【請求項８】前記導電性酸化物は二酸化ルテニウム又
は二酸化イリジウムであることを特徴とする請求項７に
記載の半導体装置。
【請求項９】前記導電性窒化物は窒化タングステンで
あることを特徴とする請求項７に記載の半導体装置。
【請求項１０】半導体基板の上に、壁面に凹凸形状を
持つ開口部を有する膜を堆積する膜堆積工程と、前記膜の前記開口部に導電性性材料を充填することによ
り、側面に前記開口部の前記壁面の凹凸形状が転写され
た下部電極を形成する下部電極形成工程と、前記膜を除去する膜除去工程と、前記下部電極の上に容量絶縁膜を形成する容量絶縁膜形
成工程と、前記容量絶縁膜の上に上部電極を形成する上部電極形成
工程とを備えていることを特徴とする半導体装置の製造
方法。
【請求項１１】前記導電性材料は金属よりなることを
特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】前記膜除去工程と前記容量絶縁膜形成
工程との間に、前記下部電極の表面部に前記金属の酸化物膜又は窒化物
膜を形成する工程をさらに備えていることを特徴とする
請求項１１に記載の半導体装置の製造方法。
【請求項１３】前記導電性材料は金属酸化物又は金属
窒化物よりなることを特徴とする請求項１０に記載の半
導体装置の製造方法。
【請求項１４】半導体基板の上に開口部を有する膜を
堆積する膜堆積工程と、前記開口部の前記壁面に凹凸形状を持つ転写用膜を形成
する転写用膜形成工程と、前記転写用膜が形成された前記開口部に導電性材料を充
填することにより、側面に前記転写用膜の凹凸形状が転
写された下部電極を形成する下部電極形成工程と、前記膜及び転写用膜を除去する膜除去工程と、前記下部電極の上に容量絶縁膜を形成する容量絶縁膜形
成工程と、前記容量絶縁膜の上に上部電極を形成する上部電極形成
工程とを備えていることを特徴とする半導体装置の製造
方法。
【請求項１５】前記導電性材料は金属よりなることを
特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】前記膜除去工程と前記容量絶縁膜形成
工程との間に、前記下部電極の表面部に前記金属の酸化物膜又は窒化物
膜を形成する工程をさらに備えていることを特徴とする
請求項１５に記載の半導体装置の製造方法。
【請求項１７】前記導電性材料は金属酸化物又は金属
窒化物よりなることを特徴とする請求項１４に記載の半
導体装置の製造方法。
【請求項１８】半導体基板の上に導体膜を堆積する導
体膜堆積工程と、前記導体膜の上にレジスト膜を塗布するレジスト膜塗布
工程と、前記レジスト膜に対してパターン露光した後、前記レジ
スト膜の表面部をシリル化することにより、周囲に凹凸
形状を持つ島状のシリル化層を選択的に形成するシリル
化層形成工程と、前記シリル化層をマスクとして前記レジスト膜を現像す
ることにより、周囲に凹凸形状を持つ島状のレジストパ
ターンを形成するレジストパターン形成工程と、前記レジストパターンをマスクとして前記導体膜に対し
てエッチングを行なうことにより、前記導体膜よりな
り、側面に上下方向に延びるひだ状の凹凸形状を持つ下
部電極を形成する下部電極形成工程と、前記下部電極の上に容量絶縁膜を形成する容量絶縁膜形
成工程と、前記容量絶縁膜の上に上部電極を形成する上部電極形成
工程とを備えていることを特徴とする半導体装置の製造
方法。
【請求項１９】半導体基板の上に膜を堆積する膜堆積
工程と、前記膜の上にレジスト膜を塗布するレジスト膜塗布工程
と、前記レジスト膜に対してパターン露光した後、前記レジ
スト膜の表面部をシリル化することにより、壁面に凹凸
形状を持つ開口部を有するシリル化層を選択的に形成す
るシリル化層形成工程と、前記シリル化層をマスクとして前記レジスト膜を現像す
ることにより、壁面に凹凸形状を持つ開口部を有するレ
ジストパターンを形成するレジストパターン形成工程
と、前記レジストパターンをマスクとして前記膜に対してエ
ッチングを行なうことにより、前記膜に、壁面に上下方
向に延びるひだ状の凹凸形状を持つ開口部を形成する膜
開口工程と、前記膜の前記開口部に導電性材料を充填することによ
り、側面に前記開口部の前記壁面の凹凸形状が転写され
た下部電極を形成する下部電極形成工程と、前記膜を除去する膜除去工程と、前記下部電極の上に容量絶縁膜を形成する容量絶縁膜形
成工程と、前記容量絶縁膜の上に上部電極を形成する上部電極形成
工程とを備えていることを特徴とする半導体装置の製造
方法。
【請求項２０】前記膜堆積工程は、エッチング速度が
互いに異なる部材よりなる薄膜を交互に積層しながら堆
積する工程を含み、前記膜開口工程は、前記膜の前記開口部に対して等方性
エッチングを行なうことにより、前記開口部の壁面に、
周方向に凹凸パターンを持つと共に前記凹凸パターンが
互いに上下方向にずれた凹凸形状を形成する工程を含む
ことを特徴とする請求項１９に記載の半導体装置の製造
方法。