JPH11177044A - 半導体素子のキャパシタ製造方法及びこれによって製造される半導体キャパシタ - Google Patents

半導体素子のキャパシタ製造方法及びこれによって製造される半導体キャパシタ

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JPH11177044A
JPH11177044A JP10201699A JP20169998A JPH11177044A JP H11177044 A JPH11177044 A JP H11177044A JP 10201699 A JP10201699 A JP 10201699A JP 20169998 A JP20169998 A JP 20169998A JP H11177044 A JPH11177044 A JP H11177044A
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Abstract

(57)【要約】 【課題】 下部電極物質層の表面積が安定して増加して
キャパシタの容量を極大化させる半導体素子のキャパシ
タ製造方法及びこれによって製造される半導体キャパシ
タを提供する。 【解決手段】 パターンが形成された半導体基板２０上
に酸化膜２４を最上層に含む所定の絶縁膜２２を順次に
形成した後、コンタクトホールが形成されるように所定
の絶縁膜２２を除去し、コンタクトホールを含む半導体
基板２０の酸化膜２４上にキャパシタの下部電極物質層
を形成し、酸化膜２４の所定の領域が露出するように下
部電極物質層を除去し、下部電極物質層の除去で露出す
る酸化膜２４をアンダーカットし、酸化膜２４のアンダ
ーカットによって露出する下部電極物質層の下部表面を
含む表面を洗浄し、酸化膜２４のアンダーカットによっ
て露出する下部電極物質層の下部表面を含む表面積が増
加するようにへミスぺリカルグレーン工程を遂行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子キャパシ
タ製造方法及びこれによって製造される半導体キャパシ
タに関するもので、より詳しくは酸化膜のアンダーカッ
ト及び洗浄工程をインシチュ（In−situ）で遂行した
後、へミスぺリカルグレーン工程（Hemi Spherical Gra
in Process：以下ＨＳＧ工程とする）を遂行する半導体
素子のキャパシタ製造方法及びこれによって製造される
半導体キャパシタに関するものである。
【０００２】
【従来の技術】一般に半導体素子の構成要素の中でキャ
パシタはそれぞれの情報に対する電荷を蓄積する記憶素
子に利用される。キャパシタの容量は、その表面積に比
例するので最近の半導体素子のキャパシタはその表面積
を増加させるためにいくつかの方法を製造工程に適用し
ている。
【０００３】ここで、キャパシタの表面積は主にキャパ
シタに製造されるストリッジ電極、即ち、下部電極物質
層であるポリシリコン膜を半球型に形成するＨＳＧ工程
を遂行してその表面積を増加させる。
【０００４】図１〜図４は従来の半導体素子のキャパシ
タ製造方法の各過程における半導体素子のキャパシタを
表す。先ず、図１に示すようにパターンが形成された半
導体基板１０上に絶縁膜１２及び酸化膜１４を順次的に
形成させてコンタクトホールを形成する。次に、コンタ
クトホールに形成される絶縁膜１２及び酸化膜１４の側
壁にサイドウォールスペーサー１６を形成する。次に、
サイドウォールスペーサー１６が形成されたコンタクト
ホールを含む半導体基板１０の上部にキャパシタの下部
電極物質層であるポリシリコン膜１８を所定のパターン
で形成する。
【０００５】さらに、図２に示すようにポリシリコン膜
１８の表面積を増加させるＨＳＧ工程を遂行してポリシ
リコン膜１８の表面を半球型に形成する。次に、図３に
示すように所定のパターンが形成されるようにポリシリ
コン膜１８を除去させた領域に露出される下部膜である
酸化膜１４をアンダーカットさせる工程を遂行する。次
に、図４に示すように酸化膜１４がアンダーカットされ
た半導体基板１０を洗浄する。
【０００６】上述の構成からなる従来の半導体素子のキ
ャパシタの製造では、ポリシリコン膜１８の表面積を増
加させるＨＳＧ工程を遂行した後、酸化膜１４のアンダ
ーカット及び洗浄工程を遂行する。そして酸化膜１４の
アンダーカット及び洗浄工程の遂行時利用される薬品等
の影響によってＨＳＧ工程の遂行で形成させた半球型の
ポリシリコン膜１８の表面は破壊される。このような半
球型に形成したポリシリコン膜１８の表面の破壊は、キ
ャパシタで形成される下部電極であるポリシリコン膜１
８の表面積を減少させるのでキャパシタの容量を低下さ
せる原因として作用する。
【０００７】従って、従来の半導体素子のキャパシタ製
造時、キャパシタに形成される下部電極物質層であるポ
リシリコン膜の表面積の破壊によるキャパシタの容量の
低下により半導体素子の信頼性が低下するという問題が
あった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、キャ
パシタに形成される下部電極物質層の表面積を安定して
確保し、キャパシタの容量を増加させることで、半導体
素子の信頼性を向上させるための半導体素子のキャパシ
タ製造方法及びこれによって製造される半導体キャパシ
タを提供することにある。
【０００９】
【発明を解決するための手段】本発明の請求項１記載の
半導体素子のキャパシタ製造方法は、パターンが形成さ
れた半導体基板上に酸化膜を最上層に含む所定の絶縁膜
を順次的に形成した後、コンタクトホールが形成される
ように所定の絶縁膜を除去する段階と、コンタクトホー
ルを含む半導体基板の酸化膜上にキャパシタの下部電極
物質層を形成する段階と、酸化膜の所定の領域が露出す
るように下部電極物質層を除去する段階と、下部電極物
質層の除去で露出する酸化膜をアンダーカットする段階
と、アンダーカットによって露出する下部電極物質層の
下部表面を含む表面を洗浄する段階と、アンダーカット
によって露出する下部電極物質層の下部表面を含む表面
積が増加するようにへミスぺリカルグレーン工程（Hemi
Spherical Grain Process）を遂行する段階とを含む。
【００１０】本発明の請求項２記載の半導体素子のキャ
パシタ製造方法によると、コンタクトホールが形成され
るように所定の絶縁膜を除去する段階とその上部に下部
電極物質層を形成する段階の前に、コンタクトホールを
形成させる所定の絶縁膜の側壁にサイドウォールスペー
サー（side wall spacer）を形成する段階をさらに備え
る。本発明の請求項３記載の半導体素子のキャパシタ製
造方法によると、へミスぺリカルグレーン工程の遂行で
表面積が増加された下部電極物質層を洗浄した後、下部
電極物質層上に絶縁膜を形成させる段階をさらに備え
る。
【００１１】本発明の請求項４記載の半導体素子のキャ
パシタ製造方法によると、酸化膜の下部の所定の膜は、
層間絶縁膜である。本発明の請求項５記載の半導体素子
のキャパシタ製造方法によると、酸化膜は、熱酸化膜
（High Temperature Oxide）である。本発明の請求項６
記載の半導体素子のキャパシタ製造方法によると、酸化
膜は、１，０００Å〜２，０００Åの厚さで形成する。
【００１２】本発明の請求項７記載の半導体素子のキャ
パシタ製造方法によると、層間絶縁膜は、ＢＰＳＧ膜で
ある。
【００１３】本発明の請求項８記載の半導体素子のキャ
パシタ製造方法によると、下部電極物質層は、ポリシリ
コン膜である。本発明の請求項９記載の半導体素子のキ
ャパシタ製造方法によると、ポリシリコン膜は、アモフ
ァスポリシリコン膜（Amophous Poly Silicon Film）で
ある。本発明の請求項１０記載の半導体素子のキャパシ
タ製造方法によると、ポリシリコン膜は、７，０００Å
〜１２，０００Åの厚さに形成する。
【００１４】本発明の請求項１１記載の半導体素子のキ
ャパシタ製造方法によると、アンダーカット工程及び洗
浄工程は、お互い異なる薬品が収容されるバスを利用し
てインシチュ（In‐situ）で遂行する。本発明の請求項
１２記載の半導体素子のキャパシタ製造方法によると、
アンダーカット及び洗浄は、ＨＦ及びＮＨ4Ｆが混合さ
れた薬品を利用した第１バス工程、ＳＣ−１薬品を利用
した第２バス工程及びＨＦ薬品を利用した第３バス工程
を順次に遂行する。本発明の請求項１３記載の半導体素
子のキャパシタ製造方法によると、第１バス工程は、２
０℃〜３０℃の温度で９０秒〜１２０秒の時間で工程を
遂行する。
【００１５】本発明の請求項１４記載の半導体素子のキ
ャパシタ製造方法によると、第２バス工程は、６０℃〜
８０℃の温度で３００秒〜６００秒の時間で工程を遂行
する。本発明の請求項１５記載の半導体素子のキャパシ
タ製造方法によると、第３バス工程は、２０℃〜３０℃
の温度で６０秒〜１８０秒の時間で工程を遂行する。本
発明の請求項１６記載の半導体素子のキャパシタ製造方
法によると、サイドウォールスペーサーは、窒化膜で形
成する。
【００１６】本発明の請求項１７記載の半導体素子のキ
ャパシタ製造方法によると、へミスぺリカルグレーン工
程は、シーディング工程（Seeding Process）及びアニ
ール工程（Anneal Process）を順次に遂行する。本発明
の請求項１８記載の半導体素子のキャパシタ製造方法に
よると、シーティング工程及びアニール工程は、同一チ
ャンバー内でインシチュ（In−situ）で遂行する。本発
明の請求項１９記載の半導体素子のキャパシタ製造方法
によると、シーディング工程は、５５０℃〜５７０℃の
温度及び１０-2Ｔｏｒｒ〜１０-4Ｔｏｒｒの圧力で４５
分〜５５分の時間で遂行する。
【００１７】本発明の請求項２０記載の半導体素子のキ
ャパシタ製造方法によると、シーディング工程は、既に
供給されたＨｅガスに１分当り８０ｃｃ〜１４０ｃｃの
ＳｉＨ4ガスを供給しながら遂行する。本発明の請求項
２１記載の半導体素子のキャパシタ製造方法によると、
シーディング工程は、Ｈｅガス及びＳｉＨ4ガスが１〜
１．５：１の混合比を維持するように遂行する。
【００１８】本発明の請求項２２記載の半導体素子のキ
ャパシタ製造方法によると、アニール工程は、５５０℃
〜５７０℃の温度及び１０-7Ｔｏｒｒ〜１０-9Ｔｏｒｒ
の圧力で５０分〜６０分の時間で遂行する。本発明の請
求項２３記載の半導体素子のキャパシタ製造方法による
と、へミスぺリカルグレーン工程の遂行において、表面
積が増加した下部電極物質層の洗浄は、ＳＣ−１薬品を
利用して工程を遂行する。
【００１９】本発明の請求項２４記載の半導体素子のキ
ャパシタ製造方法は、パターンが既に形成された半導体
基板上に層間絶縁膜及び酸化膜が順次に積層される多層
膜を形成した後、コンタクトホールが形成されるように
所定の領域の多層膜を除去する段階と、コンタクトホー
ルを形成する多層膜の側壁に窒化膜でなるサイドウォー
ルスペーサーを形成する段階と、サイドウォールスペー
サーが形成されたコンタクトホールを含む半導体基板上
にキャパシタの下部電極物質層であるアモファスポリシ
リコン膜を形成する段階と、酸化膜の所定の領域が露出
されるようにアモファスポリシリコン膜を除去する段階
と、アモファスポリシリコン膜の除去で露出する酸化膜
をアンダーカットする段階と、アンダーカットによって
露出するアモファスポリシリコン膜の下部表面を含む表
面を洗浄する段階と、酸化膜のアンダーカットによって
露出するアモファスポリシリコン膜の下部表面を含む表
面積が増加するようにへミスぺリカルグレーン工程を遂
行する段階と、へミスぺリカルグレーン工程の遂行で表
面積が増加されたアモファスポリシリコン膜を洗浄する
段階と、アモファスポリシリコン膜上に絶縁膜を形成す
る段階とを含む。
【００２０】本発明の請求項２５記載の半導体素子のキ
ャパシタ製造方法によると、アンダーカット及び洗浄
は、お互い他の薬品が収容されるバスを利用してＨＦ及
びＮＨ 4Ｆが混合された薬品を利用した第１バス工程、
ＳＣ−１薬品を利用した第２バス工程及びＨＦ薬品を利
用した第３バス工程をインシチュで遂行する。
【００２１】本発明の請求項２６記載の半導体素子のキ
ャパシタ製造方法によると、第１バス工程は、２０℃〜
３０℃の温度で９０秒〜１２０秒の時間で工程を遂行
し、第２バス工程は６０℃〜８０℃の温度で３００秒〜
６００秒の時間で工程を遂行し、第３バス工程は２０℃
〜３０℃の温度で６０秒〜１８０秒の時間で工程を遂行
する。
【００２２】本発明の請求項２７記載の半導体素子のキ
ャパシタ製造方法によると、層間絶縁膜の間に形成させ
るキャパシタの下部電極物質層の下部表面を含む表面が
半球型で形成される。本発明の請求項２８記載の半導体
素子のキャパシタ製造方法によると、下部電極物質層
は、アモファスポリシリコン膜である。本発明の請求項
２９記載の半導体素子のキャパシタ製造方法によると、
下部電極物質層はその厚さが７，０００Å〜１２，００
０Åである。
【００２３】
【発明の実施の形態】以下、図面に基づき本発明の一実
施例を詳細に説明する。図５〜図１３に、本発明の実施
例による半導体素子のキャパシタ製造方法の各過程にお
ける半導体素子のキャパシタを示す。先ず、図５に、パ
ターンが形成された半導体基板２０上に絶縁膜２２及び
酸化膜２４を順次的に形成した状態を示すように、半導
体基板２０上に酸化膜２４を最上層に含む所定の絶縁膜
が形成されるようにする。ここで、絶縁膜２２を層間絶
縁膜であるＢＰＳＧ膜で形成することができる。
【００２４】また、酸化膜２４は熱酸化膜を１，０００
Å〜２，０００Åの厚さに形成することができ、本実施
例では１，５００Åの厚さに熱酸化膜を形成する。そし
て、図６及び図７は絶縁膜２２及び酸化膜２４の所定の
領域を除去してコンタクトホールを形成した状態を示
す。ここで、コンタクトホールはフォトレジスト２５を
利用した写真エッチング工程を遂行して形成する。コン
タクトホールが形成される所定の領域は半導体素子でト
ランジスターのソース電極とキャパシタのストリッジ電
極、即ち下部電極物質層が連結される領域である。
【００２５】続いて、図８は、スペースエッチバック工
程（Space Etch Back Process）の遂行でコンタクトホ
ールに形成された絶縁膜２２及び酸化膜２４の両側の壁
にサイドウォールスペーサー２６が形成された状態を示
す。ここで、サイドウォールスペーサー２６は窒化膜を
利用して形成することができる。
【００２６】そして、図９は、サイドウォールスペーサ
ー２６が形成されたコンタクトホールを含む半導体基板
２０の酸化膜２４上にポリシリコン膜２８を形成した状
態を示す。ここで、ポリシリコン膜２８はキャパシタの
ストリッジ電極である下部電極物質層で形成される。ポ
リシリコン膜２８はアモファスポリシリコン膜を形成さ
せることができ、その厚さは酸化膜２４の表面を基準に
７，０００Å〜１２，０００Åの厚さに形成することが
できる。本実施例ではポリシリコン膜２８を９，０００
Åの厚さのアモファスポリシリコン膜で形成する。
【００２７】続いて、図１０〜図１１は酸化膜２４が露
出するようにフォトレジスト２９を利用した写真エッチ
ング工程の遂行でポリシリコン膜２８を除去させた状態
を示す。続いて、図１２はポリシリコン膜２８の除去で
露出した酸化膜２４をアンダーカットさせた後、酸化膜
のアンダーカットによって露出されるポリシリコン膜２
８を洗浄した状態を示す。ここで、酸化膜２４のアンダ
ーカットとアンダーカットによって露出されるポリシリ
コン膜２８の洗浄工程をお互い異なる薬品が収容される
バスを利用してインシチュで遂行する。
【００２８】このようなインシチュで遂行される酸化膜
２４のアンダーカット及び洗浄工程は、ＨＦ及びＮＨ4
Ｆが混合された薬品を利用した第１バス工程、ＳＣ−１
薬品を利用した第２バス工程及びＨＦ薬品を利用した第
３バス工程をインシチュで遂行することができる。そし
て、第１バス工程は２０℃〜３０℃の温度で９０秒〜１
２０秒の時間で工程を遂行することができ、実施例では
２５℃の温度で１００秒の時間で工程を遂行する。ま
た、第２バス工程は６０℃〜８０℃の温度で３００秒〜
６００秒の時間で工程を遂行することができ、実施例で
は７０℃の温度で５００秒の時間で工程を遂行する。第
３バス工程は２０℃〜３０℃の温度で６０秒〜１８０秒
の時間で工程を遂行することができ、実施例では２５℃
の温度で１２０秒の時間で工程を遂行する。このような
酸化膜２４のアンダーカット及び洗浄工程の遂行では、
酸化膜２４は５００Å〜１，０００Åがアンダーカット
されるように遂行する。
【００２９】続いて、図１３は、ポリシリコン膜２８の
表面積が増加するようにＨＳＧ工程を遂行して、ポリシ
リコン膜２８の表面を半球型に形成した状態を示す。こ
こで、ポリシリコン膜２８の表面を半球型で形成させる
ＨＳＧ工程はシーディング工程及びアニール工程を順次
的に遂行することができ、またシーディング工程及びア
ニール工程は、同一チャンバー内でインシチュで遂行す
ることができる。シーディング工程は５５０℃〜５７０
℃の温度及び１０-2Ｔｏｒｒ〜１０-4Ｔｏｒｒの圧力で
４５分〜５５分の時間で遂行し、既に供給されたＨｅガ
スに１分当り８０ｃｃ〜１４０ｃｃのＳｉＨ4ガスを供
給しながら遂行することができる。即ち、シーディング
工程は、Ｈｅガス及びＳｉＨ4ガスが１〜１．５：１の
混合比を維持するように遂行することができる。そし
て、本実施例ではシーディング工程を５６０℃の温度及
び１０-3Ｔｏｒｒの圧力で５０分の時間で遂行し、Ｈｅ
ガス及びＳｉＨ4ガスが１．２：１の混合比を維持する
ことができるようにＳｉＨ4ガスを１分当り１，２００
ｃｃで供給する。
【００３０】また、アニール工程は５５０℃〜５７０℃
の温度及び１０-7Ｔｏｒｒ〜１０-9Ｔｏｒｒの圧力で５
０分〜６０分の時間で遂行することができ、本実施例で
は５６０℃の温度及び１０-8Ｔｏｒｒの圧力で５５分の
時間で工程を遂行する。
【００３１】そして、同一チャンバーでインシチュで遂
行されるＨＳＧ工程即ち、シーディング工程及びアニー
ル工程でのガスの供給及び圧力の調節は本発明の技術を
理解する者であれば容易に同一チャンバーを操作して調
節することができる。
【００３２】続いて、ＨＳＧ工程の遂行後、ＳＣ−１薬
品を利用して表面積が増加したポリシリコン膜２８を洗
浄する工程を遂行する。そして、洗浄が行われたポリシ
リコン膜２８上に窒化膜（図示しない）を形成させる。
【００３３】上述の構成によりキャパシタの下部電極物
質層をポリシリコン膜２８で形成させ、酸化膜２４のア
ンダーカット及び洗浄工程をインシチュで遂行した後、
ポリシリコン膜２８の表面積を増加させるＨＳＧ工程を
遂行するため、キャパシタの下部電極物質層であるポリ
シリコン膜２８の表面に形成させる半球型の表面積を安
定して確保することができキャパシタの容量を増加させ
ることができる。即ち、酸化膜２４のアンダーカットで
下部のポリシリコン膜２８の表面を確保することができ
るだけではなく、ポリシリコン膜２８に形成される半球
型の表面が破壊されることを防止することができるの
で、ポリシリコン膜２８の表面積の安定的な確保を通じ
てキャパシタの容量を向上させることができる。
【００３４】前述した構成で行われる本実施例に対する
作用及び効果に対して説明する。先ず、本発明はパター
ンが形成された半導体基板２０上に絶縁膜２２即ち、層
間絶縁膜であるＢＰＳＧ膜を形成させ、層間絶縁膜であ
るＢＰＳＧ膜はコンタクトホールの形成時、その段差を
減少させる。そして、絶縁膜２２上に１，５００Åの厚
さの熱酸化膜でなる酸化膜２４を形成させる。
【００３５】続いて、写真エッチング工程を遂行して所
定の領域の絶縁膜２２及び酸化膜２４を除去させる。こ
こで、所定の領域とは、前述したようにトランジスター
のソース電極とキャパシタのストリッジ電極が連結され
る領域である。
【００３６】続いて、コンタクトホールに形成された絶
縁膜２２及び酸化膜２４の両側の壁の間にサイドウォー
ルスペーサー２６を形成させるスペースエッチバック工
程を遂行する。ここで、サイドウォールスペーサー２６
は窒化膜を利用して形成することで、後続されるポリシ
リコン膜２８、即ちキャパシタの下部電極物質層のエッ
チング時、整列不良を防止し、半導体素子を構成する要
素がお互いショートすることを防止するために形成す
る。そして、サイドウォールスペーサー２６が形成され
たコンタクトホールを含む半導体基板２０上にキャパシ
タの下部電極物質層であるポリシリコン膜２８を形成さ
せる。ここで、ポリシリコン膜２８はアモファスポリシ
リコン膜を９，０００Åの厚さで形成する。
【００３７】続いて、ポリシリコン膜２８の下部の酸化
膜２４が露出するように写真エッチング工程を遂行す
る。そして、写真エッチング工程の遂行で露出される酸
化膜２４のアンダーカット及び酸化膜２４のアンダーカ
ットで露出されるポリシリコン膜２８の下部表面を含む
表面を洗浄させる工程を遂行する。
【００３８】酸化膜２４のアンダーカット及び洗浄工程
は、お互い他の薬品を収容するバスを利用して３回にわ
たってインシチュで遂行されるもので、先ず、ＨＦ及び
ＮＨ 4Ｆが混合された薬品を利用して２５℃の温度で１
００秒の時間で第１バス工程を遂行する。そして、ＳＣ
−１薬品を利用して７０℃の温度で５００秒の時間で第
２バス工程を遂行する。ここで、第２バス工程に利用さ
れるＳＣ−１薬品は半導体素子の製造に利用される標準
薬品で、主にＮＨ4ＯＨ、Ｈ2Ｏ2及びＨ2Ｏを所定の比率
で混合させた薬品である。そして、ＨＦ薬品を利用して
２５℃の温度で１２０秒の時間で第３バス工程を遂行す
る。
【００３９】この酸化膜２４のアンダーカットは、酸化
膜２４が最大１，０００Åアンダーカットされるように
遂行する。これによって、酸化膜２４と接触するポリシ
リコン膜２８の表面即ち、ポリシリコン膜２８の下部の
表面までキャパシタの下部電極物質層で確保することが
できる。
【００４０】続いて、ポリシリコン膜２８の表面積を増
加させるＨＳＧ工程を遂行してポリシリコン膜２８の表
面を半球型に形成させる。ここで、酸化膜２４のアンダ
ーカット時、確保したポリシリコン膜２８の下部の表面
まで半球型で形成させることができる。
【００４１】同一チャンバー内でインシチュで遂行され
るシーディング工程及びアニール工程で行われるＨＳＧ
工程を遂行する。ここで、シーディング工程は非晶質で
あるポリシリコン膜２８の構造を変形させるために遂行
されるもので、５６０℃の温度及び１０-3Ｔｏｒｒの圧
力で５０分の時間で工程を遂行する。また、シーディン
グ工程は、既に供給されたＨｅガスに１分当り１，２０
０ｃｃのＳｉＨ4ガスを供給して工程を遂行するもの
で、Ｈｅ：ＳｉＨ4が１．２：１の混合比を維持しなが
ら工程を遂行する。継続して、同一チャンバー内でガス
を排気させた後、５６０℃の温度及び１０ -8Ｔｏｒｒの
圧力で５５分の時間でアニール工程を遂行してシーディ
ング工程の遂行でその表面積の構造をマイグレーション
（Migration）させる。このようなＨＳＧ工程の遂行
で、下部の表面を含むポリシリコン膜２８の表面を半球
型に形成してその表面積を増加させる。
【００４２】そして、ＳＣ−１薬品を利用した洗浄工程
を遂行した後、その上部に窒化膜（図示しない）を形成
する。
【００４３】上述の構成によると、酸化膜２４をアンダ
ーカット及び洗浄工程を遂行した後、ポリシリコン膜２
８の表面積を向上させるＨＳＧ工程を遂行することで、
半球型のポリシリコン膜２８の表面が破壊されることを
防止することができる。即ち、キャパシタの容量を増加
させるためにキャパシタの下部電極に形成させるポリシ
リコン膜２８の表面積を本発明の工程の遂行で安定して
確保することができる。
【００４４】また、ポリシリコン膜２８の下部の表面を
確保することができキャパシタの容量を極大化させるこ
とができる。これによって本発明はキャパシタの下部電
極物質層に形成されるポリシリコン膜２８の表面積を安
定して増加させることができる。
【００４５】
【発明の効果】従って、本発明によるとキャパシタの下
部電極物質層の表面積を安定して増加させることでキャ
パシタの容量を極大化させ、半導体素子の信頼性が向上
する効果がある。
【００４６】
【図面の簡単な説明】
【図１】従来の半導体素子のキャパシタ製造過程におけ
る半導体素子のキャパシタを示す断面図である。
【図２】従来の半導体素子のキャパシタ製造過程におけ
る半導体素子のキャパシタを示す断面図である。
【図３】従来の半導体素子のキャパシタ製造過程におけ
る半導体素子のキャパシタを示す断面図である。
【図４】従来の半導体素子のキャパシタ製造過程におけ
る半導体素子のキャパシタを示す断面図である。
【図５】本発明の実施例による半導体素子のキャパシタ
製造過程における半導体素子のキャパシタを示す断面図
である。
【図６】本発明の実施例による半導体素子のキャパシタ
製造過程における半導体素子のキャパシタを示す断面図
である。
【図７】本発明の実施例による半導体素子のキャパシタ
製造過程における半導体素子のキャパシタを示す断面図
である。
【図８】本発明の実施例による半導体素子のキャパシタ
製造過程における半導体素子のキャパシタを示す断面図
である。
【図９】本発明の実施例による半導体素子のキャパシタ
製造過程における半導体素子のキャパシタを示す断面図
である。
【図１０】本発明の実施例による半導体素子のキャパシ
タ製造過程における半導体素子のキャパシタを示す断面
図である。
【図１１】本発明の実施例による半導体素子のキャパシ
タ製造過程における半導体素子のキャパシタを示す断面
図である。
【図１２】本発明の実施例による半導体素子のキャパシ
タ製造過程における半導体素子のキャパシタを示す断面
図である。
【図１３】本発明の実施例による半導体素子のキャパシ
タ製造過程における半導体素子のキャパシタを示す断面
図である。
【符号の説明】
１０、２０ 半導体基板 １２、２２ 絶縁膜 １４、２４ 酸化膜 １６、２６ サイドウォールスペーサー １８、２８ ポリシリコン膜 ２５、２９ フォトレジスト

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 パターンが形成された半導体基板上に酸
    化膜を最上層に含む所定の絶縁膜を順次的に形成した
    後、コンタクトホールが形成されるように前記所定の絶
    縁膜を除去する段階と、 前記コンタクトホールを含む半導体基板の酸化膜上にキ
    ャパシタの下部電極物質層を形成する段階と、 前記酸化膜の所定の領域が露出するように前記下部電極
    物質層を除去する段階と、 前記下部電極物質層の除去で露出する酸化膜をアンダー
    カットする段階と、 前記アンダーカットによって露出する前記下部電極物質
    層の下部表面を含む表面を洗浄する段階と、 前記アンダーカットによって露出する前記下部電極物質
    層の下部表面を含む表面積が増加するようにへミスぺリ
    カルグレーン工程を遂行する段階と、 を含むことを特徴とする半導体素子のキャパシタ製造方
    法。
  2. 【請求項２】 前記コンタクトホールが形成されるよう
    に前記所定の絶縁膜を除去する段階とその上部に前記下
    部電極物質層を形成する段階の前に、前記コンタクトホ
    ールを形成させる所定の絶縁膜の側壁にサイドウォール
    スペーサーを形成する段階をさらに備えることを特徴と
    する請求項１記載の半導体素子のキャパシタ製造方法。
  3. 【請求項３】 前記へミスぺリカルグレーン工程の遂行
    で表面積が増加した下部電極物質層を洗浄した後、前記
    下部電極物質層上に絶縁膜を形成させる段階をさらに備
    えることを特徴とする請求項１記載の半導体素子のキャ
    パシタ製造方法。
  4. 【請求項４】 前記酸化膜の下部の所定の膜は、層間絶
    縁膜であることを特徴とする請求項１記載の半導体素子
    のキャパシタ製造方法。
  5. 【請求項５】 前記酸化膜は、熱酸化膜であることを特
    徴とする請求項１記載の半導体素子のキャパシタ製造方
    法。
  6. 【請求項６】 前記酸化膜は、１，０００Å〜２，００
    ０Åの厚さで形成することを特徴とする請求項１記載の
    半導体素子のキャパシタ製造方法。
  7. 【請求項７】 前記層間絶縁膜は、ＢＰＳＧ膜であるこ
    とを特徴とする請求項４記載の半導体素子のキャパシタ
    製造方法。
  8. 【請求項８】 前記下部電極物質層は、ポリシリコン膜
    であることを特徴とする請求項１記載の半導体素子のキ
    ャパシタ製造方法。
  9. 【請求項９】 前記ポリシリコン膜は、アモファスポリ
    シリコン膜であることを特徴とする請求項８記載の半導
    体素子のキャパシタ製造方法。
  10. 【請求項１０】 前記ポリシリコン膜は、７，０００Å
    〜１２，０００Åの厚さに形成することを特徴とする請
    求項８記載の半導体素子のキャパシタ製造方法。
  11. 【請求項１１】 前記アンダーカット工程及び前記洗浄
    工程は、お互い異なる薬品が収容されるバスを利用して
    インシチュで遂行することを特徴とする請求項１記載の
    半導体素子のキャパシタ製造方法。
  12. 【請求項１２】 前記アンダーカット及び前記洗浄は、
    ＨＦ及びＮＨ4Ｆが混合された薬品を利用した第１バス
    工程、ＳＣ−１薬品を利用した第２バス工程及びＨＦ薬
    品を利用した第３バス工程を順次に遂行することを特徴
    とする請求項１１記載の半導体素子のキャパシタ製造方
    法。
  13. 【請求項１３】 前記第１バス工程は、２０℃〜３０℃
    の温度で９０秒〜１２０秒の時間で工程を遂行すること
    を特徴とする請求項１２記載の半導体素子のキャパシタ
    製造方法。
  14. 【請求項１４】 前記第２バス工程は、６０℃〜８０℃
    の温度で３００秒〜６００秒の時間で工程を遂行するこ
    とを特徴とする請求項１２記載の半導体素子キャパシタ
    製造方法。
  15. 【請求項１５】 前記第３バス工程は、２０℃〜３０℃
    の温度で６０秒〜１８０秒の時間で工程を遂行すること
    を特徴とする請求項１２記載の半導体素子キャパシタ製
    造方法。
  16. 【請求項１６】 前記サイドウォールスペーサーは、窒
    化膜で形成することを特徴とする請求項２記載の半導体
    素子のキャパシタ製造方法。
  17. 【請求項１７】 前記へミスぺリカルグレーン工程は、
    シーディング工程及びアニール工程を順次に遂行するこ
    とを特徴とする請求項１記載の半導体素子のキャパシタ
    製造方法。
  18. 【請求項１８】 前記シーティング工程及びアニール工
    程は、同一チャンバー内でインシチュで遂行することを
    特徴とする請求項１７記載の半導体素子のキャパシタ製
    造方法。
  19. 【請求項１９】 前記シーディング工程は、５５０℃〜
    ５７０℃の温度及び１０-2Ｔｏｒｒ〜１０-4Ｔｏｒｒの
    圧力で４５分〜５５分の時間で遂行することを特徴とす
    る請求項１７記載の半導体素子のキャパシタ製造方法。
  20. 【請求項２０】 前記シーディング工程は、既に供給さ
    れたＨｅガスに１分当り８０ｃｃ〜１４０ｃｃのＳｉＨ
    4ガスを供給しながら遂行することを特徴とする請求項
    １７記載の半導体素子のキャパシタ製造方法。
  21. 【請求項２１】 前記シーディング工程は、Ｈｅガス及
    びＳｉＨ4ガスが１〜１．５：１の混合比を維持するよ
    うに遂行することを特徴とする請求項１７記載の半導体
    素子のキャパシタ製造方法。
  22. 【請求項２２】 前記アニール工程は、５５０℃〜５７
    ０℃の温度及び１０ -7Ｔｏｒｒ〜１０-9Ｔｏｒｒの圧力
    で５０分〜６０分の時間で遂行することを特徴とする請
    求項１７記載の半導体素子のキャパシタ製造方法。
  23. 【請求項２３】 前記へミスぺリカルグレーン工程の遂
    行において、表面積が増加した下部電極物質層の洗浄
    は、ＳＣ−１薬品を利用して工程を遂行することを特徴
    とする請求項３記載の半導体素子のキャパシタ製造方
    法。
  24. 【請求項２４】 パターンが既に形成された半導体基板
    上に層間絶縁膜及び酸化膜が順次に積層される多層膜を
    形成した後、コンタクトホールが形成されるように所定
    の領域の前記多層膜を除去する段階と、 前記コンタクトホールを形成する多層膜の側壁に窒化膜
    でなるサイドウォールスペーサーを形成する段階と、 前記サイドウォールスペーサーが形成されたコンタクト
    ホールを含む半導体基板上にキャパシタの下部電極物質
    層であるアモファスポリシリコン膜を形成する段階と、 前記酸化膜の所定の領域が露出されるように前記アモフ
    ァスポリシリコン膜を除去する段階と、 前記アモファスポリシリコン膜の除去で露出する酸化膜
    をアンダーカットする段階と、 前記アンダーカットによって露出する前記アモファスポ
    リシリコン膜の下部表面を含む表面を洗浄する段階と、 前記酸化膜のアンダーカットによって露出するアモファ
    スポリシリコン膜の下部表面を含む表面積が増加するよ
    うにへミスぺリカルグレーン工程を遂行する段階と、 前記へミスぺリカルグレーン工程の遂行で表面積が増加
    されたアモファスポリシリコン膜を洗浄する段階と、 前記アモファスポリシリコン膜上に絶縁膜を形成する段
    階と、 を含むことを特徴とする半導体素子のキャパシタ製造方
    法。
  25. 【請求項２５】 前記アンダーカット及び前記洗浄は、
    お互い他の薬品が収容されるバスを利用してＨＦ及びＮ
    Ｈ4Ｆが混合された薬品を利用した第１バス工程、ＳＣ
    −１薬品を利用した第２バス工程及びＨＦ薬品を利用し
    た第３バス工程をインシチュで遂行することを特徴とす
    る請求項２４記載の半導体素子のキャパシタ製造方法。
  26. 【請求項２６】 前記第１バス工程は、２０℃〜３０℃
    の温度で９０秒〜１２０秒の時間で工程を遂行し、前記
    第２バス工程は６０℃〜８０℃の温度で３００秒〜６０
    ０秒の時間で工程を遂行し、前記第３バス工程は２０℃
    〜３０℃の温度で６０秒〜１８０秒の時間で工程を遂行
    することを特徴とする請求項２５記載の半導体素子のキ
    ャパシタ製造方法。
  27. 【請求項２７】 層間絶縁膜の間に形成させるキャパシ
    タの下部電極物質層の下部表面を含む表面が半球型で形
    成されることを特徴とする半導体キャパシタ。
  28. 【請求項２８】 前記下部電極物質層は、アモファスポ
    リシリコン膜であることを特徴とする請求項２７記載の
    半導体キャパシタ。
  29. 【請求項２９】 前記下部電極物質層はその厚さが７，
    ０００Å〜１２，０００Åであることを特徴とする請求
    項２７記載の半導体キャパシタ。
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