KR19990047770A - 반도체소자의 커패시터 제조방법 및 이에 따라 제조되는 반도체커패시터 - Google Patents

반도체소자의 커패시터 제조방법 및 이에 따라 제조되는 반도체커패시터 Download PDF

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KR19990047770A
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Abstract

본 발명은 반도체소자의 커패시터 제조방법 및 이에 따라 제조되는 반도체 커패시터에 관한 것이다.
본 발명은, 패턴이 형성된 반도체기판 상에 산화막을 최상층에 포함하는 소정의 절연막들을 순차적으로 형성시킨 후, 콘택홀이 형성되도록 상기 소정의 절연막들을 제거시키는 단계; 상기 콘택홀을 포함하는 반도체기판의 산화막 상에 커패시터의 하부전극물질층을 형성시키는 단계; 상기 산화막의 소정의 영역이 노출되도록 상기 하부전극물질층을 제거시키는 단계; 상기 하부전극물질층의 제거로 노출되는 산화막을 언더컷시키는 단계; 상기 산화막의 언더컷에 의해 노출되는 상기 하부전극물질층의 하부표면을 포함하는 표면을 세정시키는 단계; 및 상기 산화막의 언더컷에 의해 노출되는 하부전극물질층의 하부표면을 포함하는 표면적이 증가되도록 헤미스페리컬그레인공정을 수행하는 단계를 구비하여 이루어짐을 특징으로 한다.
따라서, 하부전극물질층의 표면적의 안정적인 증가를 통하여 커패시터의 용량을 극대화시킴으로써 반도체소자의 신뢰도가 향상되는 효과가 있다.

Description

반도체소자의 커패시터 제조방법 및 이에 따라 제조되는 반도체 커패시터
본 발명은 반도체소자의 커패시터 제조방법 및 이에 따라 제조되는 반도체 커패시터에 관한 것으로서, 보다 상세하게는 산화막의 언더컷(Undercut) 및 세정공정을 인시튜(In-situ)로 수행한 후, 헤미스페리컬그레인공정(Hemi Spherical Grain Process : 이하 'HSG' 하고 한다.)을 수행하는 반도체소자의 커패시터 제조방법 및 이에 따라 제조되는 반도체 커패시터에 관한 것이다.
일반적으로, 반도체소자의 구성요소 중 커패시터(Capacitor)는 각각의 정보에 대한 전하를 축적하는 기억소자로 이용된다.
그리고 상기 커패시터의 용량은 그 표면적에 비례하기 때문에 최근의 반도체소자의 커패시터는 그 표면적을 증가시키기 위하여 여러 가지 방법을 적용하여 제조공정에 이용하고 있다.
여기서 상기 커패시터의 표면적의 증가는 주로 상기 커패시터로 제조되는 스토리지전극 즉, 하부전극물질층인 폴리실리콘막(Poly Film)을 반구형으로 형성시키는 HSG공정을 수행하여 그 표면적을 증가시킨다.
도1 내지 도4는 종래의 반도체소자의 커패시터 제조방법을 나타내는 단면도이다.
먼저, 도1은 패턴(Pattern)이 형성된 반도체기판(10) 상에 절연막(12) 및 산화막(14)을 순차적으로 형성시켜 콘택홀(Contact Hole)을 형성시킨 후, 상기 콘택홀로 형성되는 절연막(12) 및 산화막(14)의 양측벽에 사이드월스페이서(Side Wall Spacer)(16)를 형성한 상태를 나타낸다.
그리고 상기 사이드월스페이서(16)가 형성된 콘택홀을 포함하는 반도체기판(10)의 상부에 커패시터의 하부전극물질층인 폴리실리콘막(Poly Film)(18)을 형성하여 소정의 패턴으로 형성시킨 상태를 나타낸다.
또한 도2는 상기 폴리실리콘막(18)의 표면적을 증가시키는 HSG공정을 수행하여 상기 폴리실리콘막(18)의 표면을 반구형으로 형성시킨 상태를 나타낸다.
계속해서 도3은 소정의 패턴이 형성되도록 폴리실리콘막(18)을 제거시킨 영역에 노출되는 하부막인 산화막(14)을 언더컷시키는 공정을 수행한 상태를 나타낸다.
그리고 도4는 상기 산화막(14)이 언더컷된 반도체기판(10)을 세정한 상태를 나타낸다.
이러한 구성으로 이루어지는 종래의 반도체소자의 커패시터의 제조에서는 상기 폴리실리콘막(18)의 표면적을 증가시키는 HSG공정을 수행한 후, 산화막(14)의 언더컷 및 세정공정을 수행하였다.
여기서 상기 산화막(14)의 언더컷 및 세정공정의 수행시 이용되는 케미컬(Chemical) 등의 영향으로 인하여 상기 HSG공정의 수행으로 형성시킨 반구형의 폴리실리콘막(18)의 표면을 파괴시켰다.
이러한 반구형으로 형성시킨 폴리실리콘막(18)의 표면의 파괴는 커패시터로 형성되는 하부전극인 폴리실리콘막(18)의 표면적을 감소시킴으로써 상기 커패시터의 용량을 저하시키는 원인으로 작용하였다.
따라서 종래에는 반도체소자의 커패시터 제조시 커패시터로 제조되는 하부전극물질층인 폴리실리콘막의 표면적의 파괴로 인한 커패시터의 용량의 저하로 반도체소자의 신뢰도가 저하되는 문제점이 있었다.
본 발명의 목적은, 커패시터로 제조되는 하부전극물질층의 표면적의 안정적인 확보를 통하여 커패시터의 용량을 증가시킴으로써 반도체소자의 신뢰도를 향상시키기 위한 반도체소자의 커패시터 제조방법 및 이에 따라 제조되는 반도체 커패시터를 제공하는 데 있다.
도1 내지 도4는 종래의 반도체소자의 커패시터 제조방법을 나타내는 단면도이다.
도5 내지 도 13은 본 발명에 따른 반도체소자의 커패시터 제조방법의 일 실시예를 나타내는 단면도이다.
※도면의 주요부분에 대한 부호의 설명
10, 20 : 반도체기판 12, 22 : 절연막
14, 24 : 산화막 16, 26 : 사이드월스페이서
18, 28 : 폴리실리콘막 25, 29 : 포토레지스트
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 커패시터 제조방법은, 패턴이 형성된 반도체기판 상에 산화막을 최상층에 포함하는 소정의 절연막들을 순차적으로 형성시킨 후, 콘택홀이 형성되도록 상기 소정의 절연막들을 제거시키는 단계; 상기 콘택홀을 포함하는 반도체기판의 산화막 상에 커패시터의 하부전극물질층을 형성시키는 단계; 상기 산화막의 소정의 영역이 노출되도록 상기 하부전극물질층을 제거시키는 단계; 상기 하부전극물질층의 제거로 노출되는 산화막을 언더컷시키는 단계; 상기 산화막의 언더컷에 의해 노출되는 상기 하부전극물질층의 하부표면을 포함하는 표면을 세정시키는 단계; 및 상기 산화막의 언더컷에 의해 노출되는 하부전극물질층의 하부표면을 포함하는 표면적이 증가되도록 헤미스페리컬그레인공정을 수행하는 단계를 구비하여 이루어짐을 특징으로 한다.
상기 콘택홀이 형성되도록 상기 소정의 절연막들을 제거시키는 단계와 그 상부에 상기 하부전극물질층을 형성시키는 단계 사이에 상기 콘택홀을 형성시키는 소정의 절연막들의 양측벽에 사이드월스페이서를 형성시키는 단계를 더 구비하는 것이 바람직하다.
상기 헤미스페리컬그레인공정의 수행으로 표면적이 증가된 하부전극물질층을 세정시킨 후, 상기 하부전극물질층 상에 질화막을 형성시키는 단계를 더 구비하는 것이 바람직하다.
상기 산화막의 하부의 소정의 막들은 층간절연막인 것이 바람직하다.
상기 산화막은 열산화막인 것이 바람직하다.
상기 산화막은 1,000Å 내지 2,000Å 정도의 두께로 형성시키는 것이 바람직하다.
상기 층간절연막은 비피에스지막인 것이 바람직하다.
상기 하부전극물질층은 폴리실리콘막인 것이 바람직하다.
상기 폴리실리콘막은 아모퍼스폴리실리콘막인 것이 바람직하다.
상기 폴리실리콘막은 7,000Å 내지 12,000Å 정도의 두께로 형성시키는 것이 바람직하다.
상기 산화막의 언더컷 및 세정공정은 서로 다른 케미컬이 수용되는 배스를 이용하여 인시튜로 수행하는 것이 바람직하다.
상기 언더컷 및 세정공정은 HF 및 NH4F가 혼합된 케미컬을 이용한 제 1 배스공정, SC-1 케미컬을 이용한 제 2 배스공정 및 HF 케미컬을 이용한 제 3 배스공정을 순차적으로 수행하는 것이 바람직하다.
상기 제 1 배스공정은 20℃ 내지 30℃ 정도의 온도에서 90초 내지 120초 정도의 시간으로 공정을 수행하는 것이 바람직하다.
상기 제 2 배스공정은 60℃ 내지 80℃ 정도의 온도에서 300초 내지 600초 정도의 시간으로 공정을 수행하는 것이 바람직하다.
상기 제 3 배스공정은 20℃ 내지 30℃ 정도의 온도에서 60초 내지 180초 정도의 시간으로 공정을 수행하는 것이 바람직하다.
상기 사이드월스페이서는 질화막으로 형성시키는 것이 바람직하다.
상기 헤미스페리컬그레인공정은 시딩공정 및 어닐공정을 순차적으로 수행하는 것이 바람직하다.
상기 시딩공정 및 어닐공정은 동일챔버 내에서 인시튜로 수행하는 것이 바람직하다.
상기 시딩공정은 550℃ 내지 570℃ 정도의 온도 및 10-2Torr 내지 10-4Torr 정도의 압력에서 45분 내지 55분 정도의 시간으로 수행하는 것이 바람직하다.
상기 시딩공정은 기 공급된 He 가스에 분당 80cc 내지 140cc 정도의 SiH4가스를 공급하면서 수행하는 것이 바람직하다.
상기 시딩공정은 He 가스 및 SiH4가스가 1 내지 1.5 : 1 정도의 혼합비를 유지하도록 수행하는 것이 바람직하다.
상기 어닐공정은 550℃ 내지 570℃ 정도의 온도 및 10-7Torr 내지 10-9Torr 정도의 압력에서 50분 내지 60분 정도의 시간으로 수행하는 것이 바람직하다.
상기 헤미스페리컬그레인공정의 수행으로 표면적이 증가된 하부전극물질층의 세정은 SC-1 케미컬을 이용하여 공정을 수행하는 것이 바람직하다.
본 발명에 따른 반도체소자의 커패시터 제조방법은, 패턴이 기 형성된 반도체기판 상에 층간절연막 및 산화막이 순차적으로 적층되는 다층막을 형성시킨 후, 콘택홀이 형성되도록 소정의 영역의 상기 다층막을 제거시키는 단계; 상기 콘택홀을 형성시키는 다층막의 양측벽에 질화막으로 이루어지는 사이드월스페이서를 형성시키는 단계; 상기 사이드월스페이서가 형성된 콘택홀을 포함하는 반도체기판 상에 커패시터의 하부전극물질층인 아모퍼스폴리실리콘막을 형성시키는 단계; 상기 산화막의 소정의 영역이 노출되도록 상기 아모퍼스폴리실리콘막을 제거시키는 단계; 상기 아모퍼스폴리실리콘막의 제거로 노출되는 산화막을 언더컷시키는 단계; 상기 산화막의 언더컷에 의해 노출되는 상기 아모퍼스폴리실리콘막의 하부표면을 포함하는 표면을 세정시키는 단계; 상기 산화막의 언더컷에 의해 노출되는 아모퍼스폴리실리콘막의 하부표면을 포함하는 표면적이 증가되도록 헤미스페리컬그레인공정을 수행하는 단계; 상기 헤미스페리컬그레인공정의 수행으로 표면적이 증가된 아모퍼스폴리실리콘막을 세정시키는 단계; 및 상기 아모퍼스폴리실리콘막 상에 질화막을 형성시키는 단계를 구비하여 이루어짐을 특징으로 한다.
상기 언더컷 및 세정공정은 서로 다른 케미컬이 수용되는 배스를 이용하여 HF 및 NH4F가 혼합된 케미컬을 이용한 제 1 배스공정, SC-1 케미컬을 이용한 제 2 배스공정 및 HF 케미컬을 이용한 제 3 배스공정을 인시튜로 수행하는 것이 바람직하다.
상기 제 1 배스공정은 20℃ 내지 30℃ 정도의 온도에서 90초 내지 120초 정도의 시간으로 공정을 수행하고, 상기 제 2 배스공정은 60℃ 내지 80℃ 정도의 온도에서 300초 내지 600초 정도의 시간으로 공정을 수행하며, 상기 제 3 배스공정은 20℃ 내지 30℃ 정도의 온도에서 60초 내지 180초 정도의 시간으로 공정을 수행하는 것이 바람직하다.
본 발명에 따른 반도체 커패시터는, 층간절연막들 사이에 형성시키는 커패시터의 하부전극물질층의 하부표면을 포함하는 표면이 반구형으로 형성된 것을 특징으로 한다.
상기 하부전극물질층은 아모퍼스폴리실리콘막인 것이 바람직하다.
상기 하부전극물질층은 그 두께가 7,000Å 내지 12,000Å 정도인 것이 바람직하다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도5 내지 도13은 본 발명에 따른 반도체소자의 커패시터 제조방법의 일 실시예를 나타내는 단면도이다.
먼저, 도5는 패턴이 형성된 반도체기판(20) 상에 절연막(22) 및 산화막(24)을 순차적으로 형성시킨 상태를 나타낸다.
즉, 본 발명은 상기 반도체기판(20) 상에 상기 산화막(24)을 최상층에 포함하는 소정의 절연막들이 형성되도록 한다.
여기서 본 발명은 상기 절연막(22)을 층간절연막인 비피에스지막(BPSG Film)을 형성시킬 수 있다.
또한 본 발명의 상기 산화막(24)은 열산화막(High Temperature Oxidation)을 1,000Å 내지 2,000Å 정도의 두께로 형성시킬 수 있고, 실시예에서는 1,500Å의 두께로 열산화막을 형성시킨다.
그리고 도6 및 도7은 상기 절연막(22) 및 산화막(24)의 소정의 영역을 제거시켜 콘택홀을 형성시킨 상태를 나타낸다.
여기서 상기 콘택홀은 포토레지스트(Photo Resist)(25)를 이용한 사진식각공정을 수행하여 형성시킨다.
그리고 상기 콘택홀이 형성되는 소정의 영역은 반도체소자에서 트랜지스터(Transistor)의 소스(Source)전극과 커패시터의 스토리지(Storage)전극 즉, 하부전극물질층이 연결되는 영역이다.
계속해서 도8은 스페이스에치백공정(Space Etch Back Process)의 수행으로 상기 콘택홀로 형성된 상기 절연막(22) 및 산화막(24)의 양측벽에 사이드월스페이서(Side Wall Spacer)(26)가 형성된 상태를 나타낸다.
여기서 본 발명의 상기 사이드월스페이서(26)는 질화막을 이용하여 형성시킬 수 있다.
그리고 도9는 상기 사이드월스페이서(26)가 형성된 콘택홀을 포함하는 반도체기판(20)의 상기 산화막(24) 상에 폴리실리콘막(28)을 형성시킨 상태를 나타낸다.
여기서 상기 폴리실리콘막(28)은 본 발명의 커패시터의 스토리지전극인 하부전극물질층으로 형성된다.
여기서 본 발명의 상기 폴리실리콘막(28)은 아모퍼스폴리실리콘막(Amophous Poly Film)을 형성시킬 수 있고, 그 두께는 상기 산화막(24)의 표면을 기준으로 7,000Å 내지 12,000Å 정도이 두께로 형성시킬 수 있다.
그리고 실시예에서는 상기 폴리실리콘막(28)을 9,000Å의 두께의 아모퍼스폴리실리콘막으로 형성시킨다.
이어서 도10 내지 도11은 상기 산화막(24)이 노출되도록 포토레지스트(29)를 이용한 사진식각공정의 수행으로 상기 폴리실리콘막(28)을 제거시킨 상태를 나타낸다.
계속해서 도12는 상기 폴리실리콘막(28)의 제거로 노출되는 산화막(24)을 언더컷시킨 후, 상기 산화막의 언더컷에 의해 노출되는 폴리실리콘막(28)을 세정시킨 상태를 나타낸다.
여기서 본 발명은 상기 산화막(24)의 언더컷과 상기 언더컷에 의해 노출되는 폴리실리콘막(28)의 세정공정을 서로 다른 케미컬이 수용되는 배스를 이용하여 인시튜로 수행한다.
이러한 인시튜로로 수행되는 본 발명의 산화막(24)의 언더컷 및 세정공정은 HF 및 NH4F가 혼합된 케미컬을 이용한 제 1 배스공정, SC-1 케미컬을 이용한 제 2 배스공정 및 HF 케미컬을 이용한 제 3 배스공정을 인시튜로 수행할 수 있다.
그리고 본 발명의 상기 제 1 배스공정은 20℃ 내지 30℃ 정도의 온도에서 90초 내지 120초 정도의 시간으로 공정을 수행할 수 있고, 실시예에서는 25℃의 온도에서 100초의 시간으로 공정을 수행한다.
또한 본 발명의 상기 제 2 배스공정은 60℃ 내지 80℃ 정도의 온도에서 300초 내지 600초 정도의 시간으로 공정을 수행할 수 있고, 실시예에서는 70℃의 온도에서 500초의 시간으로 공정을 수행한다.
계속해서 본 발명의 상기 제 3 배스공정은 20℃ 내지 30℃ 정도의 온도에서 60초 내지 180초 정도의 시간으로 공정을 수행할 수 있고, 실시예에서는 25℃의 온도에서 120초의 시간으로 공정을 수행한다.
이러한 본 발명의 상기 산화막(24)의 언더컷 및 세정공정의 수행에서는 상기 산화막(24)은 500Å 내지 1,000Å 정도가 언더컷되도록 수행한다.
그리고 도13은 폴리실리콘막(28)의 표면적이 증가되도록 HSG공정을 수행하여 상기 폴리실리콘막(28)의 표면을 반구형으로 형성시킨 상태를 나타낸다.
여기서 상기 폴리실리콘막(28)의 표면을 반구형으로 형성시키는 본 발명의 HSG공정은 시딩공정(Seeding Process) 및 어닐공정(Anneal Process)을 순차적으로 수행할 수 있고, 또한 상기 시딩공정 및 어닐공정은 동일챔버 내에서 인시튜(In-situ)로 수행할 수 있다.
그리고 본 발명의 상기 시딩공정은 550℃ 내지 570℃ 정도의 온도 및 10-2Torr 내지 10-4Torr 정도의 압력에서 45분 내지 55분 정도의 시간으로 수행하고, 기 공급된 He 가스(Gas)에 분당 80cc 내지 140cc 정도의 SiH4가스를 공급하면서 수행할 수 있다.
즉, 본 발명의 시딩공정은 He 가스 및 SiH4가스가 1 내지 1.5 : 1 정도의 혼합비를 유지하도록 수행할 수 있다.
그리고 실시예에서는 상기 시딩공정을 560℃의 온도 및 10-3Torr의 압력에서 50분의 시간으로 수행하고, He 가스 및 SiH4가스가 1.2 : 1의 혼합비를 유지할 수 있도록 상기 SiH4가스를 분당 1,200cc로 공급한다.
또한 본 발명의 상기 어닐공정은 550℃ 내지 570℃ 정도의 온도 및 10-7Torr 내지 10-9Torr 정도의 압력에서 50분 내지 60분 정도의 시간으로 수행할 수 있고, 실시예에서는 560℃의 온도 및 10-8Torr의 압력에서 55분의 시간으로 공정을 수행한다.
그리고 동일챔버에서 인시튜로 수행되는 상기 HSG공정 즉, 시딩공정 및 어닐공정에서의 상기 가스의 공급 및 압력의 조절은 본 발명의 기술을 이해하는 자라면 용이하게 상기 챔버 즉, 동일챔버를 조작하여 조절할 수 있다.
계속해서 본 발명은 상기 HSG공정의 수행 후, SC-1 케미컬을 이용하여 상기 표면적이 증가된 폴리실리콘막(28)을 세정시키는 공정을 수행한다.
그리고 본 발명은 상기 세정이 이루어진 폴리실리콘막(28) 상에 질화막(도시되지 않음)을 형성시킨다.
이러한 구성으로 이루어지는 본 발명은 커패시터의 하부전극물질층을 폴리실리콘막(28)으로 형성시키는 것으로써, 상기 산화막(24)의 언더컷 및 세정공정을 인시튜로 수행한 후, 상기 폴리실리콘막(28)의 표면적을 증가시키는 HSG공정을 수행한다.
이에 따라 본 발명은 커패시터의 하부전극물질층인 상기 폴리실리콘막(28)의 표면에 형성시키는 반구형의 표면을 안정적으로 확보할 수 있어 커패시터의 용량을 증가시킬 수 있다.
즉, 본 발명은 상기 산화막(24)의 언더컷으로 하부의 폴리실리콘막(28)의 표면을 확보할 수 있을 뿐만 아니라 상기 폴리실리콘막(28)에 형성되는 반구형의 표면이 파괴되는 것을 방지할 수 있다.
이에 따라 본 발명은 상기 폴리실리콘막(28)의 표면적의 안정적인 확보를 통하여 커패시터의 용량을 향상시킬 수 있다.
전술한 구성으로 이루어지는 본 발명의 구체적인 실시예에 대한 작용 및 효과에 대하여 설명한다.
먼저, 본 발명은 패턴이 형성된 반도체기판(20) 상에 절연막(22) 즉, 층간절연막인 비피에스지막을 형성시킨다.
여기서 상기 층간절연막인 비피에스지막은 콘택홀의 형성시 그 단차를 감소시킬 수 있다.
그리고 상기 절연막(22) 상에 1,500Å 두께의 열산화막으로 이루어지는 산화막(24)을 형성시킨다.
계속해서 사진식각공정을 수행하여 소정의 영역의 절연막(22) 및 산화막(24)을 제거시킨다.
여기서 상기 소정의 영역은 전술한 바와 같이 트랜지스터의 소스전극과 커패시터의 스토리지전극이 연결되는 영역이다.
이어서 상기 콘택홀로 형성된 절연막(22) 및 산화막(24)의 양측벽에 사이드월스페이서(26)를 형성시키는 스페이스에치백공정을 수행한다.
여기서 상기 사이드월스페이서(26)는 질화막을 이용하여 형성시키는 것으로써, 후속되는 폴리실리콘막(28) 즉, 커패시터의 하부전극물질층의 식각시 정렬불량을 방지하기 위함 뿐만 아니라 반도체소자을 구성하는 요소들이 서로 쇼트(Short)되는 것을 방지하기 위하여 형성시킨다.
그리고 상기 사이드월스페이서(26)가 형성된 콘택홀을 포함하는 반도체기판(20) 상에 커패시터의 하부전극물질층인 폴리실리콘막(28)을 형성시킨다.
여기서 상기 폴리실리콘막(28)은 아모퍼스폴리실리콘막을 9,000Å의 두께로 형성시킨다.
계속해서 상기 폴리실리콘막(28)의 하부의 산화막(24)이 노출되도록 사진식각공정을 수행한다.
그리고 상기 사진식각공정의 수행으로 노출되는 산화막(24)의 언더컷 및 상기 산화막(24)의 언더컷으로 노출되는 폴리실리콘막(28)의 하부표면을 포함하는 표면을 세정시키는 공정을 수행한다.
이러한 본 발명의 산화막(24)의 언더컷 및 세정공정은 서로 다른 케미컬을 수용하는 배스를 이용하여 3차례에 걸쳐 인시튜로 수행되는 것으로써 먼저, HF 및 NH4F가 혼합된 케미컬을 이용하여 25℃의 온도에서 100초의 시간으로 제 1 배스공정을 수행한다.
그리고 SC-1 케미컬을 이용하여 70℃의 온도에서 500초의 시간으로 제 2 배스공정을 수행한다.
여기서 상기 제 2 배스공정에 이용되는 SC-1 케미컬은 반도체소자의 제조에 이용되는 표준케미컬로써, 주로 NH4OH, H2O2및 H2O를 소정의 비율로 혼합시킨 케미컬이다.
그리고 HF 케미컬을 이용하여 25℃의 온도에서 120초의 시간으로 제 3 배스공정을 수행한다.
상기와 같이 이루어지는 본 발명의 상기 산화막(24)의 언더컷은 상기 산화막(24)이 최대 1,000Å 정도가 언더컷되도록 수행한다.
이에 따라 본 발명은 상기 산화막(24)과 접촉하는 폴리실리콘막(28)의 표면 즉, 상기 폴리실리콘막(28)의 하부의 표면까지 커패시터의 하부전극물질층으로 확보할 수 있다.
계속해서 본 발명은 상기 폴리실리콘막(28)의 표면적을 증가시키는 HSG공정을 수행하여 상기 폴리실리콘막(28)의 표면을 반구형으로 형성시킨다.
여기서 본 발명은 상기 산화막(24)의 언더컷시 확보한 폴리실리콘막(28)의 하부의 표면까지 반구형으로 형성시킬 수 있다.
그리고 본 발명은 동일챔버 내에서 인시튜로 수행되는 시딩공정 및 어닐공정으로 이루어지는 HSG공정을 수행한다.
여기서 상기 시딩공정은 비정질의 상기 폴리실리콘막(28)의 구조를 변형시키기 위하여 수행되는 것으로써, 560℃의 온도 및 10-3Torr의 압력에서 50분의 시간으로 공정을 수행한다.
또한 상기 시딩공정은 기 공급된 He 가스에 분당 1,200cc의 SiH4 가스를 공급하여 공정을 수행하는 것으로써, He : SiH4가 1.2 : 1의 혼합비를 유지하면서 공정을 수행한다.
계속해서 동일챔버 내에서 상기 가스들을 배기시킨 후, 560℃의 온도 및 10-8Torr의 압력에서 55분의 시간으로 어닐공정을 수행하여 상기 시딩공정의 수행으로 그 표면적의 구조를 마이그레이션(Migration)시킨다.
이러한 HSG공정의 수행으로 하부의 표면을 포함한 폴리실리콘막(28)의 표면을 반구형으로 형성시켜 그 표면적을 증가시킨다.
그리고 SC-1 케미컬을 이용한 세정공정을 수행한 후, 그 상부에 질화막(도시되지 않음)을 형성시킨다.
상기와 같은 구성으로 이루어지는 본 발명은 상기 산화막(24)을 언더컷 및 세정공정을 수행한 후, 폴리실리콘막(28)의 표면적을 향상시키는 HSG공정을 수행함으로써 상기 반구형의 폴리실리콘막(28)의 표면이 파괴되는 것을 방지할 수 있다.
즉, 커패시터의 용량을 증가시키기 위하여 커패시터의 하부전극으로 형성시키는 폴리실리콘막(28)의 표면적을 본 발명의 공정의 수행으로 안정적으로 확보할 수 있다.
또한 상기 폴리실리콘막(28)의 하부의 표면의 확보할 수 있어 커패시터의 용량을 극대화시킬 수 있다.
이에 따라 본 발명은 상기 커패시터의 하부전극물질층으로 형성되는 폴리실리콘막(28)의 표면적을 안정적으로 증가시킬 수 있다.
따라서, 본 발명에 의하면 커패시터의 하부전극물질층의 표면적의 안정적인 증가를 통하여 커패시터의 용량을 극대화시킴으로써 반도체소자의 신뢰도가 향상되는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (29)

  1. 패턴(Pattern)이 형성된 반도체기판 상에 산화막을 최상층에 포함하는 소정의 절연막들을 순차적으로 형성시킨 후, 콘택홀(Contact Hole)이 형성되도록 상기 소정의 절연막들을 제거시키는 단계;
    상기 콘택홀을 포함하는 반도체기판의 산화막 상에 커패시터의 하부전극물질층을 형성시키는 단계;
    상기 산화막의 소정의 영역이 노출되도록 상기 하부전극물질층을 제거시키는 단계;
    상기 하부전극물질층의 제거로 노출되는 산화막을 언더컷(Undercut)시키는 단계;
    상기 산화막의 언더컷에 의해 노출되는 상기 하부전극물질층의 하부표면을 포함하는 표면을 세정시키는 단계; 및
    상기 산화막의 언더컷에 의해 노출되는 하부전극물질층의 하부표면을 포함하는 표면적이 증가되도록 헤미스페리컬그레인공정(Hemi Spherical Grain Process)을 수행하는 단계;
    를 구비하여 이루어짐을 특징으로 하는 반도체소자의 커패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 콘택홀이 형성되도록 상기 소정의 절연막들을 제거시키는 단계와 그 상부에 상기 하부전극물질층을 형성시키는 단계 사이에 상기 콘택홀을 형성시키는 소정의 절연막들의 양측벽에 사이드월스페이서(Side Wall Spacer)를 형성시키는 단계를 더 구비함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 헤미스페리컬그레인공정의 수행으로 표면적이 증가된 하부전극물질층을 세정시킨 후, 상기 하부전극물질층 상에 질화막을 형성시키는 단계;
    를 더 구비하여 이루어짐을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 산화막의 하부의 소정의 막들은 층간절연막임을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 산화막은 열산화막(High Temperature Oxidation)임을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 산화막은 1,000Å 내지 2,000Å 정도의 두께로 형성시킴을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  7. 제 4 항에 있어서,
    상기 층간절연막은 비피에스지막(BPSG Film)임을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  8. 제 1 항에 있어서,
    상기 하부전극물질층은 폴리실리콘막(Poly Silicon Film)임을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  9. 제 8 항에 있어서,
    상기 폴리실리콘막은 아모퍼스폴리실리콘막(Amophous Poly Film)임을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  10. 제 8 항에 있어서,
    상기 폴리실리콘막은 7,000Å 내지 12,000Å 정도의 두께로 형성시킴을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  11. 제 1 항에 있어서,
    상기 산화막의 언더컷 및 세정공정은 서로 다른 케미컬이 수용되는 배스(Bath)를 이용하여 인시튜(In-situ)로 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  12. 제 11 항에 있어서,
    상기 언더컷 및 세정공정은 HF 및 NH4F가 혼합된 케미컬(Chemical)을 이용한 제 1 배스공정, SC-1 케미컬을 이용한 제 2 배스공정 및 HF 케미컬을 이용한 제 3 배스공정을 순차적으로 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  13. 제 12 항에 있어서,
    상기 제 1 배스공정은 20℃ 내지 30℃ 정도의 온도에서 90초 내지 120초 정도의 시간으로 공정을 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  14. 제 12 항에 있어서,
    상기 제 2 배스공정은 60℃ 내지 80℃ 정도의 온도에서 300초 내지 600초 정도의 시간으로 공정을 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  15. 제 12 항에 있어서,
    상기 제 3 배스공정은 20℃ 내지 30℃ 정도의 온도에서 60초 내지 180초 정도의 시간으로 공정을 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  16. 제 2 항에 있어서,
    상기 사이드월스페이서는 질화막으로 형성시킴을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  17. 제 1 항에 있어서,
    상기 헤미스페리컬그레인공정은 시딩공정(Seeding Process) 및 어닐공정(Anneal Process)을 순차적으로 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  18. 제 17 항에 있어서,
    상기 시딩공정 및 어닐공정은 동일챔버 내에서 인시튜(In-situ)로 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  19. 제 17 항에 있어서,
    상기 시딩공정은 550℃ 내지 570℃ 정도의 온도 및 10-2Torr 내지 10-4Torr 정도의 압력에서 45분 내지 55분 정도의 시간으로 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  20. 제 17 항에 있어서,
    상기 시딩공정은 기 공급된 He 가스(Gas)에 분당 80cc 내지 140cc 정도의 SiH4가스를 공급하면서 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  21. 제 17 항에 있어서,
    상기 시딩공정은 He 가스 및 SiH4가스가 1 내지 1.5 : 1 정도의 혼합비를 유지하도록 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  22. 제 17 항에 있어서,
    상기 어닐공정은 550℃ 내지 570℃ 정도의 온도 및 10-7Torr 내지 10-9Torr 정도의 압력에서 50분 내지 60분 정도의 시간으로 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  23. 제 3 항에 있어서,
    상기 헤미스페리컬그레인공정의 수행으로 표면적이 증가된 하부전극물질층의 세정은 SC-1 케미컬을 이용하여 공정을 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  24. 패턴이 기 형성된 반도체기판 상에 층간절연막 및 산화막이 순차적으로 적층되는 다층막을 형성시킨 후, 콘택홀이 형성되도록 소정의 영역의 상기 다층막을 제거시키는 단계;
    상기 콘택홀을 형성시키는 다층막의 양측벽에 질화막으로 이루어지는 사이드월스페이서를 형성시키는 단계;
    상기 사이드월스페이서가 형성된 콘택홀을 포함하는 반도체기판 상에 커패시터의 하부전극물질층인 아모퍼스폴리실리콘막을 형성시키는 단계;
    상기 산화막의 소정의 영역이 노출되도록 상기 아모퍼스폴리실리콘막을 제거시키는 단계;
    상기 아모퍼스폴리실리콘막의 제거로 노출되는 산화막을 언더컷시키는 단계;
    상기 산화막의 언더컷에 의해 노출되는 상기 아모퍼스폴리실리콘막의 하부표면을 포함하는 표면을 세정시키는 단계;
    상기 산화막의 언더컷에 의해 노출되는 아모퍼스폴리실리콘막의 하부표면을 포함하는 표면적이 증가되도록 헤미스페리컬그레인공정을 수행하는 단계;
    상기 헤미스페리컬그레인공정의 수행으로 표면적이 증가된 아모퍼스폴리실리콘막을 세정시키는 단계; 및
    상기 아모퍼스폴리실리콘막 상에 질화막을 형성시키는 단계;
    를 구비하여 이루어짐을 특징으로 하는 반도체소자의 커패시터 제조방법.
  25. 제 24 항에 있어서,
    상기 언더컷 및 세정공정은 서로 다른 케미컬이 수용되는 배스를 이용하여 HF 및 NH4F가 혼합된 케미컬을 이용한 제 1 배스공정, SC-1 케미컬을 이용한 제 2 배스공정 및 HF 케미컬을 이용한 제 3 배스공정을 인시튜로 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  26. 제 25 항에 있어서,
    상기 제 1 배스공정은 20℃ 내지 30℃ 정도의 온도에서 90초 내지 120초 정도의 시간으로 공정을 수행하고, 상기 제 2 배스공정은 60℃ 내지 80℃ 정도의 온도에서 300초 내지 600초 정도의 시간으로 공정을 수행하며, 상기 제 3 배스공정은 20℃ 내지 30℃ 정도의 온도에서 60초 내지 180초 정도의 시간으로 공정을 수행함을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  27. 층간절연막들 사이에 형성시키는 커패시터(Capacitor)의 하부전극물질층의 하부표면을 포함하는 표면이 반구형으로 형성된 것을 특징으로 하는 반도체 커패시터.
  28. 제 27 항에 있어서,
    상기 하부전극물질층은 아모퍼스폴리실리콘막임을 특징으로 하는 상기 반도체 커패시터.
  29. 제 27 항에 있어서,
    상기 하부전극물질층은 그 두께가 7,000Å 내지 12,000Å 정도임을 특징으로 하는 상기 반도체 커패시터.
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