JP4067959B2 - 電荷貯蔵電極の形成方法 - Google Patents
電荷貯蔵電極の形成方法 Download PDFInfo
- Publication number
- JP4067959B2 JP4067959B2 JP2002371839A JP2002371839A JP4067959B2 JP 4067959 B2 JP4067959 B2 JP 4067959B2 JP 2002371839 A JP2002371839 A JP 2002371839A JP 2002371839 A JP2002371839 A JP 2002371839A JP 4067959 B2 JP4067959 B2 JP 4067959B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- film
- charge storage
- storage electrode
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 59
- 238000003860 storage Methods 0.000 title claims description 42
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 27
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 23
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 12
- 239000007864 aqueous solution Substances 0.000 claims description 12
- 239000000243 solution Substances 0.000 claims description 12
- 238000004140 cleaning Methods 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 3
- 239000002245 particle Substances 0.000 claims description 3
- 238000005406 washing Methods 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims 2
- 238000007254 oxidation reaction Methods 0.000 claims 2
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 claims 1
- 238000007598 dipping method Methods 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005502 peroxidation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31608—Deposition of SiO2
- H01L21/31612—Deposition of SiO2 on a silicon body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は、電荷貯蔵電極の形成方法に関するもので、特に、電荷貯蔵電極の形成前に洗浄工程とエッチング工程を通じてホールサイズを拡大させた後、損傷した犠牲酸化膜と、その上部に蒸着したキャパシタ形成用酸化膜とのエッチング差によって発生したノッチタイプのホールを埋めるために、一定の厚さの酸化膜を蒸着した後、コンタクトホールを形成することによって、セルとセル間のブリッジを防止し、セル形成部のホールサイズを極大化させると共に素子の特性を向上させ、収率を増加させることができる電荷貯蔵電極の形成方法に関するものである。
【0002】
【従来の技術】
近年の半導体装置の高集積化によって、DRAM(Dynamic Random Access Memory)などの半導体メモリ装置は、動作特性の確保のためにより一層大きい静電容量のキャパシタを必要としている。更には、高集積化によって単位セル当たりの面積が縮小すると同時に、レイアウト面積も小さくなり、さらに大きい静電容量を確保しなければならない。
【0003】
図1は、従来技術による電荷貯蔵電極の問題点を示すための写真である。
【0004】
従来の電荷貯蔵電極を形成するための方法は図示されていないが、まず半導体基板に所定の下部構造を形成した後、電荷貯蔵電極を形成するために平坦化工程を実施し、一定の厚さのエッチング停止膜と犠牲酸化膜を順次に形成する。次に、マスク工程及びエッチング工程を通じて電荷貯蔵電極が形成される部位に第1コンタクトホールを形成する。
【0005】
続いて、第1コンタクトホールを埋めるために、ドープ非晶質シリコン膜や多結晶シリコン膜を形成した後、全面エッチングを通じて第2コンタクトホールを形成し、一定の高さの酸化膜を形成させる。その後、マスク工程及びエッチング工程を通じて電荷貯蔵電極が形成される部位をパターニングした後、電荷貯蔵電極を形成するための洗浄工程を行なう。
【0006】
しかし、このような従来の電荷貯蔵電極の形成方法では、図1に示すように、ポリシリコン膜のエッチバック(etch back)工程時、エッチング停止膜上部の犠牲酸化膜が損傷するため、損傷した犠牲酸化膜とポリシリコン膜とのエッチング差によってノッチタイプのホールが形成され、それによってセルとセル間にブリッジが発生し、素子の特性の低下及び収率の減少を招くという問題点があった。
【0007】
【発明が解決しようとする課題】
こうした問題点を解決するための本発明における目的は、電荷貯蔵電極の形成前に洗浄工程とエッチング工程を通じてホールサイズを拡大させた後、損傷した犠牲酸化膜とその上部に形成したキャパシタ形成用酸化膜とのエッチング差によって発生したノッチタイプのホールを埋めるために、一定の厚さの酸化膜を形成した後、コンタクトホールを形成することによって、セルとセル間のブリッジを防止し、セル形成部のホールサイズを極大化させて素子の特性を向上させ、収率を増加させるようにする電荷貯蔵電極の形成方法を提供することにある。
【0008】
【課題を解決するための手段】
前述の目的を達成するための本発明における電荷貯蔵電極の形成方法は、所定の下部構造が形成された基板上に電荷貯蔵電極を形成するための平坦化工程を行った後、エッチング停止膜と犠牲酸化膜を順次に形成するステップと、前記結果物にマスキング工程及びエッチング工程を通じて第1コンタクトホールを形成するステップと、前記電荷貯蔵電極用第1コンタクトホールを埋めるためにドープ非晶質シリコン膜を形成するステップと、前記ドープ非晶質シリコン膜に、エッチバック工程を通じて第2コンタクトホールを形成した後、洗浄工程を実施するステップと、前記洗浄工程後、第2コンタクトホールが形成された結果物を一定時間、フッ酸水溶液を純水で希釈した希フッ酸水溶液に浸漬するステップと、前記希フッ酸水溶液に浸漬させた、前記第2コンタクトホールが形成された結果物に一定の厚さの酸化膜を形成した後、エッチバック工程を行い下部の第1コンタクトホール内に埋め込まれたドープ非晶質シリコンの上部を露出させるステップと、前記第1コンタクトホール内に埋め込まれたドープ非晶質シリコンの上部が露出した結果物上に一定の厚さのポリシリコン膜を形成させた後、フォトレジストを一定の厚さで塗布するステップと、前記フォトレジストを利用したエッチバック工程を通じてポリシリコン膜の上部をエッチングすることにより、前記ドープ非晶質シリコン膜上から前記ポリシリコン膜を除去するステップと、前記フォトレジストを除去した後、準安定ポリシリコンを形成するステップと、を含むことを特徴とする。
【0009】
ここで、前記洗浄工程は、有機物を除去するために硫酸と水の混合液と、パーティクル及び異質物を除去するためにアンモニア過酸化水素水溶液と、自然酸化膜の生成を防止するためにHF(フッ化水素)またはBOE(緩衝フッ酸)溶液を利用することが好ましい。
【0010】
また、前記ポリシリコン膜は、SiH4、Si2H6、SiH2C12またはPH3ガス及びこれらの混合物からなる群から少なくともいずれか一つ以上のガスを用いて、温度450〜560℃、圧力0.1〜300torrの条件で、100〜2000Åの厚みを形成することが好ましい。
【0011】
更に、前記第2コンタクトホールが形成された結果物に一定の厚さで形成された酸化膜は、HTO膜(高温酸化膜)、LTO膜(低温酸化膜)、PE−TEOS膜(Si(OC2H5)4を原料とし、プラズマCVD法により形成した酸化膜)、LP−TEOS膜(Si(OC2H5)4を原料とし、減圧CVD法により形成した酸化膜)のうち、いずれかによって形成することが好ましい。
【0012】
その上、前記第2コンタクトホールが形成された結果物に一定の厚さで形成された酸化膜は、CVD方式で形成することが好ましい。
【0013】
また更に、前記希フッ酸水溶液を利用したディーピング工程は、300:1のBOE溶液、すなわち、50wt%のフッ酸水溶液1mlを純水300mlの割合で希釈した希フッ酸水溶液を利用して5〜300秒間実施することが好ましい。
【0014】
更には、前記準安定ポリシリコン膜(MPS)は、前記ポリシリコン膜の1.1〜2.6倍の表面積とすることが好ましい。
【0015】
【発明の実施の形態】
以下、本発明の好ましい実施例を添付した図面を参照して説明する。また、本実施例は本発明の権利範囲を限定するものではなく、ただ例示として提示したものである。以下の説明で従来の構成と同一の部分は、同一の名称を使用する。
【0016】
図2から図10は、本発明に係る電荷貯蔵電極を形成する工程を示す断面図である。
【0017】
まず、図2に示すように、所定の下部構造が形成された基板10上に電荷貯蔵電極を形成するための平坦化工程を行った後、エッチング停止膜20と犠牲酸化膜30を順に形成し、続いて、マスキング工程及びエッチング工程を通じて電荷貯蔵電極用第1コンタクトホール(不図示)を形成する。
【0018】
次に、電荷貯蔵電極用第1コンタクトホール(不図示)を埋めるためにドープ非晶質シリコン40を形成する。
【0019】
続いて、図3に示すように、エッチバック工程を通じて第2コンタクトホールBを形成した後、洗浄工程を行なう。
【0020】
この時、有機物を除去するために、硫酸と水の混合液、例えば、クリーンB溶液(H2SO4:H2O=4:1)と、パーティクル及び異質物を除去するためにアンモニア過酸化水素水溶液、例えば、SC−1溶液と、自然酸化膜の生成を防止するためにHFまたはBOE溶液で洗浄した後、一定時間エッチング液に浸漬させ、第2コンタクトホールBサイズを最大限拡大する。
【0021】
この時、前記エッチング液に浸漬させるエッチング工程は、300:1のBOE溶液、すなわち、50wt%のフッ酸水溶液1mlを純水300mlの割合で希釈した希フッ酸水溶液を利用して5〜300秒間実施する。
【0022】
そして、図4に示すように、下部側壁において損傷した部分と損傷しなかった部分の酸化膜の間のエッチング差によって、洗浄工程時に発生したノッチタイプ(notch type)のホールを埋めるために、一定の厚さの酸化膜50を形成した後、図5に示すようにエッチバック工程を行ない、下部の第1コンタクトホール(不図示)をオープンさせる。
【0023】
この時、酸化膜50は、HTO膜(High temperature Oxide)、LTO(Low Temperature Oxide)膜、PE−TEOS(Plasma Enhanced−Tetra Ethyl Ortho Sillicate)膜、LP−TEOS(Low Pressure―Terta Ethy Ortho Sillicate)膜のうち、いずれかで形成する。
【0024】
続いて、図6に示すように、非晶質形態で一定厚さのポリシリコン膜60を蒸着させる。
【0025】
この時、ポリシリコン膜60は、SiH4、Si2H6、SiH2C12またはPH3ガス及びこれらの混合物からなる群から少なくともいずれか一つ以上のガスを用いて、温度450〜560℃、圧力0.1〜300torrの条件で、100〜2000Åの厚さに形成する。
【0026】
次に、図7に示すように、ポリシリコン膜60の上部にフォトレジスト70を塗布し、図8に示すように、フォトレジスト70を利用したエッチバック工程を通じてポリシリコン膜60の上部をエッチングする。
【0027】
続いて、図9に示すように、フォトレジスト70を除去して電荷貯蔵電極パターンを形成し、図10に示すように、貯蔵電極の容量を増大させる為に、準安定ポリシリコン(MPS、meta―stable polysilicon:80)をポリシリコン膜60の1.1〜2.6倍の表面積になるように形成させる。
【0028】
【発明の効果】
以上のように、本発明によれば、電荷貯蔵電極の形成前に洗浄工程とエッチング工程を通じてホールサイズを拡大させた後、損傷した犠牲酸化膜とその上部に形成したキャパシタ形成用酸化膜とのエッチング差によって発生したノッチタイプのホールを埋めるために、一定の厚さの酸化膜を形成した後、コンタクトホールを形成することによって、セルとセル間のブリッジを防止してセル形成部のホールサイズを極大化させ、素子の特性を向上させて収率を増加させることができる。
【図面の簡単な説明】
【図1】 従来技術による電荷貯蔵電極の問題点を示すための写真である。
【図2】 本発明によって電荷貯蔵電極を形成する工程を表した断面図である。
【図3】 本発明によって電荷貯蔵電極を形成する工程を表した断面図である。
【図4】 本発明によって電荷貯蔵電極を形成する工程を表した断面図である。
【図5】 本発明によって電荷貯蔵電極を形成する工程を表した断面図である。
【図6】 本発明によって電荷貯蔵電極を形成する工程を表した断面図である。
【図7】 本発明によって電荷貯蔵電極を形成する工程を表した断面図である。
【図8】 本発明によって電荷貯蔵電極を形成する工程を表した断面図である。
【図9】 本発明によって電荷貯蔵電極を形成する工程を表した断面図である。
【図10】 本発明によって電荷貯蔵電極を形成する工程を表した断面図である。
【符号の説明】
10 基板、20 エッチング停止膜、30 犠牲酸化膜、40 ドープポリシリコン膜、50 酸化膜、60 ポリシリコン膜、70 フォトレジスト、80 準安定ポリシリコン膜。
Claims (7)
- 所定の下部構造が形成された基板上に電荷貯蔵電極を形成するための平坦化工程を行った後、エッチング停止膜と犠牲酸化膜を順次に形成するステップと、
前記結果物にマスキング工程及びエッチング工程を通じて第1コンタクトホールを形成するステップと、
前記電荷貯蔵電極用第1コンタクトホールを埋めるためにドープ非晶質シリコンを形成するステップと、
前記ドープ非晶質シリコン膜に、エッチバック工程を通じて第2コンタクトホールを形成した後、洗浄工程を実施するステップと、
前記洗浄工程後、第2コンタクトホールが形成された結果物を一定時間、フッ酸水溶液を純水で希釈した希フッ酸水溶液に浸漬するステップと、
前記希フッ酸水溶液に浸漬させた、前記第2コンタクトホールが形成された結果物に一定の厚さの酸化膜を形成した後、エッチバック工程を行い下部の第1コンタクトホール内に埋め込まれたドープ非晶質シリコンの上部を露出させるステップと、
前記第1コンタクトホール内に埋め込まれたドープ非晶質シリコンの上部が露出した結果物上に一定の厚さのポリシリコン膜を形成させた後、フォトレジストを一定の厚さで塗布するステップと、
前記フォトレジストを利用したエッチバック工程を通じてポリシリコン膜の上部をエッチングすることにより、前記ドープ非晶質シリコン膜上から前記ポリシリコン膜を除去するステップと、
前記フォトレジストを除去した後、準安定ポリシリコンを形成するステップと、を含むことを特徴とする電荷貯蔵電極の形成方法。 - 前記洗浄工程は、有機物を除去するために硫酸と水の混合液と、パーティクル及び異質物を除去するためにアンモニア過酸化水素溶液と自然酸化膜の生成を防止するためにHFまたは緩衝フッ酸溶液を利用することを特徴とする請求項1に記載の電荷貯蔵電極の形成方法。
- 前記ポリシリコン膜は、SiH4、Si2H6、SiH2C12またはPH3ガス及びこれらの混合物からなる群から少なくともいずれか一つ以上のガスを用いて、温度450〜560℃、圧力0.1〜300torrの条件で、厚さ100〜2000Åに形成することを特徴とする請求項1に記載の電荷貯蔵電極の形成方法。
- 前記第2コンタクトホールが形成された結果物に一定の厚さで形成された酸化膜は、HTO(高温酸化)膜、LTO(低温酸化)膜、PE−TEOS膜(Si(OC2H5)4を原料とし、プラズマCVD法により形成した酸化膜)、LP−TEOS膜(Si(OC2H5)4を原料とし、減圧CVD法により形成した酸化膜)のうち、いずれかによって形成することを特徴とする請求項1に記載の電荷貯蔵電極の形成方法。
- 前記第2コンタクトホールが形成された結果物に一定の厚さで形成された酸化膜は、CVD方式で形成することを特徴とする請求項1に記載の電荷貯蔵電極の形成方法。
- 前記希フッ酸水溶液を利用した浸漬工程は、50wt%のフッ酸水溶液1mlを純水300mlの割合で希釈した希フッ酸水溶液を利用して5〜300秒間実施することを特徴とする請求項1に記載の電荷貯蔵電極の形成方法。
- 前記準安定ポリシリコン膜(MPS)は、前記ポリシリコン膜の1.1〜2.6倍の表面積とすることを特徴とする請求項1に記載の電荷貯蔵電極の形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2001-082789 | 2001-12-21 | ||
KR10-2001-0082789A KR100433848B1 (ko) | 2001-12-21 | 2001-12-21 | 전하저장전극 형성 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003197776A JP2003197776A (ja) | 2003-07-11 |
JP4067959B2 true JP4067959B2 (ja) | 2008-03-26 |
Family
ID=36637688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002371839A Expired - Fee Related JP4067959B2 (ja) | 2001-12-21 | 2002-12-24 | 電荷貯蔵電極の形成方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6780709B2 (ja) |
JP (1) | JP4067959B2 (ja) |
KR (1) | KR100433848B1 (ja) |
TW (1) | TWI235482B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100506816B1 (ko) | 2003-01-06 | 2005-08-09 | 삼성전자주식회사 | 반도체 장치 커패시터의 하부 전극 및 이를 형성하기 위한방법 |
GB2408147B (en) * | 2003-01-06 | 2005-12-07 | Samsung Electronics Co Ltd | Bottom electrode of capacitor of semiconductor device and method of forming the same |
KR100500931B1 (ko) * | 2003-07-18 | 2005-07-14 | 주식회사 하이닉스반도체 | 반도체 소자의 측정용 파티클 제조방법 |
KR100576825B1 (ko) * | 2003-12-02 | 2006-05-10 | 삼성전자주식회사 | 캐패시터 콘택 플러그들 사이의 층간절연막 내에 분리패턴을 구비하는 반도체 소자 및 그 제조 방법들 |
KR100653713B1 (ko) | 2005-02-21 | 2006-12-05 | 삼성전자주식회사 | 실린더형 스토리지 노드들을 갖는 반도체소자 및 그 제조방법들 |
DE102007004884A1 (de) * | 2007-01-31 | 2008-08-14 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3146962B2 (ja) * | 1995-12-14 | 2001-03-19 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
JP2924771B2 (ja) | 1996-02-26 | 1999-07-26 | 日本電気株式会社 | 蓄積容量部形成方法 |
JP2907122B2 (ja) | 1996-05-30 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
US5766993A (en) | 1996-11-25 | 1998-06-16 | Vanguard International Semiconductor Corporation | Method of fabricating storage node electrode, for DRAM devices, using polymer spacers, to obtain polysilicon columns, with minimum spacing between columns |
JP3148161B2 (ja) * | 1997-09-25 | 2001-03-19 | 日本電気株式会社 | 半導体装置の製造方法 |
JP3569168B2 (ja) * | 1999-08-09 | 2004-09-22 | 九州日本電気株式会社 | 半導体装置の製造方法 |
KR20010054265A (ko) * | 1999-12-04 | 2001-07-02 | 윤종용 | 커패시터의 하부전극 형성 방법 |
KR20010059517A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법 |
-
2001
- 2001-12-21 KR KR10-2001-0082789A patent/KR100433848B1/ko not_active IP Right Cessation
-
2002
- 2002-12-19 TW TW091136686A patent/TWI235482B/zh not_active IP Right Cessation
- 2002-12-19 US US10/326,649 patent/US6780709B2/en not_active Expired - Fee Related
- 2002-12-24 JP JP2002371839A patent/JP4067959B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003197776A (ja) | 2003-07-11 |
KR100433848B1 (ko) | 2004-06-04 |
KR20030052760A (ko) | 2003-06-27 |
TW200411907A (en) | 2004-07-01 |
TWI235482B (en) | 2005-07-01 |
US6780709B2 (en) | 2004-08-24 |
US20030180995A1 (en) | 2003-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR950012554B1 (ko) | 고집적 반도체소자의 전하저장전극 제조방법 | |
KR100253086B1 (ko) | 반도체장치제조를위한세정용조성물및이를이용한반도체장치의제조방법 | |
JP3999403B2 (ja) | Dramセルキャパシタの製造方法 | |
US6238968B1 (en) | Methods of forming integrated circuit capacitors having protected layers of HSG silicon therein | |
JP4067959B2 (ja) | 電荷貯蔵電極の形成方法 | |
US5770510A (en) | Method for manufacturing a capacitor using non-conformal dielectric | |
JP3230663B2 (ja) | 円筒型スタック電極の製造方法 | |
JP2770789B2 (ja) | 半導体記憶装置の製造方法 | |
JP2622243B2 (ja) | 半導体素子のスタックキャパシター製造方法 | |
KR20050059697A (ko) | 반도체 소자의 캐패시터 형성방법 | |
KR100253094B1 (ko) | 반도체소자의 커패시터 제조방법 및 이에 따라 제조되는 반도체커패시터 | |
US6815356B2 (en) | Method for forming bottle trench | |
US6238970B1 (en) | Method for fabricating a DRAM cell capacitor including etching upper conductive layer with etching byproduct forming an etch barrier on the conductive pattern | |
JP2828038B2 (ja) | 半導体装置の製造方法 | |
KR0151257B1 (ko) | 반도체 메모리장치 제조방법 | |
KR100290587B1 (ko) | 반도체장치제조방법 | |
JP2944990B2 (ja) | クラウン型コンデンサの製造方法 | |
JPH0653434A (ja) | 絶縁ポリシリコン・ラインド・キャビィティを製造する半導体加工法、及びキャパシタを作る方法 | |
KR100284310B1 (ko) | 반도체 기억소자의 전하저장전극 형성방법 | |
KR20010004727A (ko) | 반도체 소자의 캐패시터 제조 방법 | |
KR20000025636A (ko) | 반도체 메모리소자의 커패시터 제조방법 | |
KR20010005040A (ko) | 반도체 메모리소자의 커패시터 전하저장전극 형성방법 | |
JP2004200385A (ja) | 半導体装置および半導体装置の製造方法 | |
KR20010008406A (ko) | 커패시터의 전하저장전극 형성방법 | |
JPH10313104A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050414 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070803 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070814 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071112 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071211 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080109 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |