KR20010004727A - 반도체 소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 하부전극의 표면적을 증대시키기 위해 MPS를 성장시켜 하부전극을 형성하는 경우, MPS를 성장시키기 전 폴리실리콘 슬러리를 사용하여 하부전극으로 사용되지 않을 부분의 폴리실리콘을 제거하고, MPS를 성장시킨 후 산화 슬러리를 이용하여 반사 방지막을 제거하므로써, MPS의 파티클성 결함을 억제할 수 있는 반도체 소자의 캐패시터 제조 방법이 개시된다.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 캐패시터의 전하저장 능력을 향상시키기 위하여 캐패시터의 전극 형성 후 준안정 폴리실리콘(Meta-stable PoliSilicon; 이하, MPS라 함)을 성장시키는 경우 MPS가 떨어져 나와 결함원으로 작용하는 것을 방지하기 위한 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

반도체 소자의 고집적화에 따라 캐패시터의 하부전극간 공간이 부족하게 된다. 최근에는 캐패시터의 전하저장 능력을 충분히 확보하기 위하여 하부전극용 폴리실리콘층 형성 후 면적을 증가시키기 위해 하부전극에 MPS를 성장시키는 방법을 사용하는데, 소자의 고집적화로 하부전극간의 간격이 좁아짐에 따라 하부전극의 내측에만 MPS를 성장시킨다. 그러면, 종래의 캐패시터 제조 방법을 도 1을 참조하여 설명하기로 한다.

도 1a 내지 1c는 종래 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.

도 1a에 도시된 바와 같이, 하부구조가 형성된 반도체 기판(11) 상에 비트라인(12)을 형성하고, 전체구조 상에 층간절연막(13)을 형성한다. 이후, 비트라인(12)이 형성되지 않은 부분의 반도체 기판(11)이 노출되도록 콘택홀을 형성한 후 전체구조 상에 폴리실리콘을 증착하고 콘택 홀이 매립되도록 평탄화하여 폴리실리콘 플러그(14)를 형성한다. 다음에, 전체구조 상에 산화막(15) 및 반사방지막(16)을 형성하고 하부전극이 형성될 부분의 반사방지막(16) 및 산화막(15)을 식각한 다음 하부전극용 폴리실리콘층(17)을 형성한다. 그리고 하부전극용 폴리실리콘층(17) 내측부에 MPS(18)를 성장시킨다. 이때, 하부전극용 폴리실리콘층(17)이 반사방지막(16) 상부에까지 형성되어 있기 때문에 MPS(18)는 반사방지막(16) 상부의 하부전극용 폴리실리콘층(17) 상에 성장되게 된다.

도 1b에 도시된 바와 같이, 전체구조 상에 포토레지스트막(19)을 도포한다. 이후, 도 1c에 도시된 바와 같이, 하부전극으로 사용되지 않을 부분의 MPS(18) 및 반사 방지막(17)을 제거한다. 그런데, 이 과정에서 MPS(18)가 떨어져 나와 (18A) 파티클성 결함을 유발하며 캐패시터간 브리지를 유발할 수 있다. 이에 따라 캐패시터의 불량 등 소자의 수율이 저하되는 문제점이 있다.

따라서, 본 발명은 MPS를 성장시키기 전 하부전극으로 사용되지 않을 부분의 하부전극용 폴리실리콘을 제거한 후 MPS를 성장시키므로써, MPS가 떨어져 나와 파티클성 결함으로 작용하는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 하부구조가 형성된 반도체 기판 상에 비트라인을 형성하고, 전체구조 상에 층간절연막 및 식각 정지막을 형성한 후 상기 비트라인이 형성되지 않은 부분의 반도체 기판이 노출되도록 콘택홀을 형성한 다음 전체구조 상에 폴리실리콘을 증착하고 콘택 홀이 매립되도록 평탄화하여 폴리실리콘 플러그를 형성하는 단계; 전체구조 상에 캐패시터 형성용 산화막 및 반사방지막을 형성하고 하부전극이 형성될 부분의 반사방지막 및 산화막을 식각한 다음 전체구조 상부에 하부전극용 폴리실리콘층을 형성하는 단계; 전체구조 상에 제 1 포토레지스트막을 형성한 후 제 1 화학적 기계적 연마 공정을 실시하여 하부전극으로 사용되지 않는 상측의 하부전극용 폴리실리콘이 제거되는 단계; 상기 제 1 포토레지스트막을 제거하고, 상기 하부전극용 폴리실리콘층의 노출된 내측벽에 준안정 폴리실리콘을 성장시킨 후, 전체구조 상에 제 2 포토레지스트막을 형성하는 단계; 상기 반사 방지막이 제거되는 시점까지 제 2 화학적 기계적 연마 공정을 실시하는 단계; 상기 캐패시터 형성용 산화막을 제거하고 이로 인하여 캐패시터 하부전극이 형성되는 단계를 포함하여 이루어진 것을 특징으로 한다.

도 1a 내지 1c는종래 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 수순차적으로 도시한 소자의 단면도.

도 2a 내지 2e는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.

〈도면의 주요 부분에 대한 부호 설명〉

11, 21 : 반도체 기판 12, 22 : 비트라인

13, 23 : 층간 절연막 14, 24 : 폴리실리콘 플러그

15, 25 : 산화막 16, 26 : 반사방지막

17, 27 : 폴리실리콘층 18, 29 : 준안정 폴리실리콘층

19, 28, 30 : 포토레지스트막

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 2e는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 도시한 소자의 단면도이다.

도 2a에 도시된 바와 같이, 하부구조가 형성된 반도체 기판(21) 상에 비트라인(22)을 형성하고, 전체구조 상에 층간절연막(23)을 형성한다. 층간절연막(23)은 예를 들어 BPSG막을 이용하여 형성한다. 이후, 비트라인(22)이 형성되지 않은 부분의 반도체 기판(21)이 노출되도록 콘택홀을 형성한 후 전체구조 상에 폴리실리콘을 증착하고 콘택 홀이 매립되도록 평탄화하여 폴리실리콘 플러그(24)를 형성한다. 다음에, 전체구조 상에 캐패시터 형성용 산화막(25) 및 반사방지막(26)을 형성하고 하부전극이 형성될 부분의 반사방지막(26) 및 산화막(25)을 식각한 다음 하부전극용 폴리실리콘층(27)을 형성한다. 그리고 전체구조 상에 제 1 포토레지스트막(28)을 형성한다. 캐패시터 형성용 산화막(25)은 층간 절연막(23)에 비해 식각 율이 높은 5∼10wt% 범위의 고농도 O₃-TEOS계 PSG 산화막을 이용하여 형성한다.

도 2b에 도시된 바와 같이, 화학적 기계적 연마(CMP) 공정을 실시하여 하부전극으로 사용되지 않을 부분의 폴리실리콘(27)을 제거하고 제 1 포토레지스트막(28)을 제거한다. 이때에는 하부전극용 폴리실리콘(27)과 반사 방지막(26)의 식각 선택비가 다른 폴리실리콘 슬러리를 사용한다.

도 2c에 도시된 바와 같이, 하부전극용 폴리실리콘층(27)의 노출된 부분에 MPS(29)를 성장시키고, 전체구조 상에 제 2 포토레지스트막(30)을 형성한다.

도 2d에 도시된 바와 같이, 화학적 기계적 연마 공정을 실시하여 반사 방지막(26) 및 하부전극용 폴리실리콘층(27) 상부에 성장된 MPS(29)를 제거한다. 이때에는 폴리실리콘과 반사 방지막 간의 연마 속도가 비슷한 슬러리를 이용한다.

도 2e에 도시된 바와 같이, 캐패시터 형성용 산화막(25)을 제거하여 하부전극 간을 분리한다. 도시하지는 않았지만, 층간 절연막(23) 상부에 산화막(25) 식각시의 식각 정지막을 형성한다. 식각 정지막으로는 예를 들어, PE-TEOS 산화막 또는 SiON 막이 이용된다. 산화막(25) 제거시에는 층간 절연막(23)의 제거율이 최소화되도록, HF나 BOE와 같이 산화막(23)의 식각율이 식각 정지막보다 빠른 에천트를 사용해야 한다.

상술한 바와 같이, 하부전극의 표면적을 증대시키기 위해 MPS를 성장시켜 하부전극을 형성하는 경우, MPS를 성장시키기 전 폴리실리콘 슬러리를 사용하여 하부전극으로 사용되지 않을 부분의 폴리실리콘을 제거하고, MPS를 성장시킨 후 산화 슬러리를 이용하여 반사 방지막을 제거하므로써, MPS의 파티클성 결함을 억제할 수 있고 이에 따라 캐패시터간 브리지를 최소화할 수 있어 소자의 수율을 향상시킬 수 있는 효과가 있다.

Claims (6)

1. 하부구조가 형성된 반도체 기판 상에 비트라인을 형성하고, 전체구조 상에 층간절연막 및 식각 정지막을 형성한 후 상기 비트라인이 형성되지 않은 부분의 반도체 기판이 노출되도록 콘택홀을 형성한 다음 전체구조 상에 폴리실리콘을 증착하고 콘택 홀이 매립되도록 평탄화하여 폴리실리콘 플러그를 형성하는 단계;

   전체구조 상에 캐패시터 형성용 산화막 및 반사방지막을 형성하고 하부전극이 형성될 부분의 반사방지막 및 산화막을 식각한 다음 전체구조 상부에 하부전극용 폴리실리콘층을 형성하는 단계;

   전체구조 상에 제 1 포토레지스트막을 형성한 후 제 1 화학적 기계적 연마 공정을 실시하여 하부전극으로 사용되지 않는 상측의 하부전극용 폴리실리콘이 제거되는 단계;

   상기 제 1 포토레지스트막을 제거하고, 상기 하부전극용 폴리실리콘층의 노출된 내측벽에 준안정 폴리실리콘을 성장시킨 후, 전체구조 상에 제 2 포토레지스트막을 형성하는 단계;

   상기 반사 방지막이 제거되는 시점까지 제 2 화학적 기계적 연마 공정을 실시하는 단계;

   상기 캐패시터 형성용 산화막을 제거하고 이로 인하여 캐패시터 하부전극이 형성되는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 캐패시터 형성용 산화막은 5∼10wt% 범위의 고농도 O₃-TEOS계 PSG 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
3. 제 1 항에 있어서,

   상기 제 1 화학적 기계적 연마 공정은 하부전극용 폴리실리콘의 연마율이 반사 방지막의 연마율보다 높은 폴리실리콘 슬러리를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
4. 제 1 항에 있어서,

   상기 제 2 화학적 기계적 연마공정은 폴리실리콘과 반사 방막간의 연마 속도가 비슷한 슬러리를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
5. 제 1 항에 있어서,

   상기 식각 정지막은 PE-TEOS 산화막 또는 SiON 막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
6. 제 1 항에 있어서,

   상기 캐패시터 형성용 산화막 제거시에는 HF 또는 BOE를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.