KR100284310B1 - 반도체 기억소자의 전하저장전극 형성방법 - Google Patents

Abstract

본 발명은 반구형 폴리실리콘막을 이용하여 전하저장전극의 표면적을 극대화는 것을 내용으로 하는 반도체 기억소자의 전하저장전극 형성방법에 관한 것으로, 소자의 고집적화에 따른 캐패시터 용량을 확보하여 소자의 특성 및 신뢰도를 향상시키는 효과가 있다.

Description

반도체 기억소자의 전하저장전극 형성방법

제1(a)도 내지 제1(f)도는 본 발명에 따른 전하저장전극 형성 공정을 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 층간절연막 2 : 도핑된 폴리실리콘막

3 : 비도핑된 비정질 실리콘막 6,4 : 비도핑된 산화막

5 : 도핑된 산화막 7 : 감광막

8 : 도핑된 반구형 폴리실리콘막 9 : 도핑된 비정질 실리콘막

본 발명은 반도체 기억 소자의 정전 용량을 확보하기 위하여 전하저장전극의 표면적을 확대하는 것을 내용으로 하는 반도체 기억소자의 전하저장전극 형성방법에 관한 것이다.

반도체 소자의 고집적화에 따른 기억소자의 정전 용량을 확보하기 위하여 전하저장전극의 표면적을 확대하는 기술이 많이 개발되고 있다. 특히 전하저장전극을 3차원적으로 제조하는 기술이 활발히 연구되고 있으나, 역시 충분한 캐패시터 용량을 확보하기에는 많은 어려움이 있었다.

따라서, 본 발명은 전하저장전극의 표면적을 최대한으로 극대화 시켜 셀당 필요로 하는 캐패시터 용량을 확보할 수 있도록 하는 반도체 기억 소자의 전하저장전극 형성방법을 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 전하저장전극 형성방법은, 전하저장전극 콘택홀을 형성하고 상기 콘텍홀에 도핑된 폴리실리콘막을 메우는 단계; 전체구조 상부에 비도핑된 비정질실리콘막을 증착하는 단계; 상기 비도핑된 비정질 실리콘막상에 제1 비도핑된 산화막, 도핑된 산화막, 제2 비도핑된 산화막을 차례로 형성하는 단계; 상기 제2 비도핑된 산화막 상에 전하저장전극 마스크를 사용하여 식각장벽용 감광막을 패터닝하되 패턴의 중앙 부위가 분리된 형태로 상기 감광막을 패터닝 하는 단계; 상기 감광막을 식각장벽으로 하여 상기 산화막들을 상부층부터 차례로 습식식각하되 도핑된 산화막이 비도핑된 산화막보다 습십 식각율이 빠르도록 하는 식각하는 단계; 상기 비도핑된 비정질실리콘막을 선택적으로 식각한 후 상기 감광막을 제거하는 단계; 전체구조 표면에 도핑된 반구형 폴리실리콘막을 형성하고 상기 제2 비도핑된 산화막이 드러날때까지 전면식각하는 단계; 전체구조 상부에 도핑된 비정질실리콘막 또는 비도핑된 비정질실리콘막을 증착하고 상기 비도핑된 산화막이 드러날때까지 전면식각하는 단계; 상기 비도핑된 산화막 및 도핑된 산화막을 모두 제거하는 단계; 및 상기 도핑된 반구형 폴리실리콘막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제1(a)도 내지 제1(f)도는 본 발명의 일실시예에 따른 전하저장전극 형성 공정도로서, 먼저, 제1(a)도에 도시된 바와같이 일반적인 트랜지스터 구조(도면에 도시하지 않음)상의 층간절연막(1) 소정부위를 식각하여 예정된 부위에 콘택홀을 형성한 후 도핑된 폴리실리콘막(2)을 증착하고 에치 백 하여 콘택홀을 메우고, 그 상부에 비도핑된 비정질 실리콘막(3)을 증착한다. 계속해서 TEOS 또는 HTO와 같이 비도핑된 산화막(4), BPSG 또는 PSG와 같은 도핑된 산화막(5)을 차례로 형성한 상태에서 다시 비도핑된 산화막(6)을 형성한다.

이어서, 제1(b)도와 같이 전하저장전극 마스크를 사용하여 식각장벽용 감광막(7)을 패터닝하되 중앙 부위가 분리된 형태로 감광막(7)을 패터닝 한다.

이어서, 제1(c)도는 상기 감광막(7)을 식각장벽으로 하여 비도핑된 산화막(6,4) 및 도핑된 산화막(5)을 상부층부터 차례로 습식식각하고, 계속해서 비도핑된 비정질 실리콘막(3)을 선택적으로 식각한 후 감광막을 제거한 후의 단면도로서, 이때 통상의 산화막 습식식각 용액에서 도핑된 산화막(5)은 비도핑된 산화막(6,4) 보다 식각율이 빠르기 때문에 도면에 도시된 바와 같이 적층된 물질들의 측면은 굴곡지게 된다.

계속해서, 제1(d)도에 도시된 바와같이 전체구조 표면에 반구형 폴리실리콘막(8)을 증착한 후 POCl₃도핑방법으로 불순물을 주입하고, 비도핑된 산화막(6) 표면이 노출될때까지 상기 반구형 폴리실리콘막(8)을 전면식각한다.

이어서, 제1(e)도와 같이 도핑된 비정질 실리콘막(9)이 전체 구조를 완전히 덮도록 증착하고 상기 비도핑된 산화막(6) 표면이 노출될때까지 상기 반구형 폴리실리콘막(8)을 전면식각한다. 이때, 도핑된 비정질 실리콘막(9) 대신에 비도핑된 비정질 실리콘막을 사용할 수도 있다.

계속해서, 제1(f)도에 도시된 바와같이 상기 산화막(6,5,4)들을 제거하고, 상기 도핑된 반구형 폴리실리콘막(8)을 제거하면 원하는 전하저장전극을 형성된다.

이때, 반구형 폴리실리콘막(8)은 폴리실리콘 습식식각 용액에서 제거하되 비도핑된 비정질 실리콘막(3) 및 도핑된 비정질실리콘막(9)보다 습식 식각율이 우수한 HNO₃+CH₃COOH+HF+순수와 같은 실리콘 습식식각 용액에서 제거한다.

이상, 상기 설명과 같이 이루어지는 본 발명은 반구형 폴리실리콘막을 이용한 일련의 제조 공정으로 전하저장전극의 표면적이 극대화된 새로운 구조의 전하저장전극을 제공하므로써, 소자의 고집적화에 따른 캐패시터 용량을 확보하여 소자의 특성 및 신뢰도를 향상시키는 효과가 있다.

Claims (3)

1. 반도체 기억소자의 전하저장전극 형성방법에 있어서; 전하저장전극 콘택홀을 형성하고 상기 콘택홀에 도핑된 폴리실리콘막을 메우는 단계; 전체구조 상부에 비도핑된 비정질실리콘막을 증착하는 단계; 상기 비도핑된 비정질 실리콘막상에 제1 비도핑된 산화막, 도핑된 산화막, 제2 비도핑된 산화막을 차례로 형성하는 단계; 상기 제2 비도핑된 산화막 상에 전하저장전극 마스크를 사용하여 식각장벽용 감광막을 패터닝하되 패턴의 중앙 부위가 분리된 형태로 상기 감광막을 패터닝 하는 단계; 상기 감광막을 식각장벽으로 하여 상기 산화막들을 상부층부터 차례로 습십 식각하되 도핑된 산화막이 비도핑된 산화막보다 습식 식각율이 빠르도록 하는 식각하는 단계; 상기 비도핑된 비정질실리콘막을 선택적으로 식각한 후 상기 감광막을 제거하는 단계; 전체구조 표면에 도핑된 반구형 폴리실리콘막을 형성하고 상기 제2 비도핑된 산화막이 드러날때까지 전면식각하는 단계; 전체구조 상부에 도핑된 비정질실리콘막 또는 비도핑된 비정질실리콘막을 증착하고 상기 비도핑된 산화막이 드러날때까지 전면식각하는 단계; 상기 비도핑된 산화막 및 도핑된 산화막을 모두 제거하는 단계; 및 상기 도핑된 반구형 폴리실리콘막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 기억소자의 전하저장전극 형성방법.
2. 제1항에 있어서; 상기 도핑된 반구형 폴리실리콘막을 제거하는 단계는, 상기 도핑된 반구형 폴리실리콘막의 식각율이 상기 비정질실리콘막의 식각율보다 빠른 습식식각 용액에서 제거하는 것을 특징으로 하는 반도체 기억소자의 전하저장전극 형성방법.
3. 제2항에 있어서; 상기 도핑된 반구형 폴리실리콘막을 제거하기 위한 습식 식각 용액은 HNO₃, CH₃COOH, HF, 및 순수의 혼합용액임을 특징으로 하는 반도체 기억소자의 전하저장전극 형성방법.