KR20010008406A - 커패시터의 전하저장전극 형성방법 - Google Patents

커패시터의 전하저장전극 형성방법 Download PDF

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Abstract

본 발명은 커패시터에 관한 것으로서, 특히, 반도체기판상의 층간절연막을 식각하여 콘택홀을 형성한 후 제1폴리실리콘층, 코어산화막 및 제2폴리실리콘층을 적층하는 단계와; 상기 단계 후에 제2폴리실리콘층 및 제1폴리실리콘층을 식각으로 패터닝하여 하부전하저장전극을 형성하는 단계와; 상기 단계 후에 하부전하저장전극의 실린더내부에 잔류된 코어산화막, 층간절연막상에 잔류되어 있는 패터닝시 잔류된 탄소계열 이물질 및 실리콘잔류물질등을 세정공정으로 제거하는 단계와; 상기 단계 후에 제1,제2폴리실리콘층에 잔류된 산화물 혹은 자연산화막을 제거하는 단계와; 상기 단계 후에 상기 폴리실리콘층에 씨드를 형성한 후 고진공 상태에서 어닐링으로 폴리실리콘층의 실리콘을 씨드로 이동시켜 반구형 다결정실리콘박막을 형성하는 단계로 이루어진 커패시터의 전하저장전극 형성방법인 바, 잔류된 이물질을 다단계의 여러 세정공정으로 완전하게 제거하여 하부전하저장전극의 전하저장홀에 반구형 다결정실리콘박막을 소정의 크기로 형성하므로 커패시터의 전하저장면적을 효율적으로 증대시키도록 하는 매우 유용하고 효과적인 발명이다.

Description

커패시터의 전하저장전극 형성방법
본 발명은 커패시터에 관한 것으로서, 특히, 콘택홀내에 제1폴리실리콘층을 몰입하여 그 상부면에 산화막을 적층하여 코어산화막, 제2폴리실리콘층을 적층하여 식각하고, 잔류된 이물질을 다단계의 여러 세정공정으로 완전하게 제거하여 형성된 하부전하저장전극의 전하저장홀에 반구형 다결정실리콘박막을 형성하므로 커패시터의 전하저장면적을 증대시키도록 하는 커패시터의 전하저장전극 형성방법에 관한 것이다.
일반적으로, 커패시터는 전하를 저장하고, 반도체소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체소자가 고집적화 되어짐에 따라 단위 셀(Cell)의 크기는 작아지면서 소자의 동작에 필요한 정전용량(Capacitance)은 약간 씩 증가하는 것이 일반적인 경향이며, 현재 64M DRAM이상의 소자에서 필요로 하는 정전용량은 셀당 30fF 이상이다.
이와 같이, 반도체소자의 고집적화가 이루어짐에 따라 커패시터 역시 소형화될 것을 요구되어지고 있으나 전하를 저장하는 데 한계에 부딪히게 되어 커패시터는 셀의 크기에 비하여 고집적화시킨 데 어려움이 표출되었으며, 이러한 점을 감안하여 각 업체에서 커패시터의 전하를 저장하기 위한 구조를 다양하게 변화하기에 이르렀으며, 커패시터의 전하를 증가시키는 방법에는 유전상수가 큰 물질을 사용하는 방법, 유전물질의 두께를 낮추는 방법 및 커패시터의 표면적을 늘리는 방법등이 있으며, 최근에는 커패시터의 표면적을 증대시키는 방법이 주로 이용되고 있다.
즉, 커패시터의 전하저장전극의 구조를 보면, 크게 전하를 저장하는 전극은 좁은 평면적 위에 여러층을 쌓아서 넓은 커패시터의 면적을 얻고자 하는 적층구조(Stacked Structure)와, 반도체기판에 일정한 깊이의 홈을 형성한 후에 그 부위에 커패시터를 형성하여 전하를 저장하도록 하는 홈 구조(Trench Structure)등으로 크게 대별되어지고 있다.
특히, 상기 적층구조(Stacked Structure)는 핀 형상으로 형성된 핀(Fin)타입과, 실린더와 같이 원통형상으로 형성되는 실린더(Cylinder)타입 및 캐비티(Cavity)타입에 변형을 가미한 MPS(Meta-Stable Poly Silicon) 및 벨로즈(Bellows) 등과 같은 변형 커패시터구조등으로 구성되어 커패시터의 충전용량을 증가시키는 노력이 이루어지고 있다.
상기한 구조중에서 캐비티를 갖는 MPS타입은 커패시터의 전하저장전극에 전하저장홀을 형성하고, 그 전하저장홀의 주변에 실리콘을 원형의 돌기형상으로 형성하여 전하를 저장하기 위한 전극의 면적을 증가시키는 구조로서, 하부저장전극을 형성하기 위하여 폴리실리콘층의 상부면을 포토에칭공정으로 식각한 후 그 상부면에 입자의 성장 핵역할을 하는 씨드(Seed)를 형성하고, 그 후 어닐링공정으로 비정질폴리실리콘층의 실리콘을 표면으로 이동하도록 하여 실린더 형상의 전하저장홀의 벽면에 작은 돌기를 형성하여 전하저장전극의 표면적을 증대시키도록 하였다.
그런데, 상기한 종래의 방식은 폴리실리콘층을 패터닝하여 하부전하저장전극을 형성하는 과정에서 포토에칭공정을 거치게 되는 데, 이러한 공정에서 사용하는 가스에 의하여 전극의 표면에 오염이 발생하여 전하저장전극의 표면에 형성되는 돌기의 크기를 매우 작게 형성시켜 표면적의 증대효과를 충분하게 볼수 없을 뿐만아니라 3차원적으로 돌기의 밀도를 다르게 하여 커패시터의 성능을 저하시키는 문제점으로 작용하였다.
따라서, 종래에는 이러한 점을 감안하여 폴리실리콘의 표면을 세정하도록 하는 세정공정을 적용하고 있으나 종래의 세정공정으로는 충분하게 상기한 문제를 해결하지 못하였다.
본 발명의 목적은 반도체기판의 층간절연막 상에 형성된 콘택홀내에 제1폴리실리콘층을 몰입하여 그 상부면에 산화막을 적층하여 코어산화막, 제2폴리실리콘층을 적층하여 식각하고, 잔류된 이물질을 다단계의 여러 세정공정으로 완전하게 제거하여 형성된 하부전하저장전극의 전하저장홀에 반구형 다결정실리콘박막를 형성하므로 커패시터의 전하저장면적을 효율적으로 증대시키도록 하는 것이 목적이다.
도 1 내지 도 4는 본 발명에 따른 커패시터의 전하저장전극 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 층간절연막
20 : 콘택홀 25 : 제1폴리실리콘층
30 : 코어산화막 35 : 제2폴리실리콘층
40 : 하부전하저장전극 45 : 전하저장홀
50 : 반구형 다결정실리콘박막
이러한 목적은 반도체기판상의 층간절연막을 식각하여 콘택홀을 형성한 후 제1폴리실리콘층, 코어산화막 및 제2폴리실리콘층을 적층하는 단계와; 상기 단계 후에 제2폴리실리콘층 및 제1폴리실리콘층을 식각으로 패터닝하여 하부전하저장전극을 형성하는 단계와; 상기 단계 후에 하부전하저장전극의 실린더내부에 잔류된 코어산화막, 층간절연막상에 잔류되어 있는 패터닝시 잔류된 탄소계열 이물질 및 실리콘잔류물질등을 세정공정으로 제거하는 단계와; 상기 단계 후에 제1,제2폴리실리콘층에 잔류된 산화물 혹은 자연산화막을 제거하는 단계와; 상기 단계 후에 상기 폴리실리콘층에 씨드를 형성한 후 고진공 상태에서 어닐링으로 폴리실리콘층의 실리콘을 씨드로 이동시켜 반구형 다결정실리콘박막을 형성하는 단계로 이루어진 커패시터의 전하저장전극 형성방법을 제공함으로써 달성된다.
그리고, 상기 폴리실리콘층은 SiH4혹은 Si2H6와 같은 실리콘 소오스가스를 도핑물질로 사용하여 530℃이하의 온도에서 형성하도록 하고, 상기 폴리실리콘층은 N2,He가스에 희석시킨 PH3가스 혹은 실리콘소오스가스에 희석시킨 PH3가스를 도핑물질로 사용하여 530℃이하의 온도에서 형성하는 것이 바람직하다.
그리고, 상기 실리콘이물질등을 제거하기 위한 세정공정은 NH4OH : H2O2: H2O를 각각 2 : 1 : 6 의 비율로 혼합하여 70℃로 가열된 용액에서 30분동안 세정하는 단계와; 상기 단계 후에 상기 결과물을 20∼30℃의 온도를 갖는 D.I워터와 60∼80℃의 온도를 갖는 D.I워터를 사용하여 세정하는 단계와; 상기 단계 후에 상기 결과물을 HF : H2O를 각각 1 : 50의 비율로 혼합된 용액에서 60초간 세정하는 단계와; 상기 단계 후에 20∼30℃의 온도를 갖는 D.I워터를 사용하여 세정한 후 웨이퍼를 건조하는 단계를 포함하여 이루어진다.
또한, 상기 실리콘이물질등을 제거하기 위한 세정공정은 HF, H2O2및 H2O를 적정 비율로 혼합하여 25℃∼30℃로 가열된 용액에서 일정시간 세정하는 단계와; 상기 단계 후에 상기 결과물을 20∼30℃의 온도를 갖는 D.I워터와 60∼80℃의 온도를 갖는 D.I워터를 사용하여 세정하는 단계와; 상기 단계 후에 상기 결과물을 HF : H2O를 각각 1 : 50의 비율로 혼합된 용액에서 60초간 세정하는 단계와; 상기 단계 후에 20∼30℃의 온도를 갖는 D.I워터를 사용하여 세정한 후 웨이퍼를 건조하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 1은 반도체기판(10)상의 층간절연막(15)을 식각하여 콘택홀(20)을 형성한 후 제1폴리실리콘층(25), 코어산화막(30) 및 제2폴리실리콘층(35)을 적층하는 상태를 도시하고 있다.
이때, 상기 폴리실리콘층(25)(25)은 SiH4혹은 Si2H6와 같은 실리콘 소오스가스를 도핑물질로 사용하여 530℃이하의 온도에서 형성하도록 하거나 N2,He가스에 희석시킨 PH3가스 혹은 실리콘소오스가스에 희석시킨 PH3가스를 도핑물질로 사용하여 530℃이하의 온도에서 형성하는 것이 바람직하다.
도 2는 상기 단계 후에 제2폴리실리콘층(35) 및 제1폴리실리콘층(25)을 식각으로 패터닝(Patterning)하여 하부전하저장전극(40)을 형성하는 상태를 도시하고 있다.
도 3은 상기 단계 후에 하부전하저장전극(40)의 실린더내부에 잔류된 코어산화막(30), 층간절연막(15)상에 잔류되어 있는 패터닝시 잔류된 탄소계열 이물질 및 실리콘잔류물질(A)등을 세정공정으로 제거한 후 연이어서 제1,제2폴리실리콘층(25)(35)에 잔류된 산화물 혹은 자연산화막을 제거하는 상태를 도시하고 있다.
이때, 상기 실리콘이물질등을 제거하기 위한 세정공정은 NH4OH : H2O2: H2O를 각각 2 : 1 : 6 의 비율로 혼합하여 70℃로 가열된 용액에서 30분동안 세정하는 단계와; 상기 단계 후에 상기 결과물을 20∼30℃의 온도를 갖는 D.I워터와 60∼80℃의 온도를 갖는 D.I워터를 사용하여 QDR(Quick Dump Rinse)방식과 오버플로우(Over Flow)방식으로 세정하는 단계와; 상기 단계 후에 상기 결과물을 HF : H2O를 각각 1 : 50의 비율로 혼합된 용액에서 60초간 세정하는 단계와; 상기 단계 후에 20∼30℃의 온도를 갖는 D.I워터를 사용하여 세정한 후 웨이퍼를 회전식건조기 혹은 아이소프로필 알콜을 사용하는 건조기로 웨이퍼를 건조하는 단계들로 이루어진 제1방법이 있다.
또한, 상기 실리콘이물질등을 제거하기 위한 세정공정은 상기 실리콘이물질등을 제거하기 위한 세정공정은 HF, H2O2및 H2O를 적정 비율로 혼합하여 25℃∼30℃로 가열된 용액에서 일정시간 세정하는 단계와; 상기 단계 후에 상기 결과물을 20∼30℃의 온도를 갖는 D.I워터와 60∼80℃의 온도를 갖는 D.I워터를 사용하여 세정하는 단계와; 상기 단계 후에 상기 결과물을 HF : H2O를 각각 1 : 50의 비율로 혼합된 용액에서 60초간 세정하는 단계와; 상기 단계 후에 20∼30℃의 온도를 갖는 D.I워터를 사용하여 세정한 후 웨이퍼를 건조하는 단계들을 포함하는 제2방법이 있다.
도 4는 상기 단계 후에 상기 폴리실리콘층(25)(35)에 씨드(Seed)를 형성한 후 10-4Torr이하의 압력을 갖는 고진공 상태에서 어닐링(Annealing)으로 폴리실리콘층(25)(35)의 실리콘을 씨드로 이동시켜 반구형 다결정실리콘박막(50)을 형성하는 상태를 도시하고 있다.
상기한 바와 같이 본 발명에 따른 커패시터 전하저장전극형성방법을 이용하게 되면, 반도체기판의 층간절연막 상에 형성된 콘택홀내에 제1폴리실리콘층을 몰입하여 그 상부면에 산화막을 적층하여 코어산화막, 제2폴리실리콘층을 적층하여 식각하고, 잔류된 이물질을 다단계의 여러 세정공정으로 완전하게 제거하여 하부전하저장전극의 전하저장홀에 반구형 다결정실리콘박막을 소정의 크기로 형성하므로 커패시터의 전하저장면적을 효율적으로 증대시키도록 하는 매우 유용하고 효과적인 발명이다.

Claims (5)

  1. 반도체기판상에 하부전하저장전극을 형성하는 단계와;
    상기 단계 후에 하부전하저장전극의 실린더내부에 잔류된 코어산화막, 층간절연막상에 패터닝시 잔류된 탄소계열 이물질 및 실리콘잔류물질등을 제거하기 위해 NH4OH : H2O2: H2O를 각각 2 : 1 : 6 의 비율로 혼합하여 가열된 용액에서 세정하는 단계와;
    상기 단계 후에 제1,제2폴리실리콘층에 잔류된 산화물 혹은 자연산화막을 제거하는 단계와;
    상기 단계 후에 상기 폴리실리콘층에 씨드를 형성한 후 고진공 상태에서 어닐링으로 폴리실리콘층의 실리콘을 씨드로 이동시켜 반구형 다결정실리콘박막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
  2. 제 1 항에 있어서, 상기 폴리실리콘층은 SiH4혹은 Si2H6와 같은 실리콘 소오스가스를 도핑물질로 사용하여 530℃이하의 온도에서 형성하는 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
  3. 제 1 항에 있어서, 상기 폴리실리콘층은 N2,He가스에 희석시킨 PH3가스 혹은 실리콘소오스가스에 희석시킨 PH3가스를 도핑물질로 사용하여 530℃이하의 온도에서 형성하는 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
  4. 제 1 항에 있어서, 상기 탄소계열 이물질 및 실리콘잔류물질등을 제거하기 위한 세정공정은 70℃로 가열된 용액에서 30분동안 세정하는 단계와;
    상기 단계 후에 상기 결과물을 20∼30℃의 온도를 갖는 D.I워터와 60∼80℃의 온도를 갖는 D.I워터를 사용하여 세정하는 단계와;
    상기 단계 후에 상기 결과물을 HF : H2O를 각각 1 : 50의 비율로 혼합된 용액에서 60초간 세정하는 단계와;
    상기 단계 후에 20∼30℃의 온도를 갖는 D.I워터를 사용하여 세정한 후 웨이퍼를 건조하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
  5. 제 1 항에 있어서, 상기 폴리실리콘층에 씨드를 형성한 후 고진공 상태에서 어닐링하는 단계는 10-4Torr이하의 압력으로 진행하는 것을 특징으로 하는 커패시터의 전하저장전극 형성방법.
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