KR20040001227A - 캐패시터 형성 방법 - Google Patents
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Abstract
본 발명은 스토리지노드 전극 간의 격리를 위해 식각 공정이 적용되는 캐패시터 형성 방법에 관해 개시한 것으로서, 도전플러그를 포함한 반도체기판을 제공하는 단계와, 기판 상에 도전플러그를 노출시키는 스토리지 노드 콘택을 가진 산화막 패턴을 형성하는 단계와, 산화막 패턴을 포함한 기판 전면에 스토리지노드 전극용 다결정 실리콘막 및 감광막을 차례로 형성하는 단계와, 감광막을 플라즈마 상태의 O2가스 공급에 의해 건식 식각하여 다결정 실리콘막을 노출시키는 단계와, 결과물 상에 불산, 질산 및 TMAH 케미컬 공급에 의해 다결정 실리콘막을 스핀 습식 식각하여 스토리지노드 전극을 분리하는 단계와, 스토리지노드 콘택 내에 잔류된 감광막을 제거하는 단계를 포함한다.
Description
본 발명은 캐패시터 형성 방법에 관한 것으로, 보다 상세하게는 캐패시터의 스토리지노드 전극을 형성하는 데 있어서, 상기 스토리지노드 전극 간의 격리를 위해 식각 공정이 적용되는 캐패시터 형성 방법에 관한 것이다.
반도체기판 상에 제조되는 소자의 집적도가 증가함에 따라서, 디램에 있어서 데이터 저장을 위한 셀 캐패시터가 점유할수 있는 면적도 축소하고 있다. 따라서, 반도체 웨이퍼 상에 형성되는 캐패시터의 정전 용량은 디자인 룰(design rule)이 축소됨에 따라 감소하게 된다.
그러나, 디램 셀 캐패시터에 있어서 알파 입자(alpha particle)에 의한 소프트 에러(soft error)에 강한 저항성을 확보하고, 또한 잡음(noise)에 의한 오동작을 방지하기 위해서는 충분한 정전 용량(capacitance)을 지니는 셀 캐패시터를 구비하는 것이 필요하다.
즉, 디자인 룰이 딥 서브 해프 마이크론(deep-sub-half-micron) 급인 기가 비트급 고집적 디램의 셀 캐패시터의 경우에도, 적어도 30 펨토 패럿(fF) 이상의 정전 용량의 확보가 필요한 것으로 당업계는 인식하고 있다.
반도체 기판 위의 허용된 좁은 면적에서 고용량의 캐패시터를 구현하기 위한 하나의 방법으로 적층형(stacked) 구조 또는 원통형(cylindrical) 캐패시터 구조가 적용된다.
도 1a 내지 도 1f는 종래 기술에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도로, 셀영역만을 도시한 것이다.
종래 기술에 따른 캐패시터 형성 방법은, 도 1a에 도시된 바와 같이, 먼저, 트랜지스터(미도시)를 포함한 반도체기판(10)에 상기 트랜지스터의 소정영역(소오스 또는 드레인)을 노출시키는 개구부(11)를 형성하고 상기 개구부(11)를 매립시키는 도전플러그(12)을 형성한다. 이어, 도전플러그(12)를 포함한 기판 전면에 화학기상증착(Chemical Vapor Deposition) 공정에 의해 실리콘 질화막(14)과 실리콘 산화막(16)을 차례로 형성하고 나서, 상기 실리콘 산화막(16) 상에 제 1감광막을 도포하고 노광 및 현상하여 스토리지노드 콘택영역을 정의하는 제 1감광막 패턴(50)을 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 제 1감광막 패턴(50)을 마스크로 하고 상기 막들을 식각하여 스토리지노드 콘택(18)을 형성한다. 이때, 상기 식각 공정에서 실리콘 질화막은 식각정지막으로서의 역할을 한다. 도면부호 15는 식각 공정 후 잔류된 실리콘 질화막을 나타낸 것이며, 도면부호 17은 잔류된 실리콘 산화막을 나타낸 것으로서, 이하에서 산화막 패턴이라 칭한다.
그런 다음, 상기 제 1감광막 패턴을 제거한다. 이 후, 상기 산화막 패턴(17)을 포함한 기판 전면에 다결정 실리콘막(20)을 형성하고 나서, 상기 다결정 실리콘막(20)을 포함한 기판 전면에 제 2감광막(52)을 도포한다.
이 후, 도 1c에 도시된 바와 같이, 상기 결과물에 플라즈마 상태의 O2가스를 공급(60)하여 다결정 실리콘막(20)이 노출되는 시점까지 제 2감광막을 건식 식각한다. 이때, 상기 건식 식각 공정에 의해 제 2감광막은 스토리지노드 콘택(18) 내에만 잔류된다. 도면부호 53은 잔류된 제 2감광막을 나타낸 것이다.
계속해서, 도 1d에 도시된 바와 같이, 상기 감광막 건식 식각 공정이 완료된 기판을 다결정 실리콘막을 식각하기 위한 별도의 건식 식각용 챔버(미도시) 내로이송시키고, 상기 기판 전면에 플라즈마 상태의 HBr, Cl2및 O2가스를 공급(62)하여 산화막 패턴(17)이 노출되는 시점까지 다결정 실리콘막을 건식 식각한다. 이때, 상기 다결정 실리콘막 건식 식각 공정을 통해 다결정 실리콘막이 식각되면서 스토리지노드 전극(21)이 분리된다. 이때, 상기 다결정 실리콘막 식각 공정은 플라즈마 상태의 HBr, Cl2및 O2가스 공급(62)에 의한 건식 식각 방법 이외에 씨엠피(CMP:Chemical Mechnical Polishing)방법을 적용할 수도 있다.
이어, 도 1e에 도시된 바와 같이, 스토리지노드 콘택(18) 내에 잔류된 제 2감광막을 제거하고 나서, 상기 스토리지노드 전극(21)을 덮는 유전체막(미도시) 및 플레이트 전극용 다결정 실리콘막(미도시)을 차례로 형성하여 캐패시터 제조를 완료한다.
종래의 기술에서는 제 2감광막과 다결정 실리콘막을 식각하여 스토리지노드 전극을 분리시키기 위한 방법으로서, 첫번째로 플라즈마 상태의 HBr, Cl2및 O2가스를 공급하여 건식 식각하는 방법과, 두번째로 씨엠피 방법이 있다.
그러나, 첫번째 방법을 이용할 경우에는 제 2감광막과 다결정 실리콘막을 각기 다른 식각 챔버 내에서 2회 식각하여야 하기 때문에 생산성 저하 및 장비투자로 인한 생산 비용이 증가하고, 특히, 다결정 실리콘막을 제거하기 위한 식각가스로서 HBr을 사용함으로써 건식 식각용 챔버 내부에 폴리머량이 증가하였다.
또한, 두번째 방법을 이용할 경우에는 씨엠피 장비가 고가인 관계로 생산원가가 증가되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 스토리지노드 전극을 분리하기 위해 감광막과 스토리지노드 전극용 다결정 실리콘막을 식각하는 공정을 통해 생산성 향상과 생산단가를 낮출 수 있는 캐패시터 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2e는 본 발명에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도.
도면의 주요부분에 대한 부호의 설명
100. 반도체기판 101. 개구부
102. 도전플러그 104,105. 실리콘 질화막
106. 실리콘 산화막 107. 산화막 패턴
108. 스토리지노드 콘택 120. 다결정 실리콘막
121. 스토리지노드 전극 150,151,153. 감광막
160. O2가슬 공급
상기 목적을 달성하기 위한 본 발명의 캐패시터 형성 방법은 도전플러그를 포함한 반도체기판을 제공하는 단계와, 기판 상에 도전플러그를 노출시키는 스토리지 노드 콘택을 가진 산화막 패턴을 형성하는 단계와, 산화막 패턴을 포함한 기판 전면에 스토리지노드 전극용 다결정 실리콘막 및 감광막을 차례로 형성하는 단계와, 감광막을 플라즈마 상태의 O2가스 공급에 의해 건식 식각하여 다결정 실리콘막을 노출시키는 단계와, 결과물 상에 불산, 질산 및 TMAH(TetraMethylAmmonium hydroxide) 케미컬 공급에 의해 다결정 실리콘막을 스핀 습식 식각하여 스토리지노드 전극을 분리하는 단계와, 스토리지노드 콘택 내에 잔류된 감광막을 제거하는 단계를 포함한 것을 특징으로 한다.
상기 다결정 실리콘막을 스핀 습식 식각하는 단계에서, 바람직하게는, 불산 및 질산은 1:100∼1:600의 혼합비율을 가진다.
한편, 바람직하게는, 상기 스핀 습식 식각 공정은 0.3∼2.0의 케미컬 분사량 조건과 20∼100℃ 온도에서 진행하며, 스핀 속도는 1000∼2000rpm 을 유지한다.
또한, 상기 스핀 습식 식각 공정은 상기 산화막 패턴이 노출되는 시점까지진행하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 캐패시터 형성 방법을 설명하기 위한 공정단면도로서, 셀영역만을 도시한 것이다.
본 발명에 따른 캐패시터 형성 방법은, 도 2a에 도시된 바와 같이, 먼저, 트랜지스터(미도시)를 포함한 반도체기판(100)에 소오스 또는 드레인(미도시)을 노출시키는 개구부(101) 및 개구부를 매립시키는 도전플러그(102)를 차례로 형성한다. 이어, 상기 도전플러그(102)를 포함한 기판 전면에 화학기상증착 공정에 의해 실리콘 질화막(104) 및 실리콘 산화막(106)을 차례로 형성한다. 이때, 상기 실리콘 질화막(104)은 이 후의 스토리지 노드 콘택 형성을 위한 식각 공정에서 식각정지막으로서의 역할을 한다. 그런 다음, 상기 실리콘 산화막(106) 상에 제 1감광막을 도포하고 노광 및 현상하여 스토리지노드 콘택영역(미도시)을 정의하는 제 1감광막 패턴(150)을 형성한다.
이 후, 도 2b에 도시된 바와 같이, 상기 제 1감광막 패턴을 마스크로 하고 상기 막들을 식각하여 도전플러그(102)를 노출시키는 스토리지노드 콘택(108)을 형성한다. 도면부호 107은 스토리지노드 콘택 형성을 위한 식각 공정에서 잔류된 실리콘 산화막으로서 이하에서는 산화막 패턴이라 칭하며, 도면부호 105는 잔류된 실리콘 절연막을 나타낸 것이다.
이어서, 제 1감광막 패턴을 제거한 다음, 상기 산화막 패턴(107)을 포함한기판 전면에 화학기상증착 공정에 의해 다결정 실리콘막(120)을 형성한다. 그런 다음, 상기 다결정 실리콘막(120)을 포함한 기판 전면에 제 2감광막(152)을 도포한다.
그런 다음, 도 2c에 도시된 바와 같이, 상기 결과물에 플라즈마 상태의 O2가스를 공급(160)하여 다결정 실리콘막(120)이 노출되는 시점까지 제 2감광막을 건식 식각한다. 이때, 상기 건식 식각 공정에 의해 제 2감광막은 스토리지노드 콘택(108) 내에만 잔류된다. 도면부호 153은 스토리지노드 콘택 내에 잔류된 제 2감광막을 나타낸 것이다.
이 후, 도 2d에 도시된 바와 같이, 상기 결과물 상에 HF, HNO3및 TMAH(TetraMethylAmmonium hydroxide) 케미컬을 공급(162)하여 다결정 실리콘막을 스핀(spin) 습식 식각함으로서 스토리지노드 전극(121)을 분리시킨다. 이때, 상기 스핀 습식 식각 공정에서, 산화막 패턴(107)을 식각정지점(end point)으로 이용하며, HF:HNO3케미컬은 1:100∼1:600의 혼합비율을 가진다. 또한, 0.3∼2.0의 케미컬 분사량 조건과 20∼100℃ 온도에서 진행하며, 스핀 속도는 1000∼2000rpm 을 유지한다.
이어, 도 2e에 도시된 바와 같이, 상기 스토리지노드 콘택(108) 내에 잔류된 제 2감광막을 제거하고 나서, 상기 스토리지노드 전극(121)을 덮는 유전체막(미도시) 및 플레이트 전극용 다결정 실리콘막(미도시)을 차례로 형성하여 캐패시터 제조를 완료한다.
본 발명에 따르면, 스토리지노드 전극용 다결정 실리콘막을 스핀 습식 식각하여 스토리지노드 전극을 분리함으로써, HBr 에 의해 폴리머 발생 및 고가의 씨엠피 장비가 필요없다. 따라서, 생산성 향상과 생산 단가를 낮출 수 있다.
이상에서와 같이, 본 발명은 HF, HNO3및 TMAH 케미컬 공급을 통해 스토리지노드 전극용 다결정 실리콘막을 스핀 습식 식각하여 스토리지노드 전극을 분리함으로써, 다결정 실리콘막을 제거하기 위한 식각가스로서 HBr을 사용하지 않음에 따라별도의 폴리머 제거 공정이 불필요하고 챔버의 오염원인 폴리머 발생에 최소화할 수 있다. 따라서, 생산성이 증가되는 이점이 있다.
또한, 본 발명은 고가의 씨엠피 장비가 불필요하므로 생산비용이 절감된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (5)
- 도전플러그를 포함한 반도체기판을 제공하는 단계와,상기 기판 상에 상기 도전플러그를 노출시키는 스토리지 노드 콘택을 가진 산화막 패턴을 형성하는 단계와,상기 산화막 패턴을 포함한 기판 전면에 스토리지노드 전극용 다결정 실리콘막 및 감광막을 차례로 형성하는 단계와,상기 감광막을 플라즈마 상태의 O2가스 공급에 의해 건식 식각하여 상기 다결정 실리콘막을 노출시키는 단계와,상기 결과물 상에 HF, HNO3및 TMAH 케미컬 공급에 의해 상기 다결정 실리콘막을 스핀 습식 식각하여 스토리지노드 전극을 분리하는 단계와,상기 스토리지노드 콘택 내에 잔류된 감광막을 제거하는 단계를 포함한 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 스핀 습식 식각 공정에서, 상기 불산 및 질산의 혼합 비율은 1:100∼1:600인 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 스핀 습식 식각 공정은 0.3∼2.0의 케미컬 분사량 조건과 20∼100℃ 온도에서 진행하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 스핀 습식 식각 공정은 1000∼2000rpm 의 스핀 속도로 진행하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 스핀 습식 식각 공정은 상기 산화막 패턴이 노출되는 시점까지 진행하는 것을 특징으로 하는 캐패시터 형성 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881388B1 (ko) * | 2002-11-04 | 2009-02-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR101035395B1 (ko) * | 2008-09-29 | 2011-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US8450444B2 (en) | 2007-07-09 | 2013-05-28 | Samsung Electronics Co., Ltd. | Siloxane polymer composition |
-
2002
- 2002-06-27 KR KR1020020036360A patent/KR20040001227A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881388B1 (ko) * | 2002-11-04 | 2009-02-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US8450444B2 (en) | 2007-07-09 | 2013-05-28 | Samsung Electronics Co., Ltd. | Siloxane polymer composition |
| KR101035395B1 (ko) * | 2008-09-29 | 2011-05-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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