KR20040001221A - 캐패시터 형성 방법 - Google Patents
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Abstract
본 발명은 캐패시터의 충전용량을 증가시키고 높은 비저항에 기인하는 구동속도의 저하됨을 방지할 수 있는 캐패시터(capacitor) 형성방법에 관해 개시한 것으로서, 반도체기판을 제공하는 단계; 반도체기판 상에 기판의 일부분을 노출시키는 개구부 및 개구부를 매립시키는 도전플러그를 가진 절연층을 형성하는 단계;절연층 상에 도전플러그를 노출시키는 스토리지노드 콘택을 가지며, 저유전율을 갖는 실린더형 희생층을 형성하는 단계; 희생층을 덮는 캐패시터 하부 전극용 도전막을 형성하는 단계; 도전막 상에 희생층의 스토리지노드 콘택 사이의 빈 공간과 대응되는 부분을 채우도록 감광막을 도포하는 단계; 감광막을 제거하여 도전막 상부를 노출시키는 단계; 도전막을 제거하여 희생층을 노출시키는 단계; 잔류된 감광막을 제거하는 단계; 잔류된 희생층을 제거하여 캐패시터의 하부 전극을 형성하는 단계; 및 하부 전극 상에 유전막 및 상부 전극을 차례로 형성하는 단계를 포함한다.
Description
본 발명은 캐패시터(capacitor) 형성방법에 관한 것으로, 보다 상세하게는 캐패시터의 충전용량을 증가시킬 수 있는 캐패시터 형성 방법에 관한 것이다.
반도체기판 상에 제조되는 소자의 집적도가 증가함에 따라서, 디램에 있어서데이터 저장을 위한 셀 캐패시터가 점유할수 있는 면적도 축소하고 있다. 따라서, 반도체 웨이퍼 상에 형성되는 캐패시터의 정전 용량은 디자인 룰(design rule)이 축소됨에 따라 감소하게 된다.
그러나, 디램 셀 캐패시터에 있어서 알파 입자(alpha particle)에 의한 소프트 에러(soft error)에 강한 저항성을 확보하고, 또한 잡음(noise)에 의한 오동작을 방지하기 위해서는 충분한 정전 용량(capacitance)을 지니는 셀 캐패시터를 구비하는 것이 필요하다.
즉, 디자인 룰이 딥 서브 해프 마이크론(deep-sub-half-micron) 급인 기가 비트급 고집적 디램의 셀 캐패시터의 경우에도, 적어도 30 펨토 패럿(fF) 이상의 정전 용량의 확보가 필요한 것으로 당업계는 인식하고 있다.
반도체 기판 위의 허용된 좁은 면적에서 고용량의 캐패시터를 구현하기 위한 하나의 방법으로 적층형(stacked) 구조 또는 원통형(cylindrical) 구조에 반구형 결정립(HSG; hemispherical grain)을 성장시켜 캐패시터의 유효 표면적을 증대시키는캐패시터 구조가 연구 개발되고 있다.
그러나, 집적도가 기가 비트 이상이 되고 최소 선폭이 딥 서브 해프 마이크론 이하로 축소함에 따라 리소그래피 공정 단계에서 발생하는 미스얼라인먼트 (misalignment) 문제와 인접 저장 노드(storage node) 사이의 브릿지(bridge)의 발생 가능성이 증대되고 있다.
그런데, 이와 같은 인접 노드 사이의 브릿지 현상은 투인 비트(twin bit) 불량과 멀티 비트(multi bit) 불량을 야기하기때문에, 고집적 디램을 구현하는 걸림돌이 되고 있다.
박스(box)형 스택 셀(stacked cell) 구조에 있어서 전술한 브릿지 문제는 저장 노드의 간격을 증가시킬 경우 완화시킬 수있으나, 저장 노드 간격을 증대시킬 경우 가용 저장 노드의 표면적이 감소하므로 결과적으로 셀 캐패시터의 정전 용량을감소시키는 결과를 초래한다.
최근 이와 같은 문제점을 해결하기 위하여, 희생층(sacrificial oxide)을 이용하여 실린더 구조를 형성하는 기술이 제시되었으며, 이를 흔히 컨케이브 (concave) 구조라 부른다. 컨케이브 구조의 셀 캐패시터는 내부에 실리콘을 전부 채우는 방식과 콘택 측면에만 채우는 방법(실린더형 캐패시터)이 있다.
도 1a 내지 도 1h는 종래 기술에 따른 캐패시터 형성을 보인 공정 순서도이다.
종래 기술에 따른 캐패시터 형성 방법은, 도 1a에 도시된 바와 같이, 트랜지스터(미도시)가 형성된 반도체기판(10) 상에 층간절연을 위한 절연막(12)을 증착한 후, 일정영역(트랜지스터의 소오스/드레인영역에 해당됨)을 노출시키는 제 1개구부(13)를 형성한다. 이어서, 상기 절연막(12) 전면에 제 1도전막을 스퍼터링에 의해 증착한 다음, 상기 절연막(12) 표면을 노출시키는 시점까지 상기 제 2도전막을 에치백(etch back)하여 상기 제 1개구부(13)를 덮는 도전 플러그(14)를 형성한다. 그 다음, 상기 도전플러그(14)가 형성된 결과물 전면에 이 후의 식각 공정에서 식각정지막으로 사용되는 실리콘 질화막(16) 및 다마신 구조를 형성하기 위한 희생층 역할을 하는 실리콘 산화막(18)을 차례로 형성한다.
이 후, 도 1b에 도시된 바와 같이, 상기 실리콘 질화막을 식각정지점으로 하여 상기 실리콘 산화막을 선택적으로 식각하여 도전 플러그(14)를 노출시키는 제 2개구부(19)를 가진 산화막 패턴(18a)을 형성한다. 이때, 도면부호 17은 상기 실리콘 산화막 식각 공정 진행 후 기판에 잔류된 실리콘 질화막을 나타낸 것이다.
이어서, 도 1c에 도시된 바와 같이, 상기 산화막 패턴(18a)을 포함한 절연막(12) 전면에 스퍼터링 공정에 의해 제 2도전막(20)을 형성하고 나서, 도 1d에 도시된 바와 같이, 상기 제 2도전막(20) 상에 감광막(30)을 도포하여 산화막 패턴(18a) 사이의 빈공간을 채운다. 이때, 상기 도전막(20)은 캐패시터의 하부 전극 형성을 위한 것으로서, TiN막을 이용한다.
그런 다음, 도 1e에 도시된 바와 같이, 상기 감광막에 에치백(Etch Back) 또는 씨엠피(Chemical Mechnical Polishing) 등의 방법으로 식각 공정을 진행하여 도전막(20) 상부를 노출시킨다. 이때, 상기 감광막 식각 공정을 통해 실린더 형태의 산화막 패턴 상부의 감광막이 제거되고 실린더 안쪽의 감광막만이 잔류된다. 도면부호 31은 식각 공정이 완료된 후 잔류된 감광막을 나타낸 것이다.
이후, 도 1f에 도시된 바와 같이, 상기 제 2도전막을 건식 식각하여 실린더 형태의 산화막 패턴(18a) 상부 표면을 노출시킨 다음, 잔류된 감광막을 제거한다. 이때, 도면부호 21은 건식 식각 공정 후에 잔류된 제 2도전막을 나타낸 것이다.
계속해서, 도 1g에 도시된 바와 같이, 잔류된 산화막 패턴을 제거하여 캐패시터의 하부 전극(21)을 형성한다.
그런 다음, 도 1h에 도시된 바와 같이, 캐패시터의 하부 전극(21)을 덮도록유전막(22) 및 상부전극용 제 3도전막(24)을 차례로 형성하여 캐패시터 제조를 완료한다.
그러나, 종래의 기술에서는 산화막 패턴을 습식 식각 하는 과정에서 습식액이 하부 전극과 도전 플러그 사이에 침투하여 실린더 구조의 하부 전극이 이탈되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 실린더 구조의 하부 전극이 이탈됨을 방지할 수 있는 캐패시터 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1h는 종래 기술에 따른 캐패시터의 형성을 보인 공정 순서도.
도 2a 내지 도 2g는 본 발명에 따른 캐패시터의 형성을 보인 공정 순서도.
도면의 주요부분에 대한 부호의 설명
100. 반도체기판 102. 절연막
103. 제 1개구부 104. 도전플러그
106. 실리콘 질화막 108. 저유전막
108a. 저유전막 패턴 119. 제 2개구부
120. 제 2도전막 130, 131. 감광막
121. 하부전극 122. 유전막
124. 상부전극
상기 목적을 달성하기 위한 본 발명의 캐패시터 형성 방법은 반도체기판을 제공하는 단계; 반도체기판 상에 기판의 일부분을 노출시키는 개구부 및 개구부를 매립시키는 도전플러그를 가진 절연층을 형성하는 단계;절연층 상에 도전플러그를 노출시키는 스토리지노드 콘택을 가지며, 저유전율을 갖는 실린더형 희생층을 형성하는 단계; 희생층을 덮는 캐패시터 하부 전극용 도전막을 형성하는 단계; 도전막 상에 희생층의 스토리지노드 콘택 사이의 빈 공간과 대응되는 부분을 채우도록 감광막을 도포하는 단계; 감광막을 제거하여 도전막 상부를 노출시키는 단계; 도전막을 제거하여 희생층을 노출시키는 단계; 잔류된 감광막을 제거하는 단계; 잔류된 희생층을 제거하여 캐패시터의 하부 전극을 형성하는 단계; 및 하부 전극 상에 유전막 및 상부 전극을 차례로 형성하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 따른 캐패시터 형성을 보인 공정 순서도이다.
본 발명의 캐패시터 형성 방법은, 도 2a에 도시된 바와 같이, 트랜지스터(미도시)가 형성된 반도체기판(100) 상에 산화실리콘을 화학기상증착하여 층간절연을 위한 절연막(102)을 형성한 다음, 포토리쏘그라피에 의해 상기 절연막(102)을 선택적으로 식각하여 기판의 불순물영역(미도시)을 노출시키는 제 1개구부(103)을 형성한다. 이어서, 상기 절연막(102) 상에 스퍼터링 방법에 의해 도전막(예를 들면, 도핑된 폴리실리콘 또는 금속막)(미도시)을 증착한 다음, 상기 도전막을 에치백 또는 씨엠피 방법으로 식각하여 제 1개구부(103)를 채우는 도전플러그(104)를 형성한다.
그 다음, 상기 도전플러그(104)가 형성된 결과물 전면에 식각 베리어인 실리콘 질화막(106) 및 저유전막(180)을 차례로 형성한다. 상기 저유전막(180)은 다마신 구조를 형성하기 위한 희생층 역할을 하는 것으로서, C-H-O결합을 이루는 물질을 이용한다. 예를 들면, 저유전막(180)으로는, 하기 Ⅰ식과 같이, 질소 분위기 및 400℃온도 범위에서 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition)방법에 의해 형성되는 Flare(C46H36O3)n 및, 하기 Ⅱ식과 같이, 390∼450℃ 온도 범위에서 화학기상증착 방법에 의해 형성되는 SiLK(C86H56O)n 를 들 수 있다.
<Ⅰ식>
<Ⅱ식>
이어서, 도 2b에 도시된 바와 같이, 상기 저유전막을 식각하여 캐패시터 영역을 한정하는 산화막 패턴(108a)을 형성한다. 이때, 저유전막 식각 공정 시 실리콘 질화막도 함께 식각된다. 또한, 상기 저유전막 패턴(108a)에 의해 도전플러그(104)가 노출된 상태에 있다.
그런 다음, 도 2c에 도시된 바와 같이, 상기 저유전막 패턴(108a) 상에 스퍼터링 방법에 의해 캐패시터의 하부 전극용 제 2도전막(TiN)(120)을 형성한다.
계속해서, 도 2d에 도시된 바와 같이, 상기 제 2도전막(120) 전면에 감광막(130)을 도포한 후, 상기 감광막을 에치백 또는 씨엠피 방법에 의해 식각하여 제 2도전막(120) 상부 표면을 노출시킨다.
다시, 도 2e에 도시된 바와 같이, 상기 제 2도전막을 에치백 또는 씨엠피 방법에 의해 식각하여 저유전막 패턴(108a) 상부 표면을 노출시킨다. 이때, 상기 식각 공정에 의해 캐패시터의 하부 전극용 제 2도전막이 분리된다.
이 후, 도 2f에 도시된 바와 같이, 건식 식각 공정에 의해 잔류된 감광막 및 저유전막 패턴을 제거하여 캐패시터의 하부전극(121)을 형성한다. 이때, 상기 감광막 및 저유전막 패턴 제거 공정은 다운 스트림방식의 O2플라즈마 상태에서 진행된다. 상기 O2플라즈마 상태에서는 감광막 및 저유전막 패턴은 용이하게 제거되지만 제 2도전막은 거의 제거되지 않는다. 또는 상기 저유전막 패턴 제거 공정은 O2,N2및 CxHyFz(x는 1∼10, y는 1∼10 및 z 는 1∼20인 정수)의 식각 가스를 이용한다.
본 발명에서는 캐패시터의 하부전극을 분리시킬 때 수반되는 감광막을 제거하는 공정과 실린더형 캐패시터의 하부전극 바깥쪽 면에 있는 저유전막을 제거하는 공정이 함께 진행됨으로서, 별도로 저유전막 제거 공정이 필요없다.
이어, 도 2g에 도시된 바와 같이, 캐패시터의 하부전극(121) 상에 유전막 (122) 및 상부 전극용 제 3도전막(124)을 차례로 형성하여 캐패시터 제조를 완료한다.
이상에서와 같이, 본 발명은 캐패시터의 하부전극 형성을 위한 희생막으로 저유전막을 이용하고 상기 저유전막을 건식 식각 공정에 의해 제거함으로써, 습식 식각 공정 진행에 따른 하부 전극이 도전플러그에서 이탈되는 것을 방지하여 안정적인 공정을 진행할 수 있다.
또한, 본 발명은 캐패시터의 하부전극을 분리시킬 때 수반되는 감광막을 제거하는 공정과 실린더형 캐패시터의 하부전극 바깥쪽 면에 있는 저유전막을 제거하는 공정이 함께 진행되기 때문에 공정이 단순화되고 생산 원가를 절감할 수 있는 잇점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 반도체기판을 제공하는 단계;상기 반도체기판 상에 상기 기판의 일부분을 노출시키는 개구부 및 상기 개구부를 매립시키는 도전플러그를 가진 절연층을 형성하는 단계;상기 절연층 상에 상기 도전플러그를 노출시키는 스토리지노드 콘택을 가지며, 저유전율을 갖는 실린더형 희생층을 형성하는 단계;상기 희생층을 덮는 캐패시터 하부 전극용 도전막을 형성하는 단계;상기 도전막 상에 상기 희생층의 스토리지노드 콘택 사이의 빈 공간과 대응되는 부분을 채우도록 감광막을 도포하는 단계;상기 도전막 상에 희생층의 스토리지노드 콘택 사이의 빈 공간과 대응되는 부분을 채우도록 감광막을 도포하는 단계;상기 감광막을 제거하여 상기 도전막 상부를 노출시키는 단계;상기 도전막을 제거하여 상기 희생층을 노출시키는 단계;상기 잔류된 감광막을 제거하는 단계;상기 잔류된 희생층을 제거하여 캐패시터의 하부 전극을 형성하는 단계; 및상기 하부 전극 상에 유전막 및 상부 전극을 차례로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 저유전율을 갖는 실린더형 희생층은 C-H-O를 주성분으로 하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 하부 전극용 도전막은 TiN막인 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 감광막 및 잔류된 희생층 제거는 건식 식각 공정에 의해 진행하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 4항에 있어서, 상기 건식 식각 공정은 다운 스트림방식의 O2플라즈마 처리에 의해 진행하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 4항에 있어서, 상기 건식 식각 공정은 O2,N2및 CxHyFz(x는 1∼10, y는 1∼10 및 z 는 1∼20인 정수)의 식각 가스를 이용하는 것을 특징으로 하는 캐패시터 형성 방법.
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Cited By (2)
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