CN113517399A - 电容器结构及其制造方法 - Google Patents

电容器结构及其制造方法 Download PDF

Info

Publication number
CN113517399A
CN113517399A CN202010280440.2A CN202010280440A CN113517399A CN 113517399 A CN113517399 A CN 113517399A CN 202010280440 A CN202010280440 A CN 202010280440A CN 113517399 A CN113517399 A CN 113517399A
Authority
CN
China
Prior art keywords
layer
manufacturing
combination
based gas
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010280440.2A
Other languages
English (en)
Inventor
金一球
李俊杰
周娜
杨涛
李俊峰
王文武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS, Zhenxin Beijing Semiconductor Co Ltd filed Critical Institute of Microelectronics of CAS
Priority to CN202010280440.2A priority Critical patent/CN113517399A/zh
Publication of CN113517399A publication Critical patent/CN113517399A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Abstract

本申请涉及一种电容器及其制备方法。与现有制造方法得到的电容器相比，本申请通过将常规工艺中采用湿法刻蚀去除牺牲模层替换为干法剥离工艺，并随后进行湿法清洗工艺，通过全制程的干法工艺，从而能够有效解决因为湿法工艺所产生的表面张力等而导致的底电极的倾斜甚至是塌陷的问题。

Description

电容器结构及其制造方法
技术领域
本申请涉及DRAM存储器及其制备方法，具体涉及一种DRAM存储器的电容器及其制备方法，尤其是一种DRAM存储器的圆柱形电容器及其制备方法。
背景技术
近年来，由于半导体用户要求半导体器件具有低功耗、高存储容量和高速特性，半导体制造商对高集成度、高速率的半导体器件的研究越来越多。特别是动态随机存取存储器(DRAM，Dynamic Random Access Memory)因其具有自由的数据输入输出能力和大的存储容量，被广泛用作半导体存储单元。
然而，为了快速提高存储器的集成度和可扩展性，半导体器件的集成密度被不断增加，半导体器件的设计尺寸标准也随之不断减小。例如通常，DRAM是单元的集合，而每个单元有一个MOS(MetalOxideSemiconductor)晶体管和一个存储电容。随着集成度的增加，半导体芯片的尺寸减小，电容器的尺寸也必然减小，而电容器尺寸的减小会使得电极之间的间距逐渐减小进而相应地减小电容器的电容，从而减小电容器的存储容量。但是，即使出于半导体存储器的集成度增加的考虑，也必须要使得电容器具有足够的电容，以确保半导体存储器装置的平稳运行和性能。
其中，电容器的电容取决于介电层的厚度、介电常数以及顶电极(TE，TopElectrode)和底电极(BE，Bottom Electrode)之间的接触面积。相应的，为了解决上述缩小设计尺寸和提高存储电容之间的矛盾，包括增大存储电极(电容器底电极)的表面积、减小介电层的厚度以及使用具有高介电常数(High-k)的介电层，都是增加电容器电容的方法。
在这些方法中，扩大存储电极的表面积(包括最大化圆柱形电容器的高度)是最常用的。具体的，具有单圆柱形存储(OCS，One Cylinder Storage)结构的电容器，在这种结构中，通过增加垂直面积，同时减少半导体存储单元中电容器占用的水平面积，可以增加电容器的总有效面积，从而增加存储电容。
而上述单圆柱形存储结构电容器的制备工艺中，在模氧化物层上形成沉积孔等结构的步骤是整个工艺中最为基础和重要的步骤。由于湿法工艺的同向性和高选择性，目前通常采用湿法工艺来实施上述步骤，这里所指湿法工艺包括湿法刻蚀(Wet Etch)以及湿法清洗(Wet cleaning)，其中湿法刻蚀是指将一定数量的薄膜去除，而湿法清洗是将材料表面的残留和杂质去除，例如，常见的湿法刻蚀通常可以通过使用鲎变形细胞溶解物(Limulus Amoebocyte Lysate，LAL)的溶液的湿法蚀刻工序从衬底除去模制层，该鲎变形细胞溶解物是氟化铵(NH4F)、氟化氢(HF)和水(H2O)的混合溶液，而常见的湿法清洗例如通常采用SC1清洗溶液是含有NH4OH、H2O2与去离子水的混合溶液。
在上述湿法工艺(包括湿法刻蚀和湿法清洗等制程)中，所用液体对固体的润湿性是至关重要的，因为只有液体对固体完全润湿，才能将结构中的杂质清洗掉，或者将需要去除的薄膜润湿后刻蚀掉。然而另一方面，因为在湿式浸泡处理时，充分浸泡润湿后会使得后续得到的底电极产生较大的表面张力，从而造成底电极的倾斜(Leaning)甚至严重时塌陷(Collapse)，最终造成相邻电极之间短路等产品失效的问题。甚至即便仅仅使用纯净水的清洗工艺，仍然有产生上述问题的风险，例如，在湿法刻蚀除去模氧化物层后，可以通过使用纯净水从包括圆柱形底电极的所得结构上除去残留的LAL溶液，并且随后干燥包括圆柱形底电极的所得结构，以蒸发残留在所得结构上的纯净水，而在大约20℃的温度下，水的表面张力大约为72.75dyne/cm，其在室温下足以吸引具有大长宽比的、细长的相邻下电极，导致底电极的破损和/或倾斜。
发明内容
本申请的目的是通过以下技术方案实现的。
根据一个或多个实施例，本申请公开了一种半导体结构的制造方法，其包括以下工艺步骤：
提供半导体基底，所述半导体基底上有牺牲模层；
在所述牺牲模层上形成第一凹槽；
在所述第一凹槽中形成底电极层；
采用干式剥离的刻蚀工艺去除剩余的所述牺牲模层；
采用干法清洗对去除所述牺牲模层后露出的底电极层表面进行清洗。
根据一个或多个实施例，本申请还公开了包括了上述的电容器结构、或者包括了上述制造方法制备得到的电容器结构的半导体器件、电子设备等。
本申请的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者，部分特征和优点可以从说明书中推知或毫无疑义地确定，或者通过实施本申请实施例了解。本申请的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1a-图1f是本申请实施方式的圆柱形电容器的制备工艺示意图。
具体实施方式
下文将参照附图更完全地描述本申请，在附图中显示本申请的实施例。然而，本申请不局限于在这里阐述的实施例。相反地，提供这些实施例以便彻底地并完全地说明，并完全地将本申请的范围传达给本领域的技术人员。在附图中，为了清楚起见可能夸大了层和区域的厚度。全文中相同的数字标识相同的元件。如这里所使用的，术语“和/或”包括相关所列项目的一个或多个的任何和所有组合。
这里所使用的术语仅仅是为了详细的描述实施例而不是想要限制本申请。如这里所使用的，除非本文清楚地指出外，否则单数形式“一”、“该”和“所述”等也包括复数形式。还应当理解的是说明书中使用的术语“包括”说明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他的特征、整体、步骤、操作、元件、部件、和/或其组合的存在或者增加。
应该理解当将一元件例如层、区域或者衬底称为“在另一个元件上”或者延伸“到另一个元件之上”时，可以是直接在另一个元件上或者直接延伸到另一个元件之上或者存在中间元件。相反地，当将一元件称为“直接在另一个元件上”或者“直接延伸到另一个元件之上”，则就不存在中间元件。也应当理解的是当将一种元件称为“连接”或者“耦合”至另一个元件时，可以是直接地连接或者耦合到另一个元件或者存在中间元件。相反地，当将一种元件称为“直接连接”或者“直接耦合”至另一个元件时，就不存在中间元件。
应该理解，尽管这里可以使用术语第一、第二等等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不受这些术语的限制。这些术语仅仅用于将一个元件、组件、区域、层或者部分与另一个元件、组件、区域、层或者部分区分开。因而，在不脱离本申请精神的情况下，可以将下文论述的第一元件、组件、区域、层或者部分称作第二元件、组件、区域、层或者部分。
而且，相对术语，例如“下面”或者“底部”和“上面”或者“顶端”在这里用于描述如附图中展示的一个元件与另一个元件的关系。应该理解相对术语除了包括附图中所述的方向外还包括器件的不同方向。例如，如果翻转图中的器件，则被描述为在另一元件的下边的元件变为在另一个元件的上边。因此示范性术语“下面”根据图的具体方向包括“下面”和“上面”两个方向。同样地，如果翻转一个图中的装置，描述为“在其他的元件下面”或者“在其他的元件之下”的元件定向为在其它元件上方。因此，示范性术语“在下面”或者“在...之下”包括上面和下面两个方向。
这里参照示意性说明本申请的理想化实施例的横截面图(和/或平面图)来描述本申请的实施例。同样地，可以预计会存在因例如制造工艺和/或容差而导致的与示意图形状的偏离。因而，不将本申请的实施例认为是对这里说明的区域的具体形状的限制，而是包括由例如制造导致的形状的偏差。例如，说明为或者描述为矩形的蚀刻区域典型地具有圆的或者曲线特征。因而，图中说明的区域本质上是示意性的，它们的形状不表示装置区域的精确的形状也不限制本申请的范围。
除非另有限定，这里使用的全部术语(包括技术和科学名词)与本申请所属领域的普通技术人员通常所理解的具有同样的意义。还应当理解的是术语，例如在常用词典中定义的术语应当被解释为与相关技术的文献中的意义相协调，除非这里清楚地限定外，不解释为理想化或者过分形式意义。本领域的技术人员应当理解，对邻近另一部件配置的结构或功能部件的引用可能具有重叠或者在另一部件之下的部分。
本申请公开了一种半导体结构的制造方法，例如可以是电容器结构及其制造方法，其中电容器的形状可以为圆柱形、球型、矩形，以及通过本领域技术可以得到的任何适宜的形状。以下的实施例以具有圆柱形结构的电容器为例，但本申请并不限制于此，本申请实施方式的之一，是采用设置两个牺牲模层和两个支撑层来进行电容凹槽的刻蚀，如图1a-1f所示。我们以DRAM产品中的电容器结构和制程工艺进行描述：
本申请的实施方式，可以先提供一种半导体衬底，半导体衬底可以为任何适宜的衬底，例如普通的Si、SiGe等衬底，含有MOS(Metal Oxide Semiconductor)晶体管的电路元件的半导体衬底，半导体基底上例如形成有栅极、源/漏极、位线等功能部件(未图示)。
如图1a所示，半导体衬底上可以形成有DRAM结构下半部的各部件结构，例如BACT、位线，存储接触等结构，以及层间绝缘层201(Interlayer Insulation)；在层间绝缘层201上形成有着陆焊垫202(Landing Pad)，着陆焊垫202可以由W或Co等材料所构成。
随后，可以在层间绝缘层201和着陆焊垫202的表面上形成刻蚀停止层203(Stopper)，刻蚀停止层203由氮化物材料构成，例如氮化硅。
随后，可以在刻蚀停止层203的表面形成有牺牲模层204(Organics Mold)，为体现本申请后续干法刻蚀的优点，所述牺牲模层204例如可以包含具有CHxOyNz通式结构的有机物，其中x、y和z≥0，具体例如旋涂硬掩模组合物(Spin-On Hard-mask，SOH)、旋涂碳组合物(Spin-On Carbon，SOC)、非晶碳层组合物(Amorphous Carbon Layer，ACL)中的任意一种或两种以上的组合，牺牲模层204采用了有机物材料替换了常用的氧化物牺牲模层，有机物材料可以更好的配合干法刻蚀的工艺而被有效移除。牺牲模层可以通过化学气相沉积(CVD)、低压化学气相沉积(LPCVD)或等离子增强化学气相沉积(PECVD)等适宜的工艺。
随后，可以在有机物牺牲模层204表面沉积支撑材料形成支撑层205(Supporter)，所述支撑层205可以包含氧化物和氮化物中的任意一种或两种以上的组合；例如，所述氧化物包含SiO2，而所述氮化物包含SiON、SiN、SiCN、BNx中的任意一种或两种以上的组合。在替代的实施方案中，所述支撑层还可以由两层以上的子层组成，且每个所述子层具有不同的成分组成，例如其中一个子层包含氧化物，而另外的子层包含氮化物，这样采用由多个不同成分组成的子层的厚膜层结构，能够更好地与有机物模层相适配，从而获得更好的层间结合力，同时便于控制和减小层间应力。
将以上有机物牺牲模层和支撑层的工艺制程重复实施，以获得两层交替形成的有机物牺牲模层204和两层支撑层205。后续涉及到针对两层有机物模层和两层支撑层处理的工艺采用相同工艺进行，不再赘述。在其它替代方式和中，牺牲模层和支撑层可以仅有一层，也可以交替形成更多层。
随后，可以在支撑层205的表面形成硬掩模层206(HM，Hard Mask)，硬掩模层可以包括利用CVD工艺形成的多晶硅(Poly-Si)、掺杂硅(Dope-Si)、无定形碳(ACL)、旋涂硅(SOH)层等。
随后，可以采用常规的光刻手段对硬掩模层206进行光刻处理以得到图形化的硬掩模层。
如图1b所示，随后，可以依据图形化的硬掩模层206刻蚀支撑层205和有机物牺牲模层204，直至刻蚀掉刻蚀停止层203，以露出着陆焊垫202，形成第一凹槽207，刻蚀可以采用干法刻蚀工艺，例如，可以采用含有保护气体的氧基气体或氢基气体的混合气体进行干法刻蚀；具体的，所述氧基气体包含O2、CO2中的任意一种或两种以上的组合，所述氢基气体包含H2,NH3中的任意一种或两种以上的组合，所述保护气体包含不活性气体和惰性气体中的任意一种或两种以上的组合，其中，不活性气体包含含有C和/或和/或N元素的气体，例如COS、SO2、N2、CxHy(x和y＞0)中的任意一种或两种以上的组合，惰性气体包含Ar,He,N中的任意一种或两种以上的组合。针对本实施方案中的有机物牺牲模层，有机物材料可以在干法刻蚀过程中，更为灵活地采用保护气体(Passivation Gas)、低压(Low Pressure)和偏置功率(Bias Energy)等工艺控制手段来进行调节，从而更好地获得关键尺寸(CriticalDimensions，CD)的控制，避免弓形(Bowing)等问题的出现。
随后，可以去除硬掩模层206，可以采用常规的灰化工艺等除去手段。
如图1c所示，随后，可以在第一凹槽207的内壁和支撑层205表面沉积导电材料以形成底电极层208(Bottom Electrode)；由于当前技术通常采用高介电常数的介电材料，例如，Ta2O5、Al2O3和/或者HfO2等用作电容器的介电层，而介电材料与多晶硅电极之间的界面质量可能降低。特别是，介电材料与多晶硅电极之间的界面质量可能随着介电常数的升高而降低，因此，优选采用高功函(work function)的金属，例如，TiNx、TaNx、WNx等难熔金属材料中的任意一种或两种以上的组合作底电极，以代替传统的多晶硅电极。沉积工艺可以采用常见的CVD、PECVD、ALD(原子层气相沉积)等工艺。
随后，可以对底电极层208的表面进行平坦化处理直至支撑层205暴露出来；平坦化处理可以采用干法刻蚀的回刻(Dry Etch Back)工艺实施；也可以采用化学机械研磨(Chemical Mechanical Polish，CMP)的工艺。
如图1d所示，随后，可以对支撑层205的表面进行刻蚀图形化处理以使其形成开孔209，从而将残留的有机物牺牲模层204暴露出来，所述开孔209将保留部分支撑层205从而最终对底电极208形成支撑作用。
如图1e所示，随后，可以采用干法剥离工艺，以去除残留的有机物牺牲模层204，形成用于沉积后续膜层的第二凹槽；此处所述干式剥离，可以是实施异向性刻蚀，例如在氧基气体或氢基气体与含氮气体的混合气氛下，生成含有离子和/或自由基的等离子体或者发生气体化学反应，以去除剩余的所述有机物模层；进一步的，所述氧基气体包含O2、CO2中的任意一种或两种以上的组合，所述氢基气体包含H2、NH3中的任意一种或两种以上的组合，所述含氮气体包含N2、NH3中的任意一种或两种以上的组合。上述干法剥离的干法刻蚀工艺，能够有效解决因为湿法刻蚀所产生的表面张力等而导致的底电极的倾斜甚至是塌陷的问题。
随后，可以采用干法清洗以对去除有机物牺牲模层后露出的底电极208的表面进行清洗，主要是去除金属氧化物(Metal Oxide)等反应残留物和杂质。所述干法清洗，可以是在氟基气体的气氛下，通过等离子或非等离子的化学反应，以清洗去除底电极表面的残留物和/或杂质；进一步的所述氟基气体含有HF、NH4F中的任意一种或两种以上的组合。本申请采用干法清洗的工艺去除干法剥离后的残留物，加之之前的干法剥离等全部干法工艺，完全避免了使用湿法工艺所造成的表面张力等问题，进一步减少了可能出现的底电极的倾斜甚至是塌陷的问题，同时本申请中的干法清洗又比目前为解决湿法工艺所采用的先进液态CO2等超临界清洗干燥工艺具有更低的成本。
如图1f所示，随后，可以在经干法清洗后的底电极208的表面和剩余的所述支撑层205的表面，依次形成介电层210和顶电极板层211，完成圆柱形电容器的制备工艺。其中，所述介电层210可以采用高介电材料，例如可以是AlOx、HfOx、ZrOx、TaOx等中的任意一种或两种以上的组合。所述顶电极板层211可以采用导电材料，例如可以是金属W或者掺杂硅等。
除了上述实施方式，如之前提及的，本申请也可以设置仅一个支撑层，或者三个及以上的支撑层，来获得所需要的圆柱形电容器的长宽比，来满足更高集成度和设计尺寸不断减小的要求。而这仅需要在沉积有机物模层和支撑层时调整重复的次数，辅之以后续对于有机物牺牲模层和支撑层相应的重复处理，即可实现。
而具有本申请制备工艺得到的圆柱形电容器的DRAM存储器，由于有效克服了目前高长宽比圆柱形电容器的倾斜甚或塌陷问题，而获得了更好的性能和良品率。
以上所述，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种半导体结构的制造方法，其包括以下工艺步骤：
提供半导体基底，所述半导体基底上有牺牲模层；
在所述牺牲模层上形成第一凹槽；
在所述第一凹槽中形成底电极层；
采用干式剥离的刻蚀工艺去除剩余的所述牺牲模层；
采用干法清洗对去除所述牺牲模层后露出的底电极层表面进行清洗。
2.如权利要求1所述的制造方法，其特征在于：
还包括，在形成第一凹槽前，在所述牺牲模层上形成支撑层。
3.如权利要求2所述的制造方法，其特征在于：
所述牺牲模层和所述支撑层交替形成两次以上。
4.如权利要求2所述的制造方法，其特征在于：
所述支撑层由两个以上的子层组成；进一步的，所述两个以上的子层包含不同的成分。
5.如权利要求1-4任意一项所述的制造方法，其特征在于：
所述牺牲模层为具有CHxOyNz的通式结构的有机物，其中x、y和z≥0；进一步的，所述有机物包含旋涂硬掩模组合物、旋涂碳组合物、非晶碳层组合物中的任意一种或两种以上的组合。
6.如权利要求2-4任意一项所述的制造方法，其特征在于：
所述支撑层包含氧化物和氮化物中的任意一种或两种以上的组合；进一步的，所述氧化物包含SiO2，所述氮化物包含SiON、SiN、SiCN、BNx中的任意一种或两种以上的组合；进一步的，所述支撑层由两层以上的子层组成，且每个所述子层具有不同的成分组成。
7.如权利要求1-4任意一项所述的制造方法，其特征在于：
所述干式剥离，是实施各向异性刻蚀，具体是在氧基气体或氢基气体与含氮气体的混合气氛下，生成含有离子和/或自由基的等离子体或者发生气体化学反应，以去除剩余的所述牺牲模层；进一步的，所述氧基气体包含O2、CO2中的任意一种或两种以上的组合，所述氢基气体包含H2,NH3中的任意一种或两种以上的组合，所述含氮气体包含N2、NH3中的任意一种或两种以上的组合。
8.如权利要求1-4任意一项所述的制造方法，其特征在于：
所述干法清洗，是在氟基气体的气氛下，通过等离子或非等离子的化学反应，以去除底电极表面的残留物和/或杂质；进一步的所述氟基气体含有HF、NH4F中的任意一种或两种以上的组合。
9.如权利要求1-4任意一项所述的制造方法，其特征在于：
在所述牺牲模层上形成第一凹槽，具体是，对所述牺牲模层进行干法刻蚀，以形成第一凹槽；进一步的，所述干法刻蚀是采用含有保护气体的氧基气体或氢基气体的混合气体进行干法刻蚀；进一步的，所述氧基气体包含O2、CO2中的任意一种或两种以上的组合，所述氢基气体包含H2,NH3中的任意一种或两种以上的组合，所述保护气体包含不活性气体和惰性气体中的任意一种或两种以上的组合，其中，不活性气体包含含有C和/或和/或N元素的气体，例如COS、SO2、N2、CxHy(x和y＞0)中的任意一种或两种以上的组合，惰性气体包含Ar,He,N中的任意一种或两种以上的组合。
10.一种半导体器件，其由权利要求1-9任意一项所述的制造方法制造得到。
11.一种电子设备，包括如权利要求10所述的半导体器件。
12.根据权利要求11所述的电子设备，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
CN202010280440.2A 2020-04-10 2020-04-10 电容器结构及其制造方法 Pending CN113517399A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010280440.2A CN113517399A (zh) 2020-04-10 2020-04-10 电容器结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010280440.2A CN113517399A (zh) 2020-04-10 2020-04-10 电容器结构及其制造方法

Publications (1)

Publication Number Publication Date
CN113517399A true CN113517399A (zh) 2021-10-19

Family

ID=78060678

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010280440.2A Pending CN113517399A (zh) 2020-04-10 2020-04-10 电容器结构及其制造方法

Country Status (1)

Country Link
CN (1) CN113517399A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040001221A (ko) * 2002-06-27 2004-01-07 주식회사 하이닉스반도체 캐패시터 형성 방법
KR20040074459A (ko) * 2003-02-19 2004-08-25 주식회사 하이닉스반도체 반도체 캐패시터의 저장 전극 형성방법
KR20050024979A (ko) * 2003-09-05 2005-03-11 삼성전자주식회사 캐패시터 형성 방법
US20120098092A1 (en) * 2010-10-22 2012-04-26 Samsung Electronics Co., Ltd. Semiconductor device capacitors including multilayered lower electrodes
CN108538822A (zh) * 2018-06-07 2018-09-14 睿力集成电路有限公司 半导体电容装置及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040001221A (ko) * 2002-06-27 2004-01-07 주식회사 하이닉스반도체 캐패시터 형성 방법
KR20040074459A (ko) * 2003-02-19 2004-08-25 주식회사 하이닉스반도체 반도체 캐패시터의 저장 전극 형성방법
KR20050024979A (ko) * 2003-09-05 2005-03-11 삼성전자주식회사 캐패시터 형성 방법
US20120098092A1 (en) * 2010-10-22 2012-04-26 Samsung Electronics Co., Ltd. Semiconductor device capacitors including multilayered lower electrodes
CN108538822A (zh) * 2018-06-07 2018-09-14 睿力集成电路有限公司 半导体电容装置及其制作方法

Similar Documents

Publication Publication Date Title
US10559651B2 (en) Method of forming memory capacitor
US9305995B1 (en) Methods of fabricating an F-RAM
US6468858B1 (en) Method of forming a metal insulator metal capacitor structure
US5851897A (en) Method of forming a dram cell with a crown-fin-pillar structure capacitor
US7008837B2 (en) Method of manufacturing capacitor by performing multi-stepped wet treatment on surface of electrode
US20060073670A1 (en) Method of manufacturing a semiconductor device
KR20020090879A (ko) 반도체장치의 제조방법
KR100227070B1 (ko) 커패시터 및 그의 제조방법
US7449383B2 (en) Method of manufacturing a capacitor and method of manufacturing a dynamic random access memory device using the same
US6362094B1 (en) Hydrogenated silicon carbide as a liner for self-aligning contact vias
US7807558B2 (en) Method of fabricating a semiconductor device
KR20030002864A (ko) 반도체소자의 제조방법
CN113517399A (zh) 电容器结构及其制造方法
KR20020002898A (ko) 반도체메모리장치의 스토리지노드 전극 제조방법
KR100811255B1 (ko) 반도체 소자의 캐패시터 형성방법
US6236080B1 (en) Method of manufacturing a capacitor for high density DRAMs
KR100345065B1 (ko) 반도체 소자의 캐패시터 제조방법
US20070075395A1 (en) Capacitor of a semiconductor device
KR20000044884A (ko) 반도체 소자의 캐패시터 형성 방법
US20020119618A1 (en) Method for forming contacts of memory devices using an etch stop layer
KR100877093B1 (ko) 반도체 메모리장치의 커패시터 제조 방법
CN107437582B (zh) 一种半导体器件及其制造方法、电子装置
KR100507364B1 (ko) 반도체소자의 캐패시터 제조방법
TW202349564A (zh) 具有錐形位元線的半導體結構
CN117219599A (zh) 半导体结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination