CN107437582B - 一种半导体器件及其制造方法、电子装置 - Google Patents

一种半导体器件及其制造方法、电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有层间介质层，在层间介质层中形成有通孔；形成完全填充所述通孔的底部电极材料层；沉积相变材料层，覆盖底部电极材料层，并对相变材料层进行超快速热处理，使相变材料层达到应力稳定状态；在相变材料层上形成硬掩膜叠层结构后，图形化相变材料层。根据本发明，在光刻、蚀刻相变材料层时，不会造成相变材料层与底部电极材料层之间的剥离。

Description

一种半导体器件及其制造方法、电子装置
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
相变存储器(PCM)是一种具有高读取/写入速度的存储器，其广泛应用于集成电路中。集成相变存储器的关键步骤是形成用于连通金属电极和相变材料层的底部电极(Bottom Electrode),底部电极从相变材料(GST)层的底部接触相变材料层。当一定强度的电流经过底部电极时，底部电极产生焦耳热以改变相变材料层的相变状态，从而控制相变存储器的工作状态，即相变材料层由非晶态转变到晶态时实现相变存储器的写入数据的功能，相变材料层由晶态转变到非晶态时实现相变存储器的读出数据的功能。
形成底部电极后，沉积与底部电极接触的相变材料层。沉积相变材料层后，实施光刻、蚀刻以形成达到预期图案的相变材料层，在实施光刻的过程中，长时间的温度低于200℃的热处理将会造成相变材料层与底部电极之间的剥离，导致接触不良。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有层间介质层，在所述层间介质层中形成有通孔；形成完全填充所述通孔的底部电极材料层；沉积相变材料层，覆盖所述底部电极材料层，并对所述相变材料层进行超快速热处理，使所述相变材料层达到应力稳定状态；在所述相变材料层上形成硬掩膜叠层结构后，图形化所述相变材料层。
在一个示例中，所述沉积为室温下实施的物理气相沉积。
在一个示例中，所述超快速热处理的温度不低于220℃，持续时间为3秒-5秒。
在一个示例中，实施所述超快速热处理后，还包括实施湿法清洗的步骤，以去除附着于所述相变材料层表面的杂质。
在一个示例中，所述硬掩膜叠层结构为自下而上层叠的氮化钛层和氮化硅层，所述氮化硅层的厚度为200埃-300埃，以提供压应力用于增强所述相变材料层的应力状态的稳定性。
在一个示例中，图形化所述相变材料层之前，还包括在所述硬掩膜叠层结构上依次形成先进图案化层、覆盖层和光刻胶层的步骤。
在一个示例中，采用旋涂工艺形成所述先进图案化层，温度为20℃-300℃。
在一个示例中，采用旋涂工艺形成所述覆盖层，温度为20℃-250℃。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件，所述半导体器件为相变存储器。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
根据本发明，在光刻、蚀刻所述相变材料层时，不会造成所述相变材料层与所述底部电极材料层之间的剥离。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1H为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
制作相变存储器的存储单元时，形成用于连通金属电极和相变材料层的底部电极后，沉积与底部电极接触的相变材料层。沉积相变材料层后，实施光刻、蚀刻以形成达到预期图案的相变材料层，在实施光刻的过程中，长时间的温度低于200℃的热处理将会造成相变材料层与底部电极之间的剥离，导致接触不良。
为了解决上述问题，如图2所示，本发明提供了一种半导体器件的制造方法，该方法包括：
在步骤201中，提供半导体衬底，在半导体衬底上形成有层间介质层，在层间介质层中形成有通孔；
在步骤202中，形成完全填充所述通孔的底部电极材料层；
在步骤203中，沉积相变材料层，覆盖底部电极材料层，并对相变材料层进行超快速热处理，使相变材料层达到应力稳定状态；
在步骤204中，在相变材料层上形成硬掩膜叠层结构后，图形化相变材料层。
根据本发明提出的半导体器件的制造方法，在光刻、蚀刻相变材料层时，不会造成相变材料层与底部电极材料层之间的剥离。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[示例性实施例一]
参照图1A-图1H，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底，半导体衬底的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底选用单晶硅材料构成。在半导体衬底中形成有隔离结构以及各种阱(well)结构，在半导体衬底上形成有电路元件(包括开关装置)，为了简化，图示中均予以省略。
在半导体衬底上形成有层间介质层101，在层间介质层101中形成有第一金属电极102，第一金属电极102的下端与所述电路元件相连接。层间介质层101的材料包括氧化物等，优选具有低k值的材料，包括但不限于k值为2.5-2.9的硅酸盐化合物(HydrogenSilsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、k值为2.8的HOSPTM(Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料)以及k值为2.65的SiLKTM(Dow Chemical公司制造的一种低介电常数材料)等等。通常采用超低k介电材料构成层间介质层101，所述超低k介电材料是指介电常数(k值)小于2的介电材料。第一金属电极102的材料包括钨、铝等。
接下来，采用本领域技术人员所熟习的沉积工艺在层间介质层101上形成硬掩膜叠层结构，覆盖层间介质层101和第一金属电极102，所述硬掩膜叠层结构包括自下而上层叠的缓冲层103、第一硬掩膜层104和第二硬掩膜层105。作为示例，缓冲层103、第一硬掩膜层104和第二硬掩膜层105的构成材料可以分别选用通过等离子体增强化学气相沉积工艺形成的氧化物、氮氧化硅和氧化物。
接下来，在所述硬掩膜叠层结构上形成具有第一金属电极102的顶部图案107的光刻胶层106。形成光刻胶层106的工艺为本领域技术人员所熟习，在此不再加以赘述。
接着，如图1B所示，在所述硬掩膜叠层结构中的第二硬掩膜层105和第一硬掩膜层104中形成第一通孔107’，露出缓冲层103。形成第一通孔107’的工艺步骤包括：以光刻胶层106为掩膜，实施第一蚀刻依次蚀刻第二硬掩膜层105和第一硬掩膜层104，在其中形成第一通孔107’，作为示例，所述第一蚀刻可以采用C4F8、Ar和O2作为基础蚀刻气体；通过灰化工艺去除光刻胶层106。
接着，如图1C所示，在所述硬掩膜叠层结构上沉积侧墙材料层108，填充第一通孔107’。作为示例，侧墙材料层108的构成材料可以为氮化硅。作为示例，所述沉积工艺为共形沉积工艺，以使侧墙材料层108具有良好的台阶覆盖形态。
接着，如图1D所示，实施第二蚀刻以蚀刻侧墙材料层108，露出缓冲层103的同时，使覆盖第一通孔107’的侧壁的侧墙材料层108构成用于填充底部电极的第二通孔的图案109，作为示例，所述第二蚀刻可以采用CF4、CHF3、Ar和O2作为基础蚀刻气体。
接着，如图1E所示，以经过所述第二蚀刻的侧墙材料层108为掩膜，实施第三蚀刻以蚀刻缓冲层103，露出部分第一金属电极102的同时，形成用于填充底部电极的第二通孔109’，作为示例，所述第三蚀刻可以采用C4F8、CO、Ar和O2作为基础蚀刻气体。
需要说明的是，上述形成用于填充底部电极的第二通孔109’的工艺过程只是一种示例。本领域技术人员完全可以理解的是，也可以通过实施其它适宜的工艺过程形成用于填充底部电极的通孔，所述通孔也可以位于形成在层间介质层101上的另一层间介质层中。
接着，如图1F所示，在第二通孔109’中形成底部电极材料层110。作为示例，底部电极材料层110的构成材料可以为钨。形成底部电极材料层110的工艺步骤包括：通过沉积工艺形成覆盖第二硬掩膜层105和侧墙材料层108并填充第二通孔109’的底部电极材料层110，所述沉积可以为原子层沉积；执行化学机械研磨直至露出第二硬掩膜层105和侧墙材料层108的顶部。
接着，如图1G所示，沉积相变材料层111，覆盖底部电极材料层110。作为示例，所述沉积可以为室温下实施的物理气相沉积，相变材料层111的构成材料可以为掺碳的TST(Ti2Se2Te5)。
接下来，对相变材料层111进行超快速热处理，使相变材料层111达到应力稳定状态。作为示例，超快速热处理的温度不低于220℃，优选300℃-400℃，持续时间为3秒-5秒。然后，实施湿法清洗，以去除附着于相变材料层111表面的杂质，所述湿法清洗可以在室温下进行。
接着，如图1H所示，在相变材料层111上依次形成另一硬掩膜叠层结构、先进图案化层114、覆盖层115和具有相变材料层111预期图案的光刻胶层116。
作为示例，采用沉积工艺形成的另一硬掩膜叠层结构可以为自下而上层叠的氮化钛层112和氮化硅层113，氮化硅层113的厚度为200埃-300埃，以提供压应力用于增强相变材料层111的应力状态的稳定性。
作为示例，采用旋涂工艺形成先进图案化层114，温度为20℃-300℃，先进图案化层114的材料可以为无定形碳，能够提供高蚀刻选择比和低线边缘粗糙度(LER)；采用旋涂工艺形成覆盖层115，温度为20℃-250℃，覆盖层115的材料可以为低温氧化物；采用旋涂、显影、曝光等工艺形成光刻胶层116。
然后，以光刻胶层116为掩膜，依次蚀刻覆盖层115、先进图案化层114、另一硬掩膜叠层结构和相变材料层111。实施所述蚀刻后，采用灰化工艺去除光刻胶层116、覆盖层115和先进图案化层114。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制作方法的范围内。
与现有工艺相比，根据本发明提出的方法，对相变材料层111进行超快速热处理，使相变材料层111达到应力稳定状态，同时，图形化相变材料层111之前，在相变材料层111上形成的另一硬掩膜叠层结构中含有用于增强相变材料层111应力状态稳定性的氮化硅层113，后续光刻、蚀刻相变材料层111时，不会造成相变材料层111与底部电极材料层110之间的剥离。
[示例性实施例二]
首先，提供根据本发明示例性实施例一的方法实施的工艺步骤获得的半导体器件，如图1H所示，包括：半导体衬底，在半导体衬底中形成有隔离结构以及各种阱(well)结构，在半导体衬底100上形成有电路元件(包括开关装置)。
形成在半导体衬底上的层间介质层101，形成在层间介质层101中的第一金属电极102，第一金属电极102的下端与所述电路元件相连接。
覆盖层间介质层101和第一金属电极102的硬掩膜叠层结构，所述硬掩膜叠层结构包括自下而上层叠的缓冲层103、第一硬掩膜层104和第二硬掩膜层105。
形成在所述硬掩膜叠层结构中的底部电极材料层110；覆盖底部电极材料层110的相变材料层111。
沉积相变材料层111后，对相变材料层111进行超快速热处理，使相变材料层111达到应力稳定状态，同时，图形化相变材料层111之前，在相变材料层111上形成的另一硬掩膜叠层结构中含有用于增强相变材料层111应力状态稳定性的氮化硅层113。图形化相变材料层111之后，去除形成在另一硬掩膜叠层结构上的光刻胶层116、覆盖层115和先进图案化层114。
然后，通过后续工艺完成整个半导体器件的制作，包括：在相变材料层111上形成第二金属电极。
[示例性实施例三]
本发明还提供一种电子装置，其包括根据本发明示例性实施例二的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成有层间介质层，在所述层间介质层中形成有通孔；
形成完全填充所述通孔的底部电极材料层；
沉积相变材料层，覆盖所述底部电极材料层，并对所述相变材料层进行超快速热处理，使所述相变材料层达到应力稳定状态，所述超快速热处理的温度不低于220℃，持续时间为3秒-5秒；以及
在所述相变材料层上形成硬掩膜叠层结构后，图形化所述相变材料层。
2.根据权利要求1所述的方法，其特征在于，所述沉积为室温下实施的物理气相沉积。
3.根据权利要求1所述的方法，其特征在于，实施所述超快速热处理后，还包括实施湿法清洗的步骤，以去除附着于所述相变材料层表面的杂质。
4.根据权利要求1所述的方法，其特征在于，所述硬掩膜叠层结构为自下而上层叠的氮化钛层和氮化硅层，所述氮化硅层的厚度为200埃-300埃，以提供压应力用于增强所述相变材料层的应力状态的稳定性。
5.根据权利要求1所述的方法，其特征在于，图形化所述相变材料层之前，还包括在所述硬掩膜叠层结构上依次形成先进图案化层、覆盖层和光刻胶层的步骤。
6.根据权利要求5所述的方法，其特征在于，采用旋涂工艺形成所述先进图案化层，温度为20℃-300℃。
7.根据权利要求5所述的方法，其特征在于，采用旋涂工艺形成所述覆盖层，温度为20℃-250℃。
8.一种采用权利要求1-7之一所述的方法制造的半导体器件，所述半导体器件为相变存储器。
9.一种电子装置，所述电子装置包括权利要求8所述的半导体器件。
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