TW202349564A - 具有錐形位元線的半導體結構 - Google Patents
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Abstract
本揭露提供一種具有錐形位元線的半導體結構。該半導體結構包括一基底；一位元線結構，設置在該基底上，其中該位元線結構包括一圓柱部以及一階梯部，該階梯部在該圓柱部上；一多晶矽層，設置在該基底上並圍繞該位元線結構；以及一著陸墊，設置在該多晶矽層與該階梯部上。
Description
本申請案主張美國第17/837,052及17/837,718號專利申請案之優先權（即優先權日為「2022年6月10日」），其內容以全文引用之方式併入本文中。
本揭露係關於一種半導體結構。特別是有關於一種具有一錐形配置的一位元線結構。
半導體元件使用在不同的電子應用，例如個人電腦、行動電話、數位相機以及其他電子設備。半導體元件典型的製造技術依序包含沉積材料之隔離或介電層、導電層以及半導體層在一半導體基底上，以及使用微影而圖案化不同材料層以形成電路部件或元件在該基底上。隨著半導體產業為了追求更高的元件密度、更高的效能以及更低的成本而發展到先進的技術製程節點，在晶圓上精確控制微影的挑戰已經出現，並且一產品效能以及產品良率亦會受到影響。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一基底；一位元線結構，設置在該基底上，其中該位元線結構包括一圓柱部以及一階梯部，該階梯部在該圓柱部上；一多晶矽層，設置在該基底上並圍繞該位元線結構；以及一著陸墊，設置在該多晶矽層與該階梯部上。
在一些實施例中，該階梯部的一上表面是該位元線結構的一上表面。
在一些實施例中，該階梯部完全在該多晶矽層上。
在一些實施例中，該半導體結構還包括一間隙子，設置在該多晶矽層與該位元線結構之間，其中該間隙子圍繞該位元線結構的該圓柱部。
在一些實施例中，該間隙子是一多層結構，並包含氮化物與氧化物。
在一些實施例中，該間隙子覆蓋整個該位元線結構之該圓柱部。
在一些實施例中，該間隙子的一上表面位在該多晶矽層的一上表面上。
在一些實施例中，該階梯部沿著該位元線結構的一高度而具有不同寬度。
在一些實施例中，中該位元線結構包括一導電層，位在該多晶矽層的一上表面下方。
本揭露之另一實施例提供一種半導體結構。該半導體結構包括一基底；一位元線結構，設置在該基底上且在一第一方向延伸；以及一多晶矽層，圍繞該位元線結構的一下部設置，其中該位元線結構的一上部從該下部朝向該位元線結構的一上表面而逐漸變細。
在一些實施例中，該半導體結構還包括一金屬層，設置在該多晶矽層上且部分覆蓋該位元線結構的該上部。
在一些實施例中，該金屬層包括一開口，該開口暴露該位元線結構之該上部的一部分。
在一些實施例中，該半導體結構還包括一字元線結構，設置在該基底上並在一第二方向延伸，而該第二方向不同於該第一方向。
在一些實施例中，該多晶矽層圍繞該字元線結構的一下部。
在一些實施例中，該字元線結構包括一上部，從該多晶矽層的該上表面逐漸變細。
在一些實施例中，該半導體結構還包括一間隙子，設置在該位元線結構的一側壁上並圍繞該位元線結構的該下部。
在一些實施例中，該間隙子從該多晶矽層突伸。
在一些實施例中，該間隙子的一部分經由設置在該位元線結構上的一金屬層而暴露。
在一些實施例中，該位元線結構的該下部從該多晶矽層的該上表面突伸。
本揭露之再另一實施例提供一種半導體結構的製備方法。該製備方法包括提供一基底；形成一位元線結構在該基底上；形成一間隙子以圍繞該位元線結構；形成一多晶矽層以覆蓋該位元線結構與該間隙子；在該多晶矽層上執行一第一蝕刻操作以獲得該多晶矽層的一第一高度，其中該第一高度小於該位元線結構的一高度或是該間隙子的一高度；在該間隙子的一第一部分上執行一第二蝕刻操作；以及在該多晶矽層上執行一第三蝕刻操作以獲得該多晶矽層的一第二高度，其中該第二高度小於該第一高度。
在一些實施例中，該間隙子的該第一部分經由該多晶矽層而暴露並藉由該第二蝕刻操作而移除。
在一些實施例中，在該第二蝕刻操作期間，該位元線結構被該間隙子之該第一部分圍繞之一第一部分的一寬度大致上是一致的。
在一些實施例中，該製備方法還包括在該間隙子的一第二部分以及在該位元線結構設置在該間隙子之該第二部份上之一第一部份上執行一第四蝕刻操作。
在一些實施例中，藉由該第四蝕刻操作而部分移除該位元線結構的該第一部分。
在一些實施例中，該間隙子的該第二部分經由該多晶矽層而暴露並藉由該第四蝕刻操作而移除。
在一些實施例中，該製備方法還包括在該多晶矽層上執行一第五蝕刻操作以形成一多晶矽接觸點，其中該多晶矽接觸點包括一第三高度，該第三高度小於該多晶矽層的該第二高度。
在一些實施例中，該多晶矽接觸點的一上表面位在一水平位面，該多晶矽接觸點之該上表面的該水平位面相同於該位元線結構之一鎢層的一上表面的一水平位面，或者是該多晶矽接觸點之該上表面的該水平位面位在該位元線結構之該鎢層的該上表面的該水平位面上。
在一些實施例中，該製備方法還包括形成一金屬層以覆蓋該位元線結構與該間隙子。
在一些實施例中，在形成該金屬層之前，該位元線結構之該上表面的一寬度大致等於或大於12奈米。
在一些實施例中，該製備方法還包括在該金屬層上執行一第六蝕刻操作以形成一凹陷在該金屬層上。
在一些實施例中，藉由該第六蝕刻操作以部分蝕刻該位元線結構的該上部。
在一些實施例中，該間隙子經由該凹陷而暴露。
在一些實施例中，藉由該第六蝕刻操作以移除該間隙子的一上部。
在一些實施例中，在該第二蝕刻操作期間，該位元線結構的該高度大致是一致的。
在一些實施例中，該第二蝕刻操作在一氮化物材料上的一蝕刻率小於每秒1奈米。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
隨著半導體產業為了追求更高的元件密度而發展到先進的技術製程節點，其已經達到先進的微影精度。為了進一步縮減元件尺寸，元件的尺寸與不同元件之間的距離必須成比例地縮減。然而，隨著元件尺寸與不同元件之間距離的縮減，對尺寸與距離的精確控制則提出了挑戰。舉例來說，在一蝕刻操作之後，一著陸墊可藉由一位元線結構的一尖角而斷開連接。
圖1是剖視示意圖，例示本揭露一些實施例的半導體結構。半導體結構可包括一基底11；一位元線結構20，設置在基底上；一多晶矽層41，設置在基底上並圍繞位元線結構20；以及一著陸墊45，設置在該多晶矽層41與該位元線結構20上。
在一些實施例中，基底11可具有一多層結構，或者是基底11可包括一多層化合物半導體結構。在一些實施例中，基底11包括半導體元件、電子部件、電子元件或其組合。在一些實施例中，基底11包括電晶體或是電晶體的功能單元。在一些實施例中，基底11包括主動元件、被動元件及/或導電元件。該等主動元件可包括一記憶體晶粒(例如一動態隨機存取記憶體(DRAM)晶粒、一靜態隨機存取記憶體(SRAM)晶粒等等)、一電源管理晶粒(例如一電源管理積體電路(PMIC)晶粒)、一邏輯晶粒(例如系統上晶片(SoC)、中央處理單元(CPU)、圖形處理單元(GPU)、應用處理器(AP)、微控制器等等)、一射頻(RF)晶粒、一感測器晶粒、一微機電系統(MEMS)晶粒、一訊號處理晶粒(例如一數位訊號處理(DSP)晶粒)、一前端晶粒(例如一類比前端(AFE)晶粒)或其他主動元件。該等被動元件可包括一電容器、一電阻器、一電感器、一熔絲或其他被動元件。該等導電元件可包括金屬線、金屬島狀物、導電通孔或其他導電元件。
如上所述的該等主動元件、該等被動元件及/或該等導電元件可形成在一半導體基底中及/或在該半導體基底上。該半導體基底可為一塊狀(bulk)半導體、一絕緣體上半導體(SOI)基底或類似物。該半導體基底可包括一元素半導體，其包括呈一單晶形式、一多晶形式或一非晶形式的矽或鍺；一化合物半導體材料，其包括以下至少其一：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦以及銻化銦；一合金半導體材料，其包括以下至少其一：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及GaInAsP；其他適合材料；或其組合。在一些實施例中，合金半導體基底可為具有梯度Si：Ge特徵的一SiGe合金，其中Si與Ge成分從梯度SiGe特徵的一個位置處的一個比率變化為另一個位置處的另一個比率。在其他實施例中，SiGe合金形成在一矽基底上。在一些實施例中，一SiGe合金可被與SiGe合金接觸的另一種材料進行機械應變。
一或多個位元線結構20設置在基底11上。在一些實施例中，位元線結構20包括一第一位元線結構BL1以及一第二位元線結構BL2。在一些實施例中，第一位元線結構BL1以及第二位元線結構BL2的詳細結構與配置大致上相同。為了簡潔起見，以下描述中僅描述第一位元線結構BL1，此處省略對第二位元線結構BL2的詳細描述。然而，此省略並不意旨在限制本揭露。
在一些實施例中，第一位元線結構BL1包括一第一介電層21、一導電層22以及一第二介電層23。在一些實施例中，導電層22設置於第一介電層21與第二介電層23之間。在一些實施例中，第二介電層23的一厚度大於導電層22的一厚度。在一些實施例中，第一介電層21包括氮化矽、金屬氮化物或其組合。在一些實施例中，第二介電層23包括與第一介電層21之氮化物材料相同的一氮化物材料。在一些實施例中，導電層22包括鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮化碳鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)、氮化鈦矽(TiSiN)或其他合適的材料。在一些實施例中，導電層22包括鎢。
半導體結構還可包括一間隙子30，圍繞第一位元線結構BL1的一側壁263設置。在一些實施例中，間隙子30圍繞第一位元線結構BL1的一下部209。在一些實施例中，第一位元線結構BL1的下部209具有一圓柱形配置。在一些實施例中，下部209可被稱為圓柱部209。第一位元線結構BL1的一上部207設置在第一位元線結構BL1的下部209上方並從第一位元線結構BL1的下部209逐漸變細。在一些實施例中，上部207朝向第一位元線結構20的一上表面261逐漸變細。在一些實施例中，上部207設置在間隙子30上方。在一些實施例中，上部207具有一階梯配置。在一些實施例中，上部207被稱為一階梯部207。在一些實施例中，上部207完全位在第一位元線結構BL1的導電層22上。
間隙子30可為一單層或一多層結構。在一些實施例中，間隙子30包括一第一氮化物層31、一氧化物層32以及一第二氮化物層33。在一些實施例中，氧化物層32夾置在第一氮化物層31與第二氮化物層33之間。在一些實施例中，第一氮化物層31的一厚度大致上等於第二氮化物層33的一厚度。在一些實施例中，氧化層32的一厚度小於第一氮化層31或第二氮化層33的厚度。在一些實施例中，第一氮化物層31與第二氮化物層33包括相同的氮化物材料。在一些實施例中，氧化物層32包括氧化矽。在一些實施例中，第一氮化物層31或第二氮化物層33包括氮化矽。
多晶矽層41可設置在基底11上方並且圍繞位元線結構20。在一些實施例中，多晶矽層41設置在相鄰的位元線結構20之間。在一些實施例中，多晶矽層41圍繞位元線結構20。在一些實施例中，第一位元線結構BL1的下部209(或圓柱部209)從多晶矽層41的上表面414突伸。在一些實施例中，間隙子30從多晶矽層41的上表面414突伸。換言之，間隙子30的上表面304在多晶矽層41的上表面414的上方。在一些實施例中，多晶矽層41的上表面414位在導電層22上。多晶矽層41可用作與基底11中之其他電子部件、裝置或元件形成電性連接的一接觸點。在一些實施例中，多晶矽層41可包括彼此電性絕緣的多個部分(意即在第一位元線結構BL1與第二位元線結構BL2之間的多晶矽層41可為多個部分其中之一)，且多晶矽層41的不同部分可電性連接到基底11中的不同電子部件、器件或元件。
一個或多個著陸墊45可設置在多晶矽層41與位元線結構20上。在一些實施例中，著陸墊45包括一或多種金屬材料，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮化碳鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)、氮化矽鈦 (TiSiN)、其他適合的材料或其組合。在一些實施例中，每一個著陸墊45設置在多晶矽層41的一對應部分上。在一些實施例中，該等著陸墊45彼此電性絕緣。
圖2是流程示意圖，例示本揭露一些實施例之半導體結構的製備方法。製備方法S1包括多個步驟(S11、S12、S13、S14、S15、S16及S17)，並且描述與說明並不被視為對步驟順序的限制。在步驟S11中，提供一基板。在步驟S12中，一位元線結構形成在該基底上。在步驟S13中，形成一間隙子以圍繞該位元線結構。在步驟S14中，形成一多晶矽層以覆蓋該位元線結構與該間隙子。在步驟S15中，在該多晶矽層上執行一第一蝕刻操作以獲得該多晶矽層的一第一高度，其中，該第一高度小於該位元線結構的一高度或該間隙子的一高度。在操作S16中，在該間隙子的一第一部分上執行一第二蝕刻操作。在步驟S17中，在該多晶矽層上執行一第三次蝕刻操作以獲得該多晶矽層的一第二高度，其中該第二高度小於該第一高度。應當理解，製備方法S1的步驟可在各個方面的範圍內重新配置或以其他方式改良。在製備方法S1之前、之中以及之後可提供額外的製程，並且在此可能僅簡要描述一些其他製程。因此，在本文描述的各個方面的範圍內，其他實現是可能的。
圖3是頂視示意圖，例示本揭露一些實施例的半導體結構。在一些實施例中，多個位元線結構與多個字元線結構設置在基底11上。在一些實施例中，多個字元線跨經多個位元線結構而設置。在一些實施例中，多個位元線結構包括平行排列並在圖3之y軸方向上延伸的位元線結構BL1、BL2與BL3。在一些實施例中，多個字元線結構包括平行排列並在圖3之x軸方向上延伸的字元線結構WL1、WL2與WL3。
圖4到圖20是剖視示意圖，例示本揭露一些實施例在半導體結構的製備方法S1中沿著如圖3所示之剖線A-A'的各中間階段。圖20到圖29是剖視示意圖，例示本揭露一些實施例在半導體結構的製備方法S1中沿著如圖3所示之剖線B-B'的各中間階段。圖4到圖20以及圖21到圖30所示的各階段亦在圖1的製造程序中示意性地顯示。在後續的討論中，參考圖2 的處理步驟討論圖4到圖20以及圖21到圖30中所示的各製造階段。
請參考圖4，圖4是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在步驟S11中，提供、接收或形成基底11。在一些實施例中，基底11可具有一多層結構，或者基底11可包括一多層化合物半導體結構。在一些實施例中，基底11包括半導體元件、電子部件、電子元件或其組合。在一些實施例中，基底11包括電晶體或電晶體的功能單元。在一些實施例中，基底11包括主動元件、被動元件及/或導電元件。在一些實施例中，基底11類似於圖1所示的基底。可按照用於形成半導體基底的一傳統方法來形成基底11。
請參考圖5及圖6，圖5及圖6是依據本揭露之一些實施例在製備方法S1的不同階段沿剖線A-A'的剖視示意圖。在一些實施例中，步驟S12在步驟S11之後執行並且包括多個步驟。
請參考圖5，圖5是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在步驟S11之後，可以在基底11上形成多層。在一些實施例中，一第一介電層21、一導電層22以及一第二介電層23依序形成在基底11上。在一些實施例中，第二介電層23的一厚度大於導電層22的一厚度。在一些實施例中，導電層22的厚度大於第一介電層21的一厚度。
在一些實施例中，第一介電層21與第二介電層23中的每一個包括一種或多種介電材料。在一些實施例中，介電材料包括一聚合材料、一有機材料、一無機材料、一光阻材料或其組合。在一些實施例中，介電材料包括具有介電常數(k值)的一或多種低k值介電材料，其介電材料(k值)小於3.9。在一些實施例中，低k值介電材料包括摻氟二氧化矽、有機矽酸鹽玻璃(OSG)、摻碳氧化物(CDO)、多孔二氧化矽、旋塗有機聚合物介電質、旋塗矽基聚合物介電質、 或其組合。在一些實施例中，介電材料包括一或多種具有介電常數(k值)的高k值介電材料，其介電常數(k值)大於3.9。高k值介電材料可包括氧化鉿(HfO
2)、氧化鋯(ZrO
2)、氧化鑭(La
2O
3)、氧化釔(Y
2O
3)、氧化鋁(Al
2O
3)、氧化鈦(TiO
2)或其他適合的材料。其他適合的材料在本揭露的預期範圍內。在一些實施例中，介電材料包括氧化矽(SiO
x)、氮化矽(Si
xN
y)、氮氧化矽(SiON)、金屬氮化物或其組合。在一些實施例中，第一介電層21或第二介電層23包括氮化矽、金屬氮化物或其組合。在一些實施例中，第二介電層23包括與第一介電層21的材料相同的氮化物材料。在一些實施例中，第一介電層21或第二介電層23的製作技術包含毯覆式沉積。在一些實施例中，第一介電層21或第二介電層23的製作技術包含化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、低壓化學氣相沉積(LPCVD)、電漿增強 CVD(PECVD)或其組合。
在一些實施例中，導電層22包括鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru) 、其他適合的導電材料、上述金屬的氧化物或其組合。在一些實施例中，導電層22包括鎢。在一些實施例中，導電層22的製作技術包含CVD、PVD、一噴濺操作、一電鍍操作、一無電鍍覆操作或其組合。在一些實施例中，第一介電層21覆蓋整個基板11。在一些實施例中，導電層22覆蓋整個第一介電層21。在一些實施例中，第二介電層23覆蓋整個導電層22。
請參考圖6，圖6是本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在形成第一介電層21、導電層22以及第二介電層23之後，在第一介電層21、導電層22以及第二介電層23上進行圖案化操作以形成一或多個位元線結構20。在一些實施例中，位元線結構20包括一位元線結構BL1以及一位元線結構BL2。應當理解，位元線結構BL1與BL2僅用於說明的目的。圖案化操作可形成更多的位元線結構20，而位元線結構20的數量在此不做限制。
在一些實施例中，用於形成位元線結構BL1與BL2的圖案化操作可包括一或多個蝕刻操作。在一些實施例中，蝕刻操作包括濕蝕刻操作、乾蝕刻操作或其組合。在一些實施例中，蝕刻操作包括一選擇性濕蝕刻、一定向乾蝕刻、一離子束蝕刻、一反應性離子蝕刻或其組合。在一些實施例中，執行對第一介電層21、導電層22以及第二介電層23的材料具有一低選擇性的蝕刻操作，並藉由一次蝕刻同時圖案化第一介電層21、導電層22和第二介電層23。在一些實施例中，執行分別針對第一介電層21、導電層22以及第二介電層23的一系列蝕刻操作，且藉由不同的蝕刻操作而圖案化第一介電層21、導電層22和第二介電層23。在一些實施例中，執行對第二介電層23具有一高選擇性的一第一蝕刻操作，直到發生導電層22的一暴露為止。在一些實施例中，執行對導電層22具有一高選擇性的一第二蝕刻操作，直到發生第一介電層21的一暴露為止。在一些實施例中，執行對第一介電層21具有一高選擇性的一第三蝕刻操作，直到發生基底11的一暴露為止。
在一些實施例中，在圖案化操作之前形成一光阻層層(圖未示)。在一些實施例中，光阻層經配置以界定位元線結構BL1與BL2。在一些實施例中，在形成第二介電層23之後，依序進行預先清洗、光阻塗敷(形成光阻層)、曝光、顯影以及蝕刻以形成位元線結構BL1與BL2。在一些實施例中，當圖案化操作包括多個蝕刻操作時，可在所有蝕刻操作(例如第一蝕刻操作、第二蝕刻操作以及第三蝕刻操作)中使用相同的光阻層。在一些實施例中，移除光阻層以形成如圖6所示的中間結構。在一些實施例中，位元線結構BL1的一高度24實質上等於第一介電層21、導電層22以及第二介電層23的一總厚度，如圖5所示。在一些實施例中，位元線結構BL2的一高度大致上等於高度24。因此，元件編號24可表示位元線結構BL1與BL2兩者的高度。在一些實施例中，所有位元線結構20可具有相同的高度24，並且高度24可代表每一個位元線結構20的高度。在一些實施例中，位元線結構BL2的一寬度大致上等於位元線結構BL1的一寬度28。因此，元件編號28可表示位元線結構BL1與BL2兩者的寬度。在一些實施例中，所有位元線結構20可具有相同的寬度28，並且寬度28可代表每一個位元線結構20的寬度。在一些實施例中，位元線結構BL1的一上表面261與位元線結構BL2的一上表面262大致上對準或共面。在一些實施例中，上表面261與262一起界定位元線結構20的一上表面26。
請參考圖7及圖8，圖7及圖8是依據本揭露一些實施例在製備方法S1的不同階段沿剖線A-A'的剖視示意圖。在一些實施例中，步驟S13在步驟S12之後執行並且包括多個步驟。
請參考圖7，圖7是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在形成位元線結構BL1與BL2之後，一或多個共形層形成在位元線結構BL1與BL2以及基底11上。在一些實施例中，每一個共形層包括介電材料，並且兩個相鄰的共形層可包括不同的介電材料。在一些實施例中，介電材料包括具有一介電常數(k值)的一種或多種低k值介電材料，該介電常數(k值)小於3.9。在一些實施例中，低k值介電材料包括摻氟二氧化矽、有機矽酸鹽玻璃(OSG)、摻碳氧化物(CDO)、多孔二氧化矽、旋塗有機聚合物介電質、旋塗矽基聚合物介電質、或其組合。在一些實施例中，介電材料包括一或多種具有一介電常數(k值)的高k值介電材料，該介電常數(k值)大於3.9。高k值介電材料可包括氧化鉿(HfO
2)、氧化鋯(ZrO
2)、氧化鑭(La
2O
3)、氧化釔(Y
2O
3)、氧化鋁(Al
2O
3)、氧化鈦(TiO
2)或其他適合材料。其他適合的材料在本揭露的預期範圍內。
在一些實施例中，多個共形層包括一第一氮化物層31、一第二氮化物層33以及在第一氮化物層31與第二氮化物層33之間的一氧化物層32，如圖7所示。在一些實施例中，第一氮化物層31、氧化物層32以及第二氮化物層33中之每一個的輪廓與位元線結構BL1、BL2以及基底11的輪廓呈共形。在一些實施例中，第一氮化物層31、氧化物層32以及第二氮化物層33各自的製作技術包含化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、低溫-壓力化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)或其組合。在一些實施例中，第一氮化物層31、氧化物層32與第二氮化物層33中的每一個的製作技術包含一共形沉積。在一些實施例中，第一氮化物層31的一厚度大致上等於第二氮化物層33的一厚度。在一些實施例中，氧化層32的一厚度小於第一氮化層31或第二氮化層33的厚度。在一些實施例中，第一氮化物層31與第二氮化物層33包括一相同的氮化物材料。在一些實施例中，氧化物層32包括氧化矽。在一些實施例中，第一氮化物層31或第二氮化物層33包括氮化矽。
請參考圖8，圖8是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在形成共形層(例如第一氮化物層31、氧化物層32與第二氮化物層33)之後，移除共形層的水平部分以形成圍繞每個位元線結構(例如位元線結構BL1和BL2)的多個間隙子30。在一些實施例中，共形層之水平部分的移除包括一濕蝕刻操作、一干蝕刻操作或其組合，以形成間隙子30。在一些實施例中，共形層之水平部分的移除包括一選擇性濕蝕刻、一定向乾蝕刻、一離子束蝕刻、一反應性離子蝕刻或其組合。
在一些實施例中，藉由一次蝕刻操作同時移除第二氮化物層33的水平部分、氧化物層32的水平部分以及第一氮化物層31的水平部分。在一些實施例中，藉由單獨的蝕刻操作而移除第二氮化物層33的水平部分、氧化物層32的水平部分以及第一氮化物層31的水平部分。藉由多次蝕刻移除第二氮化層33、氧化層32以及第一氮化層31的水平部分可類似於形成位元線結構BL1和BL2的多次蝕刻，在文中省略其重複描述。在一些實施例中，間隙子30圍繞位元線結構BL1與BL2的側壁263，如圖8所示。在一些實施例中，位元線結構BL1的上表面261或位元線結構BL2的上表面262經由對應的間隙子30而暴露。在一些實施例中，間隙子30的一高度39大致上等於位元線結構BL1與BL2的高度24。
請參考圖9，圖9是依據本揭露一些實施例在製備方法S1之一階段沿剖線A-A'的剖視示意圖。在形成間隙子30之後，在步驟S14中形成一多晶矽層41。在一些實施例中，多晶矽層41的製作技術包含毯覆式沉積。在一些實施例中，毯覆式沉積包括一化學氣相沉積(CVD)、一物理氣相沉積(PVD)、一原子層沉積(ALD)、一低壓化學氣相沉積(LPCVD)、一電漿增強CVD(PECVD)，或其組合。在一些實施例中，多晶矽層41覆蓋位元線結構BL1與BL2的上表面261與262。在一些實施例中，圖9所示之多晶矽層41的高度包括顯著大於位元線結構BL1或BL2之高度24的一高度。
請參考圖10，圖10是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在沉積多晶矽層41之後，在多晶矽層41上方形成一犧牲層42。在一些實施例中，犧牲層42至少覆蓋多晶矽層41的一上表面419。應當理解，圖10僅顯示多晶矽層41的一部分，多晶矽層41的上表面419可以不是一平面。犧牲層42經配置以提供一平面以用於在後續製程中進行的蝕刻或拋光操作，以提供一更好的平坦化結果。在一些實施例中，犧牲層42具有一上表面421，上表面421為一平面。犧牲層42是為了補償多晶矽層41之上表面419的不平坦部分。在一些實施例中，犧牲層41包括一介電材料、一抗反射塗層材料、一含氧化物材料或其他適合的材料。在一些實施例中，犧牲層42包括矽酸鹽玻璃、氧化矽、氧化矽烷或其組合。在一些實施例中，犧牲層42包括硼磷矽酸鹽玻璃(BPSG)。在一些實施例中，犧牲層42包括不同於位元線結構BL1、BL2之第二介電層23的一介電材料。在一些實施例中，犧牲層42包括不同於間隙子30之二氮化物層33的一介電材料。在一些實施例中，犧牲層42包括矽。
請參考圖11，圖11是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在形成犧牲層42之後，在犧牲層42與多晶矽層41上執行一平坦化。在一些實施例中，平坦化包括離子束蝕刻、定向乾蝕刻、反應性離子蝕刻、溶液濕蝕刻、化學機械研磨(CMP)或其組合。在一些實施例中，平坦化對犧牲層42的材料具有一高選擇性。在一些實施例中，平坦化對多晶矽層41的材料具有一高選擇性。在一些實施例中，平坦化對第二介電層23的材料及/或間隙子30的材料具有一低選擇性。在一些實施例中，平坦化在位元線結構BL1與BL2的上表面261與262的一暴露處停止。在一些實施例中，多晶矽層41的上表面418與位元線結構BL1、BL2的上表頂面261、262大致呈共面。
請參考圖12，圖12是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在步驟S15中，在多晶矽層41上執行一第一蝕刻操作61。在一些實施例中，在第一蝕刻操作61之後獲得多晶矽層41的一第一高度411，其中第一高度411小於位元線結構20的高度24或間隙子30的高度39。在一些實施例中，每個位元線結構20的一第一部分201在第一蝕刻操作61之後從多晶矽層41突伸並經由多晶矽層41而暴露。在一些實施例中，在第一蝕刻操作61之後，圍繞位元線結構20之對應第一部分201的每一個間隙子30的第一部分301則從多晶矽層41突伸並經由多晶矽層41而暴露。應當理解，位元線結構BL1與BL2的處理可以同時進行，位元線結構BL1與BL2的配置變化可相似或相同。因此，為了便於說明，下圖對製備方法S1的操作的描述僅集中在位元線結構BL1上。為簡潔起見，此處省略位元線結構BL2的操作細節。然而，此省略並不意旨在限制本揭露。
第一蝕刻操作61可以針對多晶矽層41。在一些實施例中，第一蝕刻操作61包括對矽或對多晶矽層41之材料的一高選擇性。在一些實施例中，第一蝕刻操作61包括對氮化物或對第二介電層23之材料的一低選擇性。在一些實施例中，第一蝕刻操作61包括對氮化物與氧化物或對間隙子30之材料的一低選擇性。在一些實施例中，位元線結構BL1的第一部分201在第一蝕刻操作61之後設置在多晶矽層41上。在一些實施例中，間隙子30的第一部分301在第一蝕刻操作61之後設置在多晶矽層41上。在一些實施例中，第一蝕刻操作61是一時間模式蝕刻操作。在一些實施例中，第一蝕刻操作61的持續時間在1到20秒的範圍內。在一些實施例中，第一蝕刻操作61的持續時間在3到10秒的範圍內。
請參考圖13，圖13是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在步驟S16中，在間隙子30的第一部分301上執行第二蝕刻操作62，如圖6所示。在一些實施例中，藉由第二蝕刻操作62而移除間隙子30的第一部分301。在一些實施例中，位元線結構BL1之第一部分201的各側壁在第二蝕刻操作62之後而暴露。在一些實施例中，控制第二蝕刻操作62以僅移除間隙子30的第一部分301。換言之，位元線結構BL1的一高度在第二蝕刻操作62期間保持一致。在一些實施例中，位元線結構BL1在第二蝕刻操作62之後的高度大致上等於高度24，如圖12所示。在一些實施例中，位元線結構BL1之第一部分201的一寬度81大致上等於圖6所示之位元線結構BL1的寬度28。在一些實施例中，藉由第二蝕刻操作62而移除位元線結構BL1之第一部分201的一小部分。在一些實施例中，位元線結構BL1之第一部分201的寬度81略小於圖6所示之位元線結構BL1的寬度28。
在一些實施例中，對氮化物之第二蝕刻操作62的蝕刻率小於每秒1奈米(nm/s)。在一些實施例中，第二蝕刻操作62的蝕刻氣體包括三氟甲烷(CHF
3)、氧化物(O
2)或其組合。在一些實施例中，第一蝕刻操作61的蝕刻率大於第二蝕刻操作62的蝕刻率。在一些實施例中，第二蝕刻操作62是一時間模式蝕刻操作。在一些實施例中，第二蝕刻操作62的持續時間在1到20秒的範圍內。在一些實施例中，第二蝕刻操作62的持續時間在3到10秒的範圍內。
請參考圖14，圖14是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在步驟S17中，對圖13所示的多晶矽層41進行一第三蝕刻操作63以獲得多晶矽層41的一第二高度412，其中第二高度412小於第一高度411。在一些實施例中，位元線結構BL1的第二部分202在第三蝕刻操作63之後從多晶矽層41突伸並經由多晶矽層41而暴露。在一些實施例中，位元線結構BL1的第二部分202設置在第一部分201下以及在多晶矽層41上。在一些實施例中，在第三蝕刻操作63之後，圍繞位元線結構BL1之第二部分202的間隙子30的第二部分302則從多晶矽層41突伸並經由多晶矽層而暴露。在一些實施例中，間隙子30的第二部分302設置在第一部分301下以及在多晶矽層41上。
第三蝕刻操作63可類似於第一蝕刻操作61。在一些實施例中，第三蝕刻操作63包括對矽或對多晶矽層41之材料的一高選擇性。在一些實施例中，第三蝕刻操作63包括對氮化物或對第二介電層23之材料的一低選擇性。在一些實施例中，第三蝕刻操作63包括對氮化物與氧化物或對間隙子30之材料的一低選擇性。在一些實施例中，第三蝕刻操作63是一時間模式蝕刻操作。在一些實施例中，第三蝕刻操作63的持續時間在1到20秒的範圍內。在一些實施例中，第三蝕刻操作63的持續時間在3到10秒的範圍內。在一些實施例中，第三蝕刻操作63的持續時間大致上等於第一蝕刻操作61的持續時間，因此，藉由第一蝕刻操作61與第三蝕刻操作63減少的多晶矽層41的高度大致上相等。換言之，圖12所示之高度24與高度411的差則與圖12所示之高度411與412的差大致相等。
請參考圖15，圖15是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在步驟S17之後，製備方法S1還可包括一第四蝕刻操作64。第四蝕刻操作64可在位元線結構20與間隙子30上執行或以位元線結構20與間隙子30為目標。在一些實施例中，第一部分201的寬度從圖14所示的寬度81縮減到如圖15所示的一寬度811，其中寬度811小於寬度81。在一些實施例中，藉由第四蝕刻操作64而移除圖14中之間隙子30的第二部分302。在一些實施例中，位元線結構BL1之第二部分202的各側壁在第四蝕刻操作64之後而暴露。
第四蝕刻操作64可類似於第二蝕刻操作62。在一些實施例中，控制第四蝕刻操作64以僅移除位元線結構BL1的第二部分202與間隙子30之第二部分302的各橫向部分。換言之，位元線結構BL1的高度在第四蝕刻操作64期間保持一致。在一些實施例中，位元線結構BL1在第四蝕刻操作64之後的高度大致上等於高度24，如圖14所示。在一些實施例中，位元線結構BL1之第二部分202的一寬度82大致上等於圖6所示之位元線結構BL1的寬度28。在一些實施例中，第四蝕刻操作64移除位元線結構BL1之第二部分202的一小部分。在一些實施例中，位元線結構BL1之第二部分202的寬度82略小於圖6所示之位元線結構BL1的寬度28。在一些實施例中，寬度82大於寬度811。在一些實施例中，氮化物上之第四蝕刻操作64的蝕刻率小於每秒1奈米(nm/s)。在一些實施例中，第四蝕刻操作64的蝕刻氣體包括三氟甲烷(CHF
3)、氧化物(O
2)或其組合。在一些實施例中，第四蝕刻操作64是一時間模式蝕刻操作。在一些實施例中，第四蝕刻操作64的持續時間在1到20秒的範圍內。在一些實施例中，第四蝕刻操作64的持續時間在3到10秒的範圍內。在一些實施例中，第四蝕刻操作64的持續時間大致上等於第二蝕刻操作62的持續時間。
請參考圖16，圖16是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在第四蝕刻操作64之後，製備方法S1還包括一第五蝕刻操作65。可對圖16所示的多晶矽層41進行第五蝕刻操作65以獲得多晶矽層41的一第三高度413，其中第三高度413小於第二高度412。在一些實施例中，位元線結構BL1的第三部分203在第五蝕刻操作65之後從多晶矽層41突伸並經由多晶矽層41而暴露。在一些實施例中，位元線結構BL1的第三部分203設置在第二部分202下以及在多晶矽層41上。在一些實施例中，在第五蝕刻操作65之後，圍繞位元線結構BL1之第三部分203的間隙子30的第三部分303則從多晶矽層41突伸並經由多晶矽層41而暴露。在一些實施例中，間隙子30的第三部分303設置在第二部分302下以及在多晶矽層41上。
第五蝕刻操作65可類似於第三蝕刻操作63及/或第一蝕刻操作61。在一些實施例中，第五蝕刻操作65包括對矽或對多晶矽層41之材料的一高選擇性。在一些實施例中，第五蝕刻操作65包括對氮化物或對第二介電層23之材料的一低選擇性。在一些實施例中，第五蝕刻操作65包括對氮化物與氧化物或對間隙子30之材料的一低選擇性。
在一些實施例中，第五蝕刻操作65是一時間模式蝕刻操作。在一些實施例中，第五蝕刻操作65的持續時間在1到20秒的範圍內。在一些實施例中，第五蝕刻操作65的持續時間在3到10秒的範圍內。在一些實施例中，第五蝕刻操作65的持續時間大致上等於第三蝕刻操作63的持續時間，因此第五次蝕刻操作65與第三次蝕刻操作63對多晶矽層41的高度降低大致上相等。換言之，圖13及圖14所示的高度411與412之間的差大致上等於圖15及圖16所示的高度412與413之間的差。在一些實施例中，第五蝕刻操作65的持續時間顯著大於第三蝕刻操作63的持續時間，因此，藉由第五次蝕刻操作65對多晶矽層41的高度降低明顯大於藉由第三次蝕刻操作63對多晶矽層41的高度降低。
在第五蝕刻操作65之後，多晶矽層41可至少水平地圍繞或重疊整個導電層22。在一些實施例中，在第五次蝕刻操作65之後，多晶矽層41稱為一多晶矽接觸點41。在一些實施例中，在第五蝕刻操作65之後形成之多晶矽層41的上表面414與位元線結構BL1之導電層22的上表面221大致對齊或在其上方。在一些實施例中，多晶矽層41的高度413大致上大於或等於導電層22的上表面221與基板11之間的一距離222。因此，位元線結構BL1之一上部207的一階梯配置形成在間隙子30的第三部分303上方。在一些實施例中，上部207包括第一部分201以及第二部分202。在一些實施例中，上部207從下部209朝向位元線結構BL1的上表面261逐漸變細。在一些實施例中，位元線結構BL1的下部209被間隙子30所圍繞並且保持呈一圓柱形配置。在一些實施例中，寬度811大致上大於12nm。
請參閱圖17，圖17是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在第五蝕刻操作65之後，製備方法S1還包括形成一金屬層43在多晶矽層41與位元線結構20上。在一些實施例中，金屬層43包括鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、鈦鋁 (TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮化碳鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru) 、氮化鈦矽 (TiSiN)、其他適合的材料或其組合。在一些實施例中，金屬層43包括鎢、銅或其組合。在一些實施例中，金屬層43的製作技術包含CVD、PVD、LPCVD、PECVD、一噴濺操作、一電鍍或其組合。在一些實施例中，金屬層43至少覆蓋位元線結構20的上表面26。應當理解，圖17僅顯示金屬層43的一部分，金屬層43的上表面431可以不是一平面。
請參考圖18，圖18是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在形成金屬層43之後，製備方法S1還可以包括一平坦化66。在一些實施例中，平坦化66包括離子束蝕刻、定向乾蝕刻、反應性離子蝕刻、溶液濕蝕刻、CMP或其組合。在一些實施例中，平坦化66包括一研磨操作(例如CMP操作)。在一些實施例中，金屬層43的上表面432在平坦化66之後所形成。在一些實施例中，上表面432是一平面，設置在低於圖17中所示之上表面431的一高度處。
請參考圖19，圖19是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在平坦化66之後，製備方法S1還可包括一蝕刻操作67。在一些實施例中，在金屬層43上執行蝕刻操作67並以金屬層43為目標。在一些實施例中，多個開口71形成在金屬層43上，藉此界定多個著陸墊45。在一些實施例中，亦藉由蝕刻操作67而移除位元線結構20的一些部分以及間隙子30的一些部分。在一些實施例中，藉由蝕刻操作67而移除與位元線結構BL2相鄰之位元線結構BL1的一右邊角落部分。在一些實施例中，藉由蝕刻操作67而移除與位元線結構BL2相鄰之間隙子30的一頂部。在一些實施例中，在開口71中暴露間隙子30。在一替代實施例中，蝕刻操作67僅移除金屬層43的一些部分。在一些實施例中，位元線結構20與間隙子30的配置在蝕刻操作67之前、期間以及之後保持相同。在一些實施例中，位元線結構BL1與間隙子30暴露在開口71中並且其部分設置在開口71中。
請參考圖20，圖20是依據本揭露一些實施例在製備方法S1的一階段沿剖線A-A'的剖視示意圖。在蝕刻操作67之後，製備方法S1還可包括一蝕刻操作68。在一些實施例中，蝕刻操作68經配置以移除圖19所示的氧化物層32。在一些實施例中，藉此形成一氣隙34來代替所移除的氧化物層32。在一些實施例中，蝕刻操作68包括蒸氣蝕刻、一溶液濕蝕刻或其組合。在一些實施例中，氣相氟化氫(HF)用於移除氧化物層32。藉此形成類似於圖1所示的一半導體結構。
請參考圖21，圖21是依據本揭露一些實施例在製備方法S1的一階段沿圖3中剖線B-B'的剖視示意圖。在操作S11之後，製備方法S1還可包括形成多個字元線結構50。在一些實施例中，字元線結構50包括一字元線結構WL1以及一字元線結構WL2。在一些實施例中，字元線結構WL1與WL2形成在基底11上，如圖21所示。在一些實施例中，字元線結構WL1、WL2與形成位元線結構20同時、之前或之後形成，如圖5及圖6所示。字元線結構WL1、WL2的形成可與位元線結構20的形成類似，在本文中不再贅述。在一些實施例中，字元線結構(例如WL1與WL2)在一頂視圖中的一x軸方向上延伸，該x軸方向大致上垂直於如圖3所示之位元線結構20的延伸方向(意即在頂視圖中所視的一y軸方向)。在一些實施例中，字元線結構WL1、WL2與位元線結構20電性絕緣。
每一個字元線結構50的一詳細配置可依據不同的應用而進行調整，在此不做限制。在一些實施例中，字元線結構50包括與位元線結構20之第二介電層23相同的一材料。在一些實施例中，每一個字元線結構50具有一寬度251以及一高度25。
請參考圖22，圖22是依據本揭露一些實施例在圖9所示的製備方法S1的一階段沿圖3所示的剖線B-B'的剖視示意圖。在一些實施例中，在字元線結構WL1與WL2周圍沒有形成間隙子。在一些實施例中，字元線結構WL1與WL2在如圖7及圖8所示的操作期間被一硬層所覆蓋。在一些實施例中，多晶矽層41覆蓋整個字元線結構WL1與WL2。在一些實施例中，多晶矽層41的上表面419位於字元線結構WL1的一上表面271以及字元線結構WL2的一上表面272上。
請參考圖23，圖23是依據本揭露一些實施例在圖10的製備方法S1的一階段沿圖3中剖線B-B'的剖視示意圖。在一些實施例中，犧牲層42設置在字元線結構WL1與WL2上。在一些實施例中，犧牲層42覆蓋整個字元線結構WL1與WL2。
請參考圖24，圖24是依據本揭露一些實施例在圖11所示的製備方法S1的一階段沿圖3所示的剖線B-B'的剖視示意圖。在一些實施例中，字元線結構WL1與WL2的上表面271與272經由多晶矽層41而暴露。在一些實施例中，字元線結構WL1與WL2的上表面271與272大致上與多晶矽層41的上表面418呈共面。
請參考圖25，圖25是依據本揭露一些實施例在圖12所示的製備方法S1的一階段沿圖3所示剖線B-B'的剖視示意圖。應當理解，字元線結構WL1與WL2的處理可同時進行，字元線結構WL1與WL2的配置變化可相似或相同。因此，為了說明的目的，製備方法S1的操作描述僅集中在以下說明中的字緣線結構WL1上。為簡潔起見，本文中省略字元線結構WL2的操作細節。
在一些實施例中，字元線結構WL1的一第一部分501包括與位元線結構20之第二介電層23相同的一材料。在一些實施例中，每一個字元線結構50的第一部分501在第一蝕刻操作61之後從多晶矽層41突伸並經由多晶矽層41而暴露。在一些實施例中，字元線結構WL1的第一部分501在第一蝕刻操作61之後設置在多晶矽層41上。在一些實施例中，字元線結構WL1之第一部分501的一寬度83大致上等於圖21所示之字元線結構WL1的寬度251。在一些實施例中，多晶矽層41的第一高度411小於字元線結構WL1的高度25。
請參考圖26，圖26是依據本揭露一些實施例在圖13所示的製備方法S1的一階段沿圖3所示剖線B-B'的剖視示意圖。在一些實施例中，在字元線結構WL1的第一部分501上執行第二蝕刻操作62。在一些實施例中，第一部分501的一寬度在第二蝕刻操作62期間縮減。在一些實施例中，獲得第一部分501的一寬度831，而寬度831藉由第二蝕刻操作62而從寬度83縮減。
請參考圖27，圖27是依據本揭露一些實施例在圖14所示的製備方法S1的一階段沿圖3所示剖線B-B'的剖視示意圖。在一些實施例中，字元線結構WL1的第二部分502在第三蝕刻操作63之後從多晶矽層41突伸並經多晶矽層41而暴露。在一些實施例中，字元線結構WL1的第二部分502設置在第一部分501下以及在多晶矽層41上。在一些實施例中，第二部分502具有一寬度84，其大致上等於圖1所示的字元線結構WL1的寬度251。
參考圖28，圖28是依據本揭露一些實施例在圖15所示的製備方法S1的一階段沿圖3所示剖線B-B'的截面示意圖。在一些實施例中，在字元線結構WL1的第一部分501與第二部分502上執行第四蝕刻操作64。在一些實施例中，第一部分501的一寬度以及第二部分502的一寬度在第四蝕刻操作64期間縮減。在一些實施例中，獲得第一部分501的一寬度832，而寬度832從寬度831藉由第四蝕刻操作64而縮減。在一些實施例中，獲得第二部分502的一寬度841，其從寬度84藉由第四蝕刻操作64而縮減。在一些實施例中，寬度841大於寬度832。
請參考圖29，圖29是依據本揭露一些實施例在圖16所示的製備方法S1的一階段沿圖3所示剖線B-B'的剖視示意圖。在一些實施例中，字元線結構WL1的第三部分503在第五蝕刻操作65之後從多晶矽層41突伸並經由多晶矽層41而暴露。在一些實施例中，字元線結構WL1的第三部分503設置在第二部分502下以及在多晶矽層41上。在一些實施例中，第三部分503具有一寬度85，其大致上等於圖21所示之字元線結構WL1的寬度251。因此，字元線結構WL1的一上部507的一階梯配置形成在多晶矽層41上。在一些實施例中，上部507包括第一部分501、第二部分502以及第三部分503。在一些實施例中，上部507從一下部509朝向字元線結構WL1的上表面271逐漸變細。在一些實施例中，字元線結構WL1的下部509被多晶矽層41所圍繞並保持一圓柱形配置。在一些實施例中，寬度832大致上等於或大於12nm。在一些實施例中，當字元線結構WL1的寬度251與位元線結構BL1的寬度28大致相等時，字元線結構WL1之第一部分501的寬度832小於圖16所示之位元線結構BL1的第一部分201的寬度811，因為在字元線結構WL1周圍沒有形成間隙子。在一些實施例中，字元線結構WL1的高度25從第一蝕刻操作61之前直到第五蝕刻操作65之後保持大致一致。
請參考圖30，圖30是依據本揭露一些實施例在如圖17及圖18所示的製備方法S1的一階段沿圖3所示剖線B-B'的剖視示意圖。在一些實施例中，金屬層43的上表面432位於字元線結構WL1與和WL2的上表面271與272上。圖19所示的操作或傳統方法的操作可應用於圖30所示的結構，這裡省略對這種處理的詳細描述。
因此，本揭露提供一種新穎的位元線結構及其製備方法。本揭露的位元線結構具有一錐形配置或一階梯配置，其與一相鄰著陸墊的輪廓大致呈共形。本揭露的位元線結構沒有一尖銳角落，可避免電性斷開連接。此外，位元線結構之錐形部分(或階梯部分)的一頂部不會過細(或過尖)，因此可防止後續處理對位元線結構的損壞。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一基底；一位元線結構，設置在該基底上，其中該位元線結構包括一圓柱部以及一階梯部，該階梯部在該圓柱部上；一多晶矽層，設置在該基底上並圍繞該位元線結構；以及一著陸墊，設置在該多晶矽層與該階梯部上。
本揭露之另一實施例提供一種半導體結構。該半導體結構包括一基底；一位元線結構，設置在該基底上且在一第一方向延伸；以及一多晶矽層，圍繞該位元線結構的一下部設置，其中該位元線結構的一上部從該下部朝向該位元線結構的一上表面而逐漸變細。
本揭露之再另一實施例提供一種半導體結構的製備方法。該製備方法包括提供一基底；形成一位元線結構在該基底上；形成一間隙子以圍繞該位元線結構；形成一多晶矽層以覆蓋該位元線結構與該間隙子；在該多晶矽層上執行一第一蝕刻操作以獲得該多晶矽層的一第一高度，其中該第一高度小於該位元線結構的一高度或是該間隙子的一高度；在該間隙子的一第一部分上執行一第二蝕刻操作；以及在該多晶矽層上執行一第三蝕刻操作以獲得該多晶矽層的一第二高度，其中該第二高度小於該第一高度。
綜上所述，本申請揭露一種半導體結構的製造方法及其半導體結構。在多晶矽層與位元線結構上提供多次蝕刻操作以產生位元線結構的一階梯配置或一錐形配置。位元線結構之階梯部分的存在為後續製程中的一著陸墊的形成提供更大的一製程視窗，因此可提供一更好的產品良率。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
11:基底
20:位元線結構
21:第一介電層
22:導電層
23:第二介電層
24:高度
25:高度
26:上表面
28:寬度
30:間隙子
31:第一氮化物層
32:氧化物層
33:第二氮化物層
34:氣隙
39:高度
41:多晶矽層
42:犧牲層
43:金屬層
45:著陸墊
50:字元線結構
61:第一蝕刻操作
62:第二蝕刻操作
63:第三蝕刻操作
64:第四蝕刻操作
65:第五蝕刻操作
66:平坦化
67:蝕刻操作
68:蝕刻操作
71:開口
81:寬度
82:寬度
83:寬度
84:寬度
85:寬度
201:第一部分
202:第二部分
203:第三部分
207:上部(階梯部)
209:下部(圓柱部)
221:上表面
222:距離
251:寬度
261:上表面
262:上表面
263:側壁
271:上表面
272:上表面
301:第一部分
302:第二部分
303:第三部分
411:高度
412:高度
413:高度
414:上表面
418:上表面
419:上表面
421:上表面
432:上表面
501:第一部分
502:第二部分
503:第三部分
507:上部
509:下部
811:寬度
831:寬度
832:寬度
841:寬度
BL1:位元線結構
BL2:位元線結構
BL2:位元線結構
S1:製備方法
S11:步驟
S12:步驟
S13:步驟
S14:步驟
S15:步驟
S16:步驟
S17:步驟
WL1:字元線結構
WL2:字元線結構
WL3:字元線結構
藉由參考詳細描述以及申請專利範圍可獲得對本揭露之更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，圖式的元件編號在整個描述中代表類似的元件。
圖1是剖視示意圖，例示本揭露一些實施例的半導體結構。
圖2是流程示意圖，例示本揭露一些實施例之半導體結構的製備方法。
圖3是頂視示意圖，例示本揭露一些實施例的半導體結構。
圖4到圖20是剖視示意圖，例示本揭露一些實施例在製備半導體結構中沿著如圖3所示之剖線A-A'的各中間階段。
圖21到圖30是剖視示意圖，例示本揭露一些實施例在製備半導體結構中沿著如圖3所示之剖線B-B'的各中間階段。
11:基底
20:位元線結構
21:第一介電層
22:導電層
23:第二介電層
30:間隙子
31:第一氮化物層
32:氧化物層
33:第二氮化物層
41:多晶矽層
45:著陸墊
71:開口
207:上部(階梯部)
209:下部(圓柱部)
261:上表面
263:側壁
414:上表面
BL1:位元線結構
BL2:位元線結構
Claims (19)
- 一種半導體結構，包括： 一基底； 一位元線結構，設置在該基底上，其中該位元線結構包括一圓柱部以及一階梯部，該階梯部在該圓柱部上； 一多晶矽層，設置在該基底上並圍繞該位元線結構；以及 一著陸墊，設置在該多晶矽層與該階梯部上。
- 如請求項1所述之半導體結構，其中該階梯部的一上表面是該位元線結構的一上表面。
- 如請求項1所述之半導體結構，其中該階梯部完全在該多晶矽層上。
- 如請求項1所述之半導體結構，還包括一間隙子，設置在該多晶矽層與該位元線結構之間，其中該間隙子圍繞該位元線結構的該圓柱部。
- 如請求項4所述之半導體結構，其中該間隙子是一多層結構，並包含氮化物與氧化物。
- 如請求項4所述之半導體結構，其中該間隙子覆蓋整個該位元線結構之該圓柱部。
- 如請求項4所述之半導體結構，其中該間隙子的一上表面位在該多晶矽層的一上表面上。
- 如請求項1所述之半導體結構，其中該階梯部沿著該位元線結構的一高度而具有不同寬度。
- 如請求項1所述之半導體結構，其中該位元線結構包括一導電層，位在該多晶矽層的一上表面下方。
- 一種半導體結構，包括： 一基底； 一位元線結構，設置在該基底上且在一第一方向延伸；以及 一多晶矽層，圍繞該位元線結構的一下部設置，其中該位元線結構的一上部從該下部朝向該位元線結構的一上表面而逐漸變細。
- 如請求項10所述之半導體結構，還包括一金屬層，設置在該多晶矽層上且部分覆蓋該位元線結構的該上部。
- 如請求項11所述之半導體結構，其中該金屬層包括一開口，該開口暴露該位元線結構之該上部的一部分。
- 如請求項10所述之半導體結構，還包括一字元線結構，設置在該基底上並在一第二方向延伸，而該第二方向不同於該第一方向。
- 如請求項13所述之半導體結構，其中該多晶矽層圍繞該字元線結構的一下部。
- 如請求項13所述之半導體結構，其中該字元線結構包括一上部，從該多晶矽層的該上表面逐漸變細。
- 如請求項10所述之半導體結構，還包括一間隙子，設置在該位元線結構的一側壁上並圍繞該位元線結構的該下部。
- 如請求項16所述之半導體結構，其中該間隙子從該多晶矽層突伸。
- 如請求項16所述之半導體結構，其中該間隙子的一部分經由設置在該位元線結構上的一金屬層而暴露。
- 如請求項10所述之半導體結構，其中該位元線結構的該下部從該多晶矽層的該上表面突伸。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/837,052 | 2022-06-10 | ||
| US17/837,052 US11882690B2 (en) | 2022-06-10 | 2022-06-10 | Semiconductor structure having tapered bit line |
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| US17/837,718 US11895829B2 (en) | 2022-06-10 | 2022-06-10 | Method of manufacturing semiconductor structure having tapered bit line |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202349564A true TW202349564A (zh) | 2023-12-16 |
Family
ID=90039205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111139661A TW202349564A (zh) | 2022-06-10 | 2022-10-19 | 具有錐形位元線的半導體結構 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TW202349564A (zh) |
-
2022
- 2022-10-19 TW TW111139661A patent/TW202349564A/zh unknown
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