TWI820691B - 半導體結構及其製造方法 - Google Patents

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Abstract

一種半導體結構包括一第一介電層、該第一介電層上方的一導電層及該導電層之一第一部分上方的一第一電極。該導電層之該第一部分的一第一厚度大於該導電層之並未在該第一電極下方之一第二部分的一第二厚度。

Description

半導體結構及其製造方法
本揭露關於一種半導體結構及其製造方法。
半導體結構用於大量電子裝置，諸如行動電話、膝上型電腦、桌上型電腦、平板電腦、腕表、遊戲系統以及各種其他工業、商業及消費型電子件中。半導體結構包括諸如電晶體之主動裝置及諸如電阻器及電容器的被動裝置。半導體結構之尺寸隨著半導體配置內之元件的密度已增大而減低。
根據本揭露的一些實施例，一種半導體結構包含：一第一介電層；該第一介電層上方的一導電層；及該導電層之一第一部分上方的一第一電極，其中該導電層之該第一部分的一第一厚度大於該導電層之並未在該第一電極下方之一第二部分的一第二厚度。
根據本揭露的一些實施例，一種用於製造半導體結構的方法包含以下步驟：形成包含一第一介電層之一接線及在該第一介電層上方的一導電層，其中該導電層在一第 一末端與一第二末端之間延伸；減小該導電層在該第一末端與該第二末端之間的一部分的一厚度；及在該導電層之該第一末端上方形成一第一電極，其中該導電層在該第一末端與該第二末端之間的該部分的一第一厚度小於在該第一電極下方的該導電層之該第一末端的一第二厚度。
根據本揭露的一些實施例，一種用於製造半導體結構的方法包含以下步驟：形成包含一第一介電層之一接線、該第一介電層上方的一導電層及在該導電層上方的一犧牲層，其中該導電層在一第一末端與一第二末端之間延伸；移除該導電層上方之該犧牲層的一部分以界定該犧牲層在該導電層之該第一末端上方的一第一末端部分及該犧牲層在該導電層之該第二末端上方的一第二末端部分；減小該導電層在該第一末端與該第二末端之間的一部分的一厚度；形成一第二介電層在該犧牲層之該第一末端部分與該犧牲層之該第二末端部分之間的該導電層之該部分上方；移除該犧牲層之該第一末端部分以界定暴露該導電層之該第一末端的一第一空腔；移除該犧牲層之該第二末端部分以界定暴露該導電層之該第二末端的一第二空腔；在該第一空腔中形成一第一電極；及在該第二空腔中形成一第二電極，其中在減小該導電層之該部分的該厚度之後，該導電層之該部分的一第一厚度小於該導電層之在該第一電極或該第二電極中之至少一者下方的一第二厚度。
100:半導體結構
105:淺溝槽隔離(STI)結構
110:半導體層
115:主動區
120:介面
125:介電層
130:導電層
130C:部分
130E:末端
130M:介電層
135:犧牲層
135E:末端部分
140:遮罩
142:帽層
145:接線
150:側壁間隔物
155:介電層
160:遮罩
165:空腔
170:介電層
175:電極
175C:電極空腔
180:電阻器
185:介電層
190:互連結構
190L:接線部分
190V:連通柱部分
T1:厚度
T2:厚度
T3:厚度
T4:厚度
本揭露之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。
第1圖至第11圖為根據一些實施例的各種製造階段之半導體結構的圖示。
第12圖至第16圖為根據一些實施例的各種製造階段之半導體結構的圖示。
第17圖至第21圖為根據一些實施例的各種製造階段之半導體結構的圖示。
以下揭示內容提供用於實施所提供標的物之不同特徵的許多不同實施例或實例。下文描述元件及配置之特定實例以簡化本揭露。當然，這些元件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
另外，空間相對術語，諸如「˙˙˙˙˙˙下面」、「下方」、「下部」、「˙˙˙˙˙˙上方」、「上部」及類似者本 文中可出於易於描述而使用以描述如諸圖中圖示的一個元素或特徵與另一(些)元素或特徵之關係。空間相對術語意欲涵蓋裝置之使用或操作中除了諸圖中描繪之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。
本申請案係關於一或多個半導體結構及/或用於製造一或多個半導體結構的一或多種方法。根據一些實施例，諸如包含一電阻器的半導體結構具有一第一介電層及該第一介電層上方的導電層。電極形成於導電層之第一部分上方。導電層之並未在電極下方的第二部分之厚度相較於導電層之在電極下方之第一部分的厚度經減小。導電層之第二部分的厚度藉由實施如本文中提供之不同技術來減小。在一些實施例中，諸如蝕刻製程之移除製程用以移除導電層之第二部分中的至少一些且藉此減小導電層之第二部分的厚度。在一些實施例中，諸如氧化製程之改質製程用以改質或轉換導電層之第二部分中的至少一些為不同材料且藉此減小導電層之第二部分的厚度。在一些實施例中，移除製程及改質製程兩者用以減小導電層之第二部分的厚度。
電阻器之電阻與導電層之長度成比例，且與導電層之厚度成反比。電阻器之電阻隨著導電層之長度增大及/或隨著導電層之厚度減低而增大，且電阻器之電阻隨著導電層之長度減低及/或隨著導電層之厚度增大而減低。減小導電層之厚度允許電阻器之電阻在不必增大導電層之長度的 情況下增大，及/或允許導電層之長度在不減低電阻器之電阻情況下減低。維持或減輕導電層之長度允許電阻器之佔地面積被維持或減小，同時亦增大或維持電阻器的電阻。具有較小或減小之佔地面積同時維持或增大電阻器的電阻為所要的以增大有價值半導體資產之單位面積的裝置之封裝密度。
第1圖至第11圖圖示根據一些實施例的各種製造階段之半導體結構100。第1圖至第11圖圖示根據一些實施例的用以減小導電層之厚度的諸如蝕刻製程之移除製程的實施。第1圖至第11圖包括在對應於電阻器之軸向長度之方向上截取的待形成於半導體結構100中之電阻器的軸向長度視圖及通過電阻器在對應於電阻器之寬度的方向上截取之寬度視圖。
參考第1圖，淺溝槽隔離(shallow trench isolation，STI)結構105形成於半導體層110中。在一些實施例中，半導體層110為包含以下各者中之至少一者的基板的部分：磊晶層，諸如但不限於Si、Ge、SiGe、InGaAs、GaAs、InSb、GaP、GaSb、InAlAs、GaSbP、GaAsSb及InP中之至少一者的單一晶態半導體材料，絕緣體上矽(silicon-on-insulator，SOI)結構、晶圓，或自晶圓形成的晶粒。在一些實施例中，半導體層110包含晶態矽或其他合適材料中的至少一者。半導體層110之其他結構及/或組態係在本揭露之範疇內。
在一些實施例中，STI結構105藉由在半導體層 上方形成至少一個遮罩層來形成。在一些實施例中，遮罩層包含半導體層110上方的氧化物材料層及氧化物材料層上方的氮化物材料層及/或一或多個其他合適層。遮罩層之層中的至少一些經移除以界定蝕刻遮罩用作垯本(template)以蝕刻半導體層110從而形成溝槽。介電材料形成於溝槽中以界定STI結構105。在一些實施例中，STI結構105包括多個層，諸如氧化物襯裡、形成於氧化物襯裡上方的氮化物襯裡、形成於氮化物襯裡上方的氧化物填充材料，及/或其他合適材料。
在一些實施例中，填充材料使用高密度(high density，HDP)電漿製程來形成。HDP製程使用前驅物氣體，該些前驅物氣體包含矽烷(SiH4)、氧、氬或其他合適氣體中的至少一者。HDP製程包括沈積元件，該沈積元件在界定溝槽之表面上形成材料；及濺射元件，該濺射元件移除或重新定位沈積材料。沈積與濺射比率取決於在沈積期間使用的氣體比率。根據一些實施例，氬氣與氧氣充當濺射源，且氣體比率的特定值基於溝槽之深寬比判定。在形成填充材料之後，退火製程經執行以使填充材料緻密。在一些實施例中，STI結構105產生壓縮應力，該壓縮應力用以壓縮主動區115。STI結構105之其他結構及/或組態係在本揭露之範疇內。
儘管半導體層110及STI結構105圖示為在介面120處具有共面上表面，在該介面120處，半導體層110抵接STI結構105，相對高度可發生變化。舉例而言， STI結構105可相對於半導體層110凹入，或半導體層110可相對於STI結構105凹入。介面120處之相對高度取決於用於形成STI結構105執行的製程，諸如沈積、平坦化、遮罩移除、表面處置或其他合適技術中的至少一者。
參看第2圖，根據一些實施例，複數個層形成於半導體層110上方。介電層125形成於STI結構105及半導體層110上方，導電層130形成於介電層125上方，犧牲層135形成於導電層130上方，且遮罩140形成於犧牲層135上方。介電層125、導電層130、犧牲層135或遮罩140中的至少一者藉由以下各者中之至少一者形成：原子層沈積(atomic level deposition，ALD)、物理氣相沈積(physical vapor deposition，PVD)、化學氣相沈積(chemical vapor deposition，CVD)、原子層CVD(atomic layer CVD，ALCVD)、低壓力CVD(low pressure CVD，LPCVD)、超真空CVD(ultrahigh vacuum CVD，UHVCVD)、減小壓力CVD(reduced pressure CVD，RPCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、旋轉塗佈、生長、熱蒸鍍、鍍敷或其他合適技術。
在一些實施例中，介電層125包含高k介電層。如本文中所使用，術語「高k介電質」指具有大於約3.9之介電常數k的材料，該介電常數k為SiO2的k值。高 k介電層之材料的實例包括以下各者中的至少一者：Al2O3、HfO2、ZrO2、La2O3、TiO2、SrTiO3、LaAlO3、Y2O3、Al2OxNy、HfOxNy、ZrOxNy、La2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON、SixNy、ZrO2/Al2O3/ZrO2、Al2O3/ZrO2/Al2O3、ZrO2/Al2O3/ZrO2/Al2O3、其矽酸鹽、其合金，或其他合適材料。x值自0.5至3獨立地發生變化，且y值自0至2獨立地發生變化。介電層125之其他結構及/或組態係在本揭露之範疇內。在一些實施例中，導電層130包含以下各者中的至少一者：TiN、Mo、Ru、Ir、Pt、PtSi、MoN、Al、W、HfN、WN、NiSix、ZrSi2、MoSi2、TaSi2、此類材料之組合，或其他合適材料。導電層130可包含複數個層。導電層130之其他結構及/或組態係在本揭露之範疇內。在一些實施例中，犧牲層135包含多晶矽及/或其他合適材料。犧牲材料135的其他結構及/或組態係在本揭露之範疇內。
根據一些實施例，遮罩140包含一起界定遮罩堆疊之複數個個別形成的層。在一些實施例中，遮罩140包含以下各者中的至少一者：硬式遮罩層、底部減反射塗層(bottom antireflective coating，BARC)層、有機平坦化層(organic planarization layer，OPL)或光阻劑層。硬式遮罩層由PVD、CVD、旋塗、生長或其他合適技術中的至少一者形成。在一些實施例中，硬式遮罩層包含矽(例如，多晶矽)、氧、氮或其他合適材料中的至少 一者。在一些實施例中，BARC層為使用旋轉塗佈製程塗覆的聚合物層。在一些實施例中，OPL包含使用旋轉塗佈製程塗覆的光敏有機聚合物。在一些實施例中，OPL包含介電層。在一些實施例中，光阻劑層由旋塗、噴霧塗佈或其他合適技術中的至少一者形成。光阻劑為負光阻劑或正光阻劑。關於負光阻劑，負光阻劑之區在由光源照射時變成不能溶解的，使得溶劑在後續顯影階段期間至負光阻劑的塗覆移除負光阻劑的非照射區。形成於負光阻劑中之圖案因此為由光源與負光阻劑之間諸如遮罩之垯本(template)之不透明區界定的圖案之負影像。在正光阻劑中，正光阻劑之照射區變得可溶解且在顯影期間經由塗覆溶劑來移除。因此，形成於正光阻劑中之圖案為光源與正光阻劑之間諸如遮罩之垯本(template)之不透明區的正影像。一或多個蝕刻劑具有選擇性，使得一或多個蝕刻劑以大於一或多個蝕刻劑移除或蝕刻掉光阻劑之速率的速率移除或蝕刻掉經暴露或未由光阻劑覆蓋的一或多個層。因此，光阻劑中之開口允許一或多種蝕刻劑在光阻劑下方在一或多個層中形成對應開口，且藉此將光阻劑中之圖案轉印至光阻劑下方的一或多個層。光阻劑在圖案轉印之後經剝離或洗掉。遮罩堆疊之層經圖案化以界定遮罩140。在一些實施例中，光阻劑層使用輻射源及主光罩暴露以界定光阻劑層中的圖案，且光阻劑層之部分經移除以界定圖案化光阻劑層。下伏OPL、BARC層及硬式遮罩層使用圖案化光阻劑層蝕刻為垯本(template)以形成遮罩140且暴 露犧牲層135的在遮罩140下方的部分。遮罩140之其他結構及/或組態係在本揭露之範疇內。
參看第3圖，根據一些實施例，介電層125、導電層130及犧牲層135使用遮罩140圖案化為移除垯本(template)以界定接線145。蝕刻製程使用遮罩140作為蝕刻垯本(template)執行以圖案化介電層125、導電層130及犧牲層135以界定接線145。在一些實施例中，蝕刻製程為電漿蝕刻製程、反應離子蝕刻(reactive ion etching，RIE)製程或其他合適技術中的至少一者。在一些實施例中，蝕刻製程之化學物質可自用於蝕刻犧牲層135之第一蝕刻化學物質改變至用於蝕刻導電層130的第二蝕刻化學物質至用於蝕刻介電層125的第三蝕刻化學物質。在一些實施例中，遮罩140保持於接線145上方且充當帽層142。
參看第4圖，根據一些實施例，側壁間隔物150相鄰於接線145形成。在一些實施例中，側壁間隔物150藉由以下操作形成：在接線145上方沈積保形間隔物層及執行各向異性蝕刻製程以移除定位於接線145、半導體層110及STI結構105之水平表面上的間隔物層之數個部分。側壁間隔物150可包含與帽層142相同的材料複合物。側壁間隔物150可包含氮、矽及/或其他合適材料。側壁間隔物150之其他結構及/或組態係在本揭露之範疇內。
參看第5圖，根據一些實施例，介電層155形成於帽層142、側壁間隔物150及STI結構105上方。在 一些實施例中，介電層155經平坦化以暴露帽層142。在一些實施例中，介電層155包含二氧化矽、低k材料或其他合適材料中的至少一者。在一些實施例中，介電層155包含一或多個低k介電材料層。低k介電材料具有低於約3.9的k值(介電常數)。一些低k介電材料具有低於約3.5之k值，且可具有低於約2.5的k值。用於介電層155之材料包含以下各者中的至少一者：Si、O、C、H、SiCOH、SiOC、氮、聚合物、含碳材料、有機矽酸鹽玻璃、含成孔劑材料，或其他合適材料。介電層155使用以下各者形成：CVD、LPCVD、PECVD、UHVCVD、RPCVD、ALD、物理氣相沈積、脈衝式雷射沈積、濺射、蒸鍍沈積、VPE、MBE、LPE、旋塗、生長，及/或其他合適技術。介電層155之其他結構及/或組態係在本揭露之範疇內。
參看第6圖，根據一些實施例，遮罩160形成於接線145之數個末端及帽層142之數個部分上方，且犧牲層135經移除以界定空腔165。空腔165由犧牲層135之末端部分135E限界。在一些實施例中，遮罩160使用硬式遮罩層、BARC層、OPL或包含材料且如本文所描述形成的光阻劑層中的至少一者形成。至少一個蝕刻製程使用遮罩160作為蝕刻垯本(template)執行以移除帽層142及犧牲層135的尚未由遮罩160覆蓋的部分以界定空腔165。遮罩160之其他結構及組態係在本揭露之範疇內。
參看第7圖，根據一些實施例，導電層130在導 電層130之末端130E之間的部分經移除以界定部分130C。部分130C具有小於末端130E之厚度T2的厚度T1。導電層130之部分可藉由提供蝕刻製程之過度蝕刻時間週期以移除第6圖中之犧牲層135或藉由提供不同蝕刻化學物質用於第二蝕刻製程來移除。
參看第8圖，根據一些實施例，介電層170形成於空腔165及帽層142中，側壁間隔物150之數個部分及介電層155的部分經移除。介電層170形成於空腔165中且帽層142及介電層155上方。在一些實施例中，介電層170包含二氧化矽、低k材料或其他合適材料中的至少一者。介電層170使用以下各者形成：CVD、LPCVD、PECVD、UHVCVD、RPCVD、ALD、物理氣相沈積、脈衝式雷射沈積、濺射、蒸鍍沈積、VPE、MBE、LPE、旋塗、生長，及/或其他合適技術。諸如化學機械平坦化(chemical mechanical planarization，CMP)之平坦化製程經執行以移除介電層170在帽層142及介電層155上方的部分以移除帽層142且減小側壁間隔物150的高度。移除帽層142暴露犧牲層135。介電層170之其他結構及/或組態係在本揭露之範疇內。
參看第9圖，根據一些實施例，犧牲層135之末端部分135E經移除以界定電極空腔175C。蝕刻製程經執行以移除犧牲層135之末端部分135E。在一些實施例中，蝕刻製程對於犧牲層135的材料為選擇性的。
參看第10圖，根據一些實施例，電極175形成 於電極空腔175C上方。在一些實施例中，電極175包含金屬閘極堆疊中的任何數目個合適層。在一些實施例中，金屬閘極堆疊包含功函數材料(work function material，WFM)層。實例p型功函數金屬包括Mo、Ru、Ir、Pt、PtSi、MoN、TiN、Al、W、HfN、WN、NiSix、ZrSi2、MoSi2，及/或TaSi2。至少一些p型功函數材料具有大於約4.5的功函數。實例n型功函數金屬包括Ti、Al、Ta、ZrSi2、Ag、TaN、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、TaSix、Mn，及/或Zr。至少一些n型功函數材料具有小於約4.5的功函數。WFM層可包含複數個層。在一些實施例中，阻障層在形成WFM層之前形成。WFM層由CVD、PVD、鍍敷或其他合適技術中的至少一者形成。在一些實施例中，金屬閘極堆疊包含填充層。在一些實施例中，填充層包含鎢(W)或其他合適材料中的至少一者。填充層可由ALD、PVD、CVD或其他合適技術中的至少一者形成。根據一些實施例，平坦化製程經執行以移除在電極空腔外部形成電極175的材料之數個部分。介電層170側向定位於電極175之間。電極175之其他結構及/或組態係在本揭露之範疇內。
在電極175與用於形成電晶體之閘極結構的金屬閘極替換製程並行地形成的實施例中，閘極介電層可在形成電極之前形成。遮蔽蝕刻製程可用以在形成電極175之前移除閘極介電層，使得電極175接觸導電層130的末端130E。
參看第11圖，根據一些實施例，介電層185形成於電阻器180上方，且互連結構190形成於介電層185中。在一些實施例中，互連結構190包含接線部分190L及連通柱(vertical interconnect access,VIA)部分190V。在一些實施例中，互連結構190以任何數目種方式，諸如由單一鑲嵌製程、雙重鑲嵌製程、溝槽矽化製程及/或其他合適技術來形成。在一些實施例中，互連結構190包含阻障層、晶種層、金屬填充層及/或其他合適層。在一些實施例中，金屬填充層包含鎢、鋁、銅、鈷及/或其他合適材料。互連結構190之其他結構及/或組態係在本揭露之範疇內。在一些實施例中，互連結構190之連通柱部分190V接觸電極175。連通柱部分190V可位於半導體結構100之裝置層中，且接線部分190L可位於半導體結構100之第一金屬化層，諸如M1層中。
介電層125、導電層130及電極175界定電阻器180。減小導電層130之部分130C的厚度增大每單位面積電阻器的電阻。增大之電阻允許電阻器180具有較小佔地面積，藉此增大裝置密度。
第12圖至第16圖圖示根據一些實施例的各種製造階段之半導體結構100。第12圖至第16圖圖示根據一些實施例的用以減小導電層之厚度的諸如蝕刻製程之移除製程以及諸如氧化製程之改質製程兩者的實施。第12圖至第16圖包括在對應於電阻器之軸向長度之方向上截取的待形成於半導體結構100中之電阻器的軸向長度視圖及通 過電阻器在對應於電阻器之寬度的方向上截取之寬度視圖。第12圖至第16之製程流程以繪示於第7圖中之半導體結構100開始，其中導電層130之部分130C在第7圖中已薄化，且因此導電材料130由改質製程的進一步薄化描繪於第12圖至第16圖中。
參看第12圖，根據一些實施例，部分130C之一部分經改質以形成介電層130M。相較於導電層130之材料，介電層130M之材料具有較大電阻。部分130C可使用氧化製程，諸如熱氧化製程、電漿氧化製程或某其他合適氧化製程改質，以形成導電層130之材料的氧化物以形成介電層130M。舉例而言，對於導電層130的材料TiN，介電層130M之材料為TiON。形成介電層130M進一步降低部分130C之剩餘材料的厚度T3。
參看第13圖，根據一些實施例，介電層170形成於空腔165及帽層142中，側壁間隔物150之數個部分及介電層155的部分經移除。介電層170形成於空腔165中且帽層142及介電層155上方。諸如化學機械平坦化(chemical mechanical planarization，CMP)之平坦化製程經執行以移除介電層170在帽層142及介電層155上方的部分以移除帽層142且減小側壁間隔物150的高度。移除帽層142暴露犧牲層135。
參看第14圖，根據一些實施例，犧牲層135之末端部分135E經移除以界定電極空腔175C。蝕刻製程經執行以移除犧牲層135之末端部分135E。在一些實施 例中，蝕刻製程對於犧牲層135的材料為選擇性的。
參看第15圖，根據一些實施例，電極175形成於電極空腔175C上方。在一些實施例中，電極175包含金屬閘極堆疊中的任何數目個合適層。在一些實施例中，金屬閘極堆疊包含功函數材料(work function material，WFM)層。實例p型功函數金屬包括Mo、Ru、Ir、Pt、PtSi、MoN、TiN、Al、W、HfN、WN、NiSix、ZrSi2、MoSi2，及/或TaSi2。至少一些p型功函數材料具有大於約4.5的功函數。實例n型功函數金屬包括Ti、Al、Ta、ZrSi2、Ag、TaN、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、TaSix、Mn，及/或Zr。至少一些n型功函數材料具有小於約4.5的功函數。WFM層可包含複數個層。在一些實施例中，阻障層在形成WFM層之前形成。WFM層由CVD、PVD、鍍敷或其他合適技術中的至少一者形成。在一些實施例中，金屬閘極堆疊包含填充層。在一些實施例中，填充層包含鎢(W)或其他合適材料中的至少一者。填充層可由ALD、PVD、CVD或其他合適技術中的至少一者形成。根據一些實施例，平坦化製程經執行以移除在電極空腔外部形成電極175的材料之數個部分。介電層170側向定位於電極175之間。電極175之其他結構及/或組態係在本揭露之範疇內。
在電極175與用於形成電晶體之閘極結構的金屬閘極替換製程並行地形成的實施例中，閘極介電層可在形成電極之前形成。遮蔽蝕刻製程可用以在形成電極175之 前移除閘極介電層，使得電極175接觸導電層130的末端130E。
參看第16圖，根據一些實施例，介電層185形成於電阻器180上方，且互連結構190形成於介電層185中。在一些實施例中，互連結構190包含接線部分190L及連通柱部分190V。在一些實施例中，互連結構190以任何數目種方式，諸如由單一鑲嵌製程、雙重鑲嵌製程、溝槽矽化製程及/或其他合適技術來形成。在一些實施例中，互連結構190包含阻障層、晶種層、金屬填充層及/或其他合適層。在一些實施例中，金屬填充層包含鎢、鋁、銅、鈷及/或其他合適材料。互連結構190之其他結構及/或組態係在本揭露之範疇內。在一些實施例中，互連結構190之連通柱部分190V接觸電極175。連通柱部分190V可位於半導體結構100之裝置層中，且接線部分190L可位於半導體結構100之第一金屬化層，諸如M1層中。
介電層125、導電層130、導電層130之介電層130M及電極175界定電阻器180。減小導電層130之部分130C的厚度增大每單位面積電阻器的電阻。形成介電層130M進一步增大每單位面積的電阻。增大之電阻允許電阻器180具有較小佔地面積，藉此增大裝置密度。
第17圖至第21圖圖示根據一些實施例的各種製造階段之半導體結構100。第17圖至21圖圖示根據一些實施例的用以減小導電層之厚度的諸如氧化製程之改質製程的實施。第17圖至第21圖包括在對應於電阻器之軸向 長度之方向上截取的待形成於半導體結構100中之電阻器的軸向長度視圖及通過電阻器在對應於電阻器之寬度的方向上截取之寬度視圖。第17圖至第21圖之製程流程以繪示於第6圖中之半導體結構100開始。
參看第17圖，根據一些實施例，導電層130之一部分經改質以界定導電層130之一部分130C及末端130E且在部分130C上方形成介電層130M。部分130C具有小於末端130E之厚度T2的厚度T4。在改質製程期間，導電層130之材料的一部分經消耗，從而致使部分130C之剩餘材料的減小厚度。相較於導電層130之材料，介電層130M之材料具有較大電阻。導電層130可使用氧化製程，諸如熱氧化製程、電漿氧化製程或某其他合適氧化製程改質，以形成導電層130之材料的氧化物以形成介電層130M。舉例而言，對於導電層130的材料TiN、介電層130M之材料為TiON。形成介電層130M進一步降低部分130C之厚度T3。
參看第18圖，根據一些實施例，介電層170形成於空腔165及帽層142中，側壁間隔物150之數個部分及介電層155的部分經移除。介電層170形成於空腔165中且帽層142及介電層155上方。諸如化學機械平坦化(chemical mechanical planarization，CMP)之平坦化製程經執行以移除介電層170在帽層142及介電層155上方的部分以移除帽層142且減小側壁間隔物150的高度。移除帽層142暴露犧牲層135。
參看第19圖，根據一些實施例，犧牲層135之末端部分135E經移除以界定電極空腔175C。蝕刻製程經執行以移除犧牲層135之末端部分135E。在一些實施例中，蝕刻製程對於犧牲層135的材料為選擇性的。
參看第20圖，根據一些實施例，電極175形成於電極空腔175C上方。在一些實施例中，電極175包含金屬閘極堆疊中的任何數目個合適層。在一些實施例中，金屬閘極堆疊包含功函數材料(work function material，WFM)層。實例p型功函數金屬包括Mo、Ru、Ir、Pt、PtSi、MoN、TiN、Al、W、HfN、WN、NiSix、ZrSi2、MoSi2，及/或TaSi2。至少一些p型功函數材料具有大於約4.5的功函數。實例n型功函數金屬包括Ti、Al、Ta、ZrSi2、Ag、TaN、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、TaSix、Mn，及/或Zr。至少一些n型功函數材料具有小於約4.5的功函數。WFM層可包含複數個層。在一些實施例中，阻障層在形成WFM層之前形成。WFM層由CVD、PVD、鍍敷或其他合適技術中的至少一者形成。在一些實施例中，金屬閘極堆疊包含填充層。在一些實施例中，填充層包含鎢(W)或其他合適材料中的至少一者。填充層可由ALD、PVD、CVD或其他合適技術中的至少一者形成。根據一些實施例，平坦化製程經執行以移除在電極空腔外部形成電極175的材料之數個部分。介電層170側向定位於電極175之間。電極175之其他結構及/或組態係在本揭露之範疇內。
在電極175與用於形成電晶體之閘極結構的金屬閘極替換製程並行地形成的實施例中，閘極介電層可在形成電極之前形成。遮蔽蝕刻製程可用以在形成電極175之前移除閘極介電層，使得電極175接觸導電層130的末端130E。
參看第21圖，根據一些實施例，介電層185形成於電阻器180上方，且互連結構190形成於介電層185中。在一些實施例中，互連結構190包含接線部分190L及連通柱部分190V。在一些實施例中，互連結構190以任何數目種方式，諸如由單一鑲嵌製程、雙重鑲嵌製程、溝槽矽化製程及/或其他合適技術來形成。在一些實施例中，互連結構190包含阻障層、晶種層、金屬填充層及/或其他合適層。在一些實施例中，金屬填充層包含鎢、鋁、銅、鈷及/或其他合適材料。互連結構190之其他結構及/或組態係在本揭露之範疇內。在一些實施例中，互連結構190之連通柱部分190V接觸電極175。連通柱部分190V可位於半導體結構100之裝置層中，且接線部分190L可位於半導體結構100之第一金屬化層，諸如M1層中。
介電層125、導電層130、導電層130之介電層130M及電極175界定電阻器180。藉由形成經改質部分及消耗導電層130之一部分來減小導電層130之部分130C的厚度增大每單位面積電阻器的電阻。增大之電阻允許電阻器180具有較小佔地面積，藉此增大裝置密度。
在一些實施例中，提供一種半導體結構。該半導體 結構具有一第一介電層、該第一介電層上方的一導電層及該導電層之一第一部分上方的一第一電極。該導電層之該第一部分的一第一厚度大於該導電層之並未在該第一電極下方之一第二部分的一第二厚度。在一些實施例中，半導體結構還包含該導電層之一第三部分上方的一第二電極，其中該導電層之該第三部分的一第三厚度大於該導電層之該第二部分的該第二厚度，且該導電層之該第二部分並非在該第二電極下方。在一些實施例中，半導體結構還包含相鄰於該第一電極之一第一側壁間隔物或相鄰於該第二電極的一第二側壁間隔物。在一些實施例中，半導體結構還包含該導電層之該第二部分上方的一第二介電層，其中該第二介電層之一材料包含該導電層之一材料的一氧化物。在一些實施例中，半導體結構還包含一第二電極及一第三介電層，第二電極在該導電層之一第三部分上方，該第三介電層係在該第二介電層上方且在該第一電極與該第二電極之間。在一些實施例中，該第一介電層包含一高k介電質材料。
在一些實施例中，提供一種用於製造半導體結構的方法。該方法包括形成具有一第一介電層之一接線及在該第一介電層上方的一導電層，其中該導電層在一第一末端與一第二末端之間延伸。該方法包括減小該導電層之在該第一末端與該第二末端之間的一部分的一厚度。該方法包括在該導電層之該第一末端上方形成一第一電極。該導電層之在該第一末端與第二第二末端之間的該部分的一第一 厚度小於該導電層之在該第一電極下方之該第一末端的一第二厚度。在一些實施例中，方法還包含在該導電層之該第一末端與該第二末端之間的該部分上方形成一第二介電層。在一些實施例中，減小該導電層之該部分之該厚度的步驟包含執行一蝕刻製程以移除該導電層在該第一末端與該第二末端之間的一些。在一些實施例中，減小該導電層之該部分之該厚度的步驟包含將該導電層在該第一末端與該第二末端之間的一些轉換為一第二介電層。在一些實施例中，轉換該導電層之一些的步驟包含氧化該導電層在該第一末端與該第二末端之間的一些以形成該第二介電層。在一些實施例中，方法還包含在該第二介電層上方形成一第三介電層。在一些實施例中，方法還包含在該導電層之該第二末端上方形成一第二電極，其中該導電層在該第一末端與該第二末端之間的該部分的該第一厚度小於在該第二電極下方的該導電層之該第二末端的一第三厚度。
在一些實施例中，提供一種用於製造半導體結構的方法。該方法包括形成包含一第一介電層之一接線、該第一介電層上方的一導電層及在該導電層上方的一犧牲層，其中該導電層在一第一末端與一第二末端之間延伸。該方法包括移除該導電層上方之該犧牲層的一部分以界定該犧牲層之在該導電層之該第一末端上方的一第一末端部分及該犧牲層在該導電層之該第二末端上方的一第二末端部分。該方法包括減小該導電層之在該第一末端與該第二末端之間的一部分的一厚度。該方法包括在該導電層之該部分上 方在該犧牲層之該第一末端部分與該犧牲層之該第二末端部分之間形成一第二介電層。該方法包括移除犧牲層之第一末端部分以界定暴露導電層之第一末端的第一空腔，及移除犧牲層的第二末端部分以界定暴露導電層之第二末端的第二空腔。T方法包括在第一空腔中形成第一電極，及在第二空腔中形成第二電極。在減小該導電層之該部分的該厚度之後，該導電層之該部分的一第一厚度小於該導電層之在該第一電極或該第二電極中之至少一者下方的一第二厚度。在一些實施例中，減小該導電層之該部分之該厚度的步驟包含執行一蝕刻製程以移除該導電層的在該第一末端與該第二末端之間的一些。在一些實施例中，減小該導電層之該部分之該厚度的步驟包含將該導電層之在該第一末端與該第二末端之間的一些轉換為一第三介電層。在一些實施例中，轉換該導電層之一些的步驟包含氧化該導電層在該第一末端與該第二末端之間的一些以形成該第三介電層。在一些實施例中，該導電層包含鈦及氮，且該第三介電層包含鈦、氮及氧。在一些實施例中，方法還包含形成相鄰於該接線的一側壁間隔物；及形成相鄰於該側壁間隔物的一第三介電層，其中：形成該接線的步驟包含在該犧牲層上方形成一帽層；移除該犧牲層的在該導電層上方的該部分的步驟包含以下步驟：在該第三介電層上方且該帽層之數個部分上方形成一遮罩，該帽層之該些部分係在該犧牲層之該第一末端部分及該犧牲層之該第二末端部分上方；移除該帽層的一部分，該部分係在該犧牲層之在 該導電層上方的該部分上方；及移除該犧牲層的在該導電層上方之該部分以界定一第三空腔；及在該導電層之該部分上方形成該第二介電層的步驟包含在該第三空腔中形成該第二介電層。在一些實施例中，方法還包含執行一平坦化製程以移除該帽層、該側壁間隔物的一部分及該第三介電層的一部分。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之各種態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之各種實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的精神及範疇。
儘管標的物已用對於結構特徵或方法動作特定的語言進行了描述，但應理解，隨附申請專利範圍之標的物不必限於上文所描述之特定特徵或動作。確切而言，上文描述之特定特徵及動作揭示為實施申請專利範圍中之至少一些的實例形式。
本文中提供實施例之各種操作。操作中之一些或全部經描述的次序不應解譯為暗示，這些操作有必要為依賴於次序的。替代次序將瞭解為具有此描述內容的益處。另外，應理解，並非所有操作有必要存在於本文中提供的每一實施例中。另外，應理解，並非所有操作在一些實施例 中為必要的。
應瞭解，在一些實施例中，例如出於理解簡單及容易的目的，本文中所描繪之層、特徵、組件等相對於彼此藉由特定尺寸圖示，諸如結構尺寸或定向，且同一結構的實際尺寸大體上不同於本文中所圖示的尺寸。另外，例如，存在用於形成本文中所提及的層、區、特徵、組件等的多種技術，諸如蝕刻技術、平坦化技術、植入技術、摻雜技術、旋塗技術、濺射技術、生長技術或諸如化學氣相沈積(chemical vapor deposition，CVD)之沈積技術中的至少一者。
此外，「例示性」本文中用以意謂充當實例、個例、圖示等，且不必為有利的。如本申請案中所使用，「或」意欲意謂包括「或」而非排他性「或」。此外，如本申請案及隨附申請專利範圍中使用的「一」通常解譯為意謂「一或多個」，除非以其他方式指定或自針對單數形式之上下文為清楚的。又，A及B及/或類似者中的至少一者通常意謂A或B或A及B兩者。此外，在使用「包括」、「具有(having)」、「具有(has)」、「具有(with)」或其變形的程度上，此類術語意欲以類似於術語「包含」的方式包括。又，除非以其他方式指定，否則「第一」、「第二」或「類似者」並非意欲暗示臨時態樣、空間態樣、次序等。確切而言，此類術語僅用作特徵、元素、術語等的識別符、名稱等。舉例而言，第一組件及第二組件通常對應於元素A及元素B，或兩個不同或兩個等同組件或相同組件。
此外，儘管本揭露已關於一或多個實施來展示且描述，但等效替代及修改對於熟習此項技術者基於此說明書及隨附圖示的讀取及理解而發生。發明內容包含所有此類修改及交替，且僅受以下申請專利範圍的範疇限制。詳言之，關於由上述元件(例如，組件、資源等)執行的各種功能，用以描述此類元件的術語意欲對應於執行所描述元件(例如，功能上等效)之指定功能的任何元件，除非以其他方式指示，儘管並非結構上等效於所揭示結構。此外，雖然本揭露之特定特徵可能已關於若干實施中的僅一者來揭示，但此類特徵可與其他實施之一或多個其他特徵組合，此係由於可為所要的且對於任何給定或特定應用為有利的。
100                       :   半導體結構 105                       :   淺溝槽隔離(STI)結構 110                       :   半導體層 125                       :   介電層 130                       :   導電層 130C                     :   部分 130E                     :   末端 150                       :   側壁間隔物 155                       :   介電層 170                       :   介電層 175                       :   電極 180                       :   電阻器 185                       :   介電層 190                       :   互連結構 190L                     :   接線部分 190V                     :   連通柱部分

Claims (10)

  1. 一種半導體結構，包含：一第一介電層；該第一介電層上方的一導電層；及該導電層之一第一部分上方的一第一電極，其中：該導電層之該第一部分的一第一厚度大於該導電層之並未在該第一電極下方之一第二部分的一第二厚度。
  2. 如請求項1所述的半導體結構，包含：該導電層之一第三部分上方的一第二電極，其中：該導電層之該第三部分的一第三厚度大於該導電層之該第二部分的該第二厚度，且該導電層之該第二部分並非在該第二電極下方。
  3. 如請求項2所述的半導體結構，包含以下各者中之至少一者：相鄰於該第一電極之一第一側壁間隔物或相鄰於該第二電極的一第二側壁間隔物。
  4. 如請求項1所述的半導體結構，包含：該導電層之該第二部分上方的一第二介電層，其中：該第二介電層之一材料包含該導電層之一材料的一氧化物。
  5. 如請求項4所述的半導體結構，包含：該導電層之一第三部分上方的一第二電極；及一第三介電層，該第三介電層係在該第二介電層上方且在該第一電極與該第二電極之間。
  6. 如請求項1所述的半導體結構，其中：該第一介電層包含一高k介電質材料。
  7. 一種用於製造半導體結構的方法，包含：形成包含一第一介電層之一接線及在該第一介電層上方的一導電層，其中該導電層在一第一末端與一第二末端之間延伸；減小該導電層在該第一末端與該第二末端之間的一部分的一厚度；及在該導電層之該第一末端上方形成一第一電極，其中：該導電層在該第一末端與該第二末端之間的該部分的一第一厚度小於在該第一電極下方的該導電層之該第一末端的一第二厚度。
  8. 如請求項7所述的方法，包含：在該導電層之該第一末端與該第二末端之間的該部分上方形成一第二介電層。
  9. 如請求項7所述的方法，其中減小該導電層 之該部分之該厚度的步驟包含：執行一蝕刻製程以移除該導電層在該第一末端與該第二末端之間的一些。
  10. 一種用於製造半導體結構的方法，包含：形成包含一第一介電層之一接線、該第一介電層上方的一導電層及在該導電層上方的一犧牲層，其中該導電層在一第一末端與一第二末端之間延伸；移除該導電層上方之該犧牲層的一部分以界定該犧牲層在該導電層之該第一末端上方的一第一末端部分及該犧牲層在該導電層之該第二末端上方的一第二末端部分；減小該導電層在該第一末端與該第二末端之間的一部分的一厚度；形成一第二介電層在該犧牲層之該第一末端部分與該犧牲層之該第二末端部分之間的該導電層之該部分上方；移除該犧牲層之該第一末端部分以界定暴露該導電層之該第一末端的一第一空腔；移除該犧牲層之該第二末端部分以界定暴露該導電層之該第二末端的一第二空腔；在該第一空腔中形成一第一電極；及在該第二空腔中形成一第二電極，其中：在減小該導電層之該部分的該厚度之後，該導電層之該部分的一第一厚度小於該導電層之在該第一電極或該第二電極中之至少一者下方的一第二厚度。
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