CN116314149A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN116314149A
CN116314149A CN202310151140.8A CN202310151140A CN116314149A CN 116314149 A CN116314149 A CN 116314149A CN 202310151140 A CN202310151140 A CN 202310151140A CN 116314149 A CN116314149 A CN 116314149A
Authority
CN
China
Prior art keywords
layer
conductive layer
electrode
dielectric layer
over
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310151140.8A
Other languages
English (en)
Inventor
高境鸿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN116314149A publication Critical patent/CN116314149A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/647—Resistive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

一种半导体结构及其制造方法，半导体结构包括一第一介电层、该第一介电层上方的一导电层及该导电层的一第一部分上方的一第一电极。该导电层的该第一部分的一第一厚度大于该导电层的并未在该第一电极下方的一第二部分的一第二厚度。

Description

半导体结构及其制造方法
技术领域
本揭露关于一种半导体结构及其制造方法。
背景技术
半导体结构用于大量电子装置，诸如移动电话、膝上型计算机、桌上型计算机、平板计算机、腕表、游戏系统以及各种其他工业、商业及消费型电子件中。半导体结构包括诸如晶体管的主动装置及诸如电阻器及电容器的被动装置。半导体结构的尺寸随着半导体配置内的元件的密度已增大而减低。
发明内容
根据本揭露的一些实施例，一种半导体结构包含：一第一介电层；该第一介电层上方的一导电层；及该导电层的一第一部分上方的一第一电极，其中该导电层的该第一部分的一第一厚度大于该导电层的并未在该第一电极下方的一第二部分的一第二厚度。
根据本揭露的一些实施例，一种用于制造半导体结构的方法包含以下步骤：形成包含一第一介电层的一接线及在该第一介电层上方的一导电层，其中该导电层在一第一末端与一第二末端之间延伸；减小该导电层在该第一末端与该第二末端之间的一部分的一厚度；及在该导电层的该第一末端上方形成一第一电极，其中该导电层在该第一末端与该第二末端之间的该部分的一第一厚度小于在该第一电极下方的该导电层的该第一末端的一第二厚度。
根据本揭露的一些实施例，一种用于制造半导体结构的方法包含以下步骤：形成包含一第一介电层的一接线、该第一介电层上方的一导电层及在该导电层上方的一牺牲层，其中该导电层在一第一末端与一第二末端之间延伸；移除该导电层上方的该牺牲层的一部分以界定该牺牲层在该导电层的该第一末端上方的一第一末端部分及该牺牲层在该导电层的该第二末端上方的一第二末端部分；减小该导电层在该第一末端与该第二末端之间的一部分的一厚度；形成一第二介电层在该牺牲层的该第一末端部分与该牺牲层的该第二末端部分之间的该导电层的该部分上方；移除该牺牲层的该第一末端部分以界定暴露该导电层的该第一末端的一第一空腔；移除该牺牲层的该第二末端部分以界定暴露该导电层的该第二末端的一第二空腔；在该第一空腔中形成一第一电极；及在该第二空腔中形成一第二电极，其中在减小该导电层的该部分的该厚度之后，该导电层的该部分的一第一厚度小于该导电层的在该第一电极或该第二电极中的至少一者下方的一第二厚度。
附图说明
本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
图1至图11为根据一些实施例的各种制造阶段的半导体结构的图示；
图12至图16为根据一些实施例的各种制造阶段的半导体结构的图示；
图17至图21为根据一些实施例的各种制造阶段的半导体结构的图示。
【符号说明】
100:半导体结构
105:浅沟槽隔离(STI)结构
110:半导体层
115:主动区
120:介面
125:介电层
130:导电层
130C:部分
130E:末端
130M:介电层
135:牺牲层
135E:末端部分
140:遮罩
142:帽层
145:接线
150:侧壁间隔物
155:介电层
160:遮罩
165:空腔
170:介电层
175:电极
175C:电极空腔
180:电阻器
185:介电层
190:互连结构
190L:接线部分
190V:连通柱部分
T1:厚度
T2:厚度
T3:厚度
T4:厚度
具体实施方式
以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文描述元件及配置的特定实例以简化本揭露。当然，这些元件及配置仅为实例且并非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一及第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身并不指明所论述的各种实施例及/或组态之间的关系。
另外，空间相对术语，诸如“……下面”、“下方”、“下部”、“……上方”、“上部”及类似者本文中可出于易于描述而使用以描述如诸图中图示的一个元素或特征与另一(些)元素或特征的关系。空间相对术语意欲涵盖装置的使用或操作中除了诸图中描绘的定向外的不同定向。设备可以其他方式定向(旋转90度或处于其他定向)，且本文中使用的空间相对描述词可同样经因此解译。
本申请案是关于一或多个半导体结构及/或用于制造一或多个半导体结构的一或多种方法。根据一些实施例，诸如包含一电阻器的半导体结构具有一第一介电层及该第一介电层上方的导电层。电极形成于导电层的第一部分上方。导电层的并未在电极下方的第二部分的厚度相较于导电层的在电极下方的第一部分的厚度经减小。导电层的第二部分的厚度通过实施如本文中提供的不同技术来减小。在一些实施例中，诸如蚀刻工艺的移除工艺用以移除导电层的第二部分中的至少一些且借此减小导电层的第二部分的厚度。在一些实施例中，诸如氧化工艺的改质工艺用以改质或转换导电层的第二部分中的至少一些为不同材料且借此减小导电层的第二部分的厚度。在一些实施例中，移除工艺及改质工艺两者用以减小导电层的第二部分的厚度。
电阻器的电阻与导电层的长度成比例，且与导电层的厚度成反比。电阻器的电阻随着导电层的长度增大及/或随着导电层的厚度减低而增大，且电阻器的电阻随着导电层的长度减低及/或随着导电层的厚度增大而减低。减小导电层的厚度允许电阻器的电阻在不必增大导电层的长度的情况下增大，及/或允许导电层的长度在不减低电阻器的电阻情况下减低。维持或减轻导电层的长度允许电阻器的占地面积被维持或减小，同时亦增大或维持电阻器的电阻。具有较小或减小的占地面积同时维持或增大电阻器的电阻为所要的以增大有价值半导体资产的单位面积的装置的封装密度。
图1至图11图示根据一些实施例的各种制造阶段的半导体结构100。图1至图11图示根据一些实施例的用以减小导电层的厚度的诸如蚀刻工艺的移除工艺的实施。图1至图11包括在对应于电阻器的轴向长度的方向上截取的待形成于半导体结构100中的电阻器的轴向长度视图及通过电阻器在对应于电阻器的宽度的方向上截取的宽度视图。
参考图1，浅沟槽隔离(shallow trench isolation，STI)结构105形成于半导体层110中。在一些实施例中，半导体层110为包含以下各者中的至少一者的基板的部分：磊晶层，诸如但不限于Si、Ge、SiGe、InGaAs、GaAs、InSb、GaP、GaSb、InAlAs、GaSbP、GaAsSb及InP中的至少一者的单一晶态半导体材料，绝缘体上硅(silicon-on-insulator，SOI)结构、晶圆，或自晶圆形成的晶粒。在一些实施例中，半导体层110包含晶态硅或其他合适材料中的至少一者。半导体层110的其他结构及/或组态是在本揭露的范畴内。
在一些实施例中，STI结构105通过在半导体层上方形成至少一个遮罩层来形成。在一些实施例中，遮罩层包含半导体层110上方的氧化物材料层及氧化物材料层上方的氮化物材料层及/或一或多个其他合适层。遮罩层的层中的至少一些经移除以界定蚀刻遮罩用作模板(template)以蚀刻半导体层110从而形成沟槽。介电材料形成于沟槽中以界定STI结构105。在一些实施例中，STI结构105包括多个层，诸如氧化物衬里、形成于氧化物衬里上方的氮化物衬里、形成于氮化物衬里上方的氧化物填充材料，及/或其他合适材料。
在一些实施例中，填充材料使用高密度(high density，HDP)电浆工艺来形成。HDP工艺使用前驱物气体，该些前驱物气体包含硅烷(SiH4)、氧、氩或其他合适气体中的至少一者。HDP工艺包括沉积元件，该沉积元件在界定沟槽的表面上形成材料；及溅射元件，该溅射元件移除或重新定位沉积材料。沉积与溅射比率取决于在沉积期间使用的气体比率。根据一些实施例，氩气与氧气充当溅射源，且气体比率的特定值基于沟槽的深宽比判定。在形成填充材料之后，退火工艺经执行以使填充材料致密。在一些实施例中，STI结构105产生压缩应力，该压缩应力用以压缩主动区115。STI结构105的其他结构及/或组态是在本揭露的范畴内。
尽管半导体层110及STI结构105图示为在介面120处具有共面上表面，在该介面120处，半导体层110抵接STI结构105，相对高度可发生变化。举例而言，STI结构105可相对于半导体层110凹入，或半导体层110可相对于STI结构105凹入。介面120处的相对高度取决于用于形成STI结构105执行的工艺，诸如沉积、平坦化、遮罩移除、表面处置或其他合适技术中的至少一者。
参看图2，根据一些实施例，多个层形成于半导体层110上方。介电层125形成于STI结构105及半导体层110上方，导电层130形成于介电层125上方，牺牲层135形成于导电层130上方，且遮罩140形成于牺牲层135上方。介电层125、导电层130、牺牲层135或遮罩140中的至少一者通过以下各者中的至少一者形成：原子层沉积(atomic level deposition，ALD)、物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapordeposition，CVD)、原子层CVD(atomic layer CVD，ALCVD)、低压力CVD(low pressure CVD，LPCVD)、超真空CVD(ultrahigh vacuum CVD，UHVCVD)、减小压力CVD(reduced pressureCVD，RPCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phaseepitaxy，LPE)、旋转涂布、生长、热蒸镀、镀敷或其他合适技术。
在一些实施例中，介电层125包含高k介电层。如本文中所使用，术语“高k介电质”指具有大于约3.9的介电常数k的材料，该介电常数k为SiO2的k值。高k介电层的材料的实例包括以下各者中的至少一者：Al2O3、HfO2、ZrO2、La2O3、TiO2、SrTiO3、LaAlO3、Y2O3、Al2OxNy、HfOxNy、ZrOxNy、La2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON、SixNy、ZrO2/Al2O3/ZrO2、Al2O3/ZrO2/Al2O3、ZrO2/Al2O3/ZrO2/Al2O3、其硅酸盐、其合金，或其他合适材料。x值自0.5至3独立地发生变化，且y值自0至2独立地发生变化。介电层125的其他结构及/或组态是在本揭露的范畴内。在一些实施例中，导电层130包含以下各者中的至少一者：TiN、Mo、Ru、Ir、Pt、PtSi、MoN、Al、W、HfN、WN、NiSix、ZrSi2、MoSi2、TaSi2、此类材料的组合，或其他合适材料。导电层130可包含多个层。导电层130的其他结构及/或组态是在本揭露的范畴内。在一些实施例中，牺牲层135包含多晶硅及/或其他合适材料。牺牲材料135的其他结构及/或组态是在本揭露的范畴内。
根据一些实施例，遮罩140包含一起界定遮罩堆叠的多个个别形成的层。在一些实施例中，遮罩140包含以下各者中的至少一者：硬式遮罩层、底部减反射涂层(bottomantireflective coating，BARC)层、有机平坦化层(organic planarization layer，OPL)或光阻剂层。硬式遮罩层由PVD、CVD、旋涂、生长或其他合适技术中的至少一者形成。在一些实施例中，硬式遮罩层包含硅(例如，多晶硅)、氧、氮或其他合适材料中的至少一者。在一些实施例中，BARC层为使用旋转涂布工艺涂覆的聚合物层。在一些实施例中，OPL包含使用旋转涂布工艺涂覆的光敏有机聚合物。在一些实施例中，OPL包含介电层。在一些实施例中，光阻剂层由旋涂、喷雾涂布或其他合适技术中的至少一者形成。光阻剂为负光阻剂或正光阻剂。关于负光阻剂，负光阻剂的区在由光源照射时变成不能溶解的，使得溶剂在后续显影阶段期间至负光阻剂的涂覆移除负光阻剂的非照射区。形成于负光阻剂中的图案因此为由光源与负光阻剂之间诸如遮罩的模板的不透明区界定的图案的负影像。在正光阻剂中，正光阻剂的照射区变得可溶解且在显影期间经由涂覆溶剂来移除。因此，形成于正光阻剂中的图案为光源与正光阻剂之间诸如遮罩的模板的不透明区的正影像。一或多个蚀刻剂具有选择性，使得一或多个蚀刻剂以大于一或多个蚀刻剂移除或蚀刻掉光阻剂的速率的速率移除或蚀刻掉经暴露或未由光阻剂覆盖的一或多个层。因此，光阻剂中的开口允许一或多种蚀刻剂在光阻剂下方在一或多个层中形成对应开口，且借此将光阻剂中的图案转印至光阻剂下方的一或多个层。光阻剂在图案转印之后经剥离或洗掉。遮罩堆叠的层经图案化以界定遮罩140。在一些实施例中，光阻剂层使用辐射源及主光罩暴露以界定光阻剂层中的图案，且光阻剂层的部分经移除以界定图案化光阻剂层。下伏OPL、BARC层及硬式遮罩层使用图案化光阻剂层蚀刻为模板以形成遮罩140且暴露牺牲层135的在遮罩140下方的部分。遮罩140的其他结构及/或组态是在本揭露的范畴内。
参看图3，根据一些实施例，介电层125、导电层130及牺牲层135使用遮罩140图案化为移除模板以界定接线145。蚀刻工艺使用遮罩140作为蚀刻模板执行以图案化介电层125、导电层130及牺牲层135以界定接线145。在一些实施例中，蚀刻工艺为电浆蚀刻工艺、反应离子蚀刻(reactive ion etching，RIE)工艺或其他合适技术中的至少一者。在一些实施例中，蚀刻工艺的化学物质可自用于蚀刻牺牲层135的第一蚀刻化学物质改变至用于蚀刻导电层130的第二蚀刻化学物质至用于蚀刻介电层125的第三蚀刻化学物质。在一些实施例中，遮罩140保持于接线145上方且充当帽层142。
参看图4，根据一些实施例，侧壁间隔物150相邻于接线145形成。在一些实施例中，侧壁间隔物150通过以下操作形成：在接线145上方沉积保形间隔物层及执行各向异性蚀刻工艺以移除定位于接线145、半导体层110及STI结构105的水平表面上的间隔物层的数个部分。侧壁间隔物150可包含与帽层142相同的材料复合物。侧壁间隔物150可包含氮、硅及/或其他合适材料。侧壁间隔物150的其他结构及/或组态是在本揭露的范畴内。
参看图5，根据一些实施例，介电层155形成于帽层142、侧壁间隔物150及STI结构105上方。在一些实施例中，介电层155经平坦化以暴露帽层142。在一些实施例中，介电层155包含二氧化硅、低k材料或其他合适材料中的至少一者。在一些实施例中，介电层155包含一或多个低k介电材料层。低k介电材料具有低于约3.9的k值(介电常数)。一些低k介电材料具有低于约3.5的k值，且可具有低于约2.5的k值。用于介电层155的材料包含以下各者中的至少一者：Si、O、C、H、SiCOH、SiOC、氮、聚合物、含碳材料、有机硅酸盐玻璃、含成孔剂材料，或其他合适材料。介电层155使用以下各者形成：CVD、LPCVD、PECVD、UHVCVD、RPCVD、ALD、物理气相沉积、脉冲式激光沉积、溅射、蒸镀沉积、VPE、MBE、LPE、旋涂、生长，及/或其他合适技术。介电层155的其他结构及/或组态是在本揭露的范畴内。
参看图6，根据一些实施例，遮罩160形成于接线145的数个末端及帽层142的数个部分上方，且牺牲层135经移除以界定空腔165。空腔165由牺牲层135的末端部分135E限界。在一些实施例中，遮罩160使用硬式遮罩层、BARC层、OPL或包含材料且如本文所描述形成的光阻剂层中的至少一者形成。至少一个蚀刻工艺使用遮罩160作为蚀刻模板执行以移除帽层142及牺牲层135的尚未由遮罩160覆盖的部分以界定空腔165。遮罩160的其他结构及组态是在本揭露的范畴内。
参看图7，根据一些实施例，导电层130在导电层130的末端130E之间的部分经移除以界定部分130C。部分130C具有小于末端130E的厚度T2的厚度T1。导电层130的部分可通过提供蚀刻工艺的过度蚀刻时间周期以移除图6中的牺牲层135或通过提供不同蚀刻化学物质用于第二蚀刻工艺来移除。
参看图8，根据一些实施例，介电层170形成于空腔165及帽层142中，侧壁间隔物150的数个部分及介电层155的部分经移除。介电层170形成于空腔165中且帽层142及介电层155上方。在一些实施例中，介电层170包含二氧化硅、低k材料或其他合适材料中的至少一者。介电层170使用以下各者形成：CVD、LPCVD、PECVD、UHVCVD、RPCVD、ALD、物理气相沉积、脉冲式激光沉积、溅射、蒸镀沉积、VPE、MBE、LPE、旋涂、生长，及/或其他合适技术。诸如化学机械平坦化(chemical mechanical planarization，CMP)的平坦化工艺经执行以移除介电层170在帽层142及介电层155上方的部分以移除帽层142且减小侧壁间隔物150的高度。移除帽层142暴露牺牲层135。介电层170的其他结构及/或组态是在本揭露的范畴内。
参看图9，根据一些实施例，牺牲层135的末端部分135E经移除以界定电极空腔175C。蚀刻工艺经执行以移除牺牲层135的末端部分135E。在一些实施例中，蚀刻工艺对于牺牲层135的材料为选择性的。
参看图10，根据一些实施例，电极175形成于电极空腔175C上方。在一些实施例中，电极175包含金属栅极堆叠中的任何数目个合适层。在一些实施例中，金属栅极堆叠包含功函数材料(work function material，WFM)层。实例p型功函数金属包括Mo、Ru、Ir、Pt、PtSi、MoN、TiN、Al、W、HfN、WN、NiSix、ZrSi2、MoSi2，及/或TaSi2。至少一些p型功函数材料具有大于约4.5的功函数。实例n型功函数金属包括Ti、Al、Ta、ZrSi2、Ag、TaN、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、TaSix、Mn,及/或Zr。至少一些n型功函数材料具有小于约4.5的功函数。WFM层可包含多个层。在一些实施例中，阻障层在形成WFM层之前形成。WFM层由CVD、PVD、镀敷或其他合适技术中的至少一者形成。在一些实施例中，金属栅极堆叠包含填充层。在一些实施例中，填充层包含钨(W)或其他合适材料中的至少一者。填充层可由ALD、PVD、CVD或其他合适技术中的至少一者形成。根据一些实施例，平坦化工艺经执行以移除在电极空腔外部形成电极175的材料的数个部分。介电层170侧向定位于电极175之间。电极175的其他结构及/或组态是在本揭露的范畴内。
在电极175与用于形成晶体管的栅极结构的金属栅极替换工艺并行地形成的实施例中，栅极介电层可在形成电极之前形成。遮蔽蚀刻工艺可用以在形成电极175之前移除栅极介电层，使得电极175接触导电层130的末端130E。
参看图11，根据一些实施例，介电层185形成于电阻器180上方，且互连结构190形成于介电层185中。在一些实施例中，互连结构190包含接线部分190L及连通柱(verticalinterconnect access,VIA)部分190V。在一些实施例中，互连结构190以任何数目种方式，诸如由单一镶嵌工艺、双重镶嵌工艺、沟槽硅化工艺及/或其他合适技术来形成。在一些实施例中，互连结构190包含阻障层、晶种层、金属填充层及/或其他合适层。在一些实施例中，金属填充层包含钨、铝、铜、钴及/或其他合适材料。互连结构190的其他结构及/或组态是在本揭露的范畴内。在一些实施例中，互连结构190的连通柱部分190V接触电极175。连通柱部分190V可位于半导体结构100的装置层中，且接线部分190L可位于半导体结构100的第一金属化层，诸如M1层中。
介电层125、导电层130及电极175界定电阻器180。减小导电层130的部分130C的厚度增大每单位面积电阻器的电阻。增大的电阻允许电阻器180具有较小占地面积，借此增大装置密度。
图12至图16图示根据一些实施例的各种制造阶段的半导体结构100。图12至图16图示根据一些实施例的用以减小导电层的厚度的诸如蚀刻工艺的移除工艺以及诸如氧化工艺的改质工艺两者的实施。图12至图16包括在对应于电阻器的轴向长度的方向上截取的待形成于半导体结构100中的电阻器的轴向长度视图及通过电阻器在对应于电阻器的宽度的方向上截取的宽度视图。图12至图16的工艺流程以绘示于图7中的半导体结构100开始，其中导电层130的部分130C在图7中已薄化，且因此导电材料130由改质工艺的进一步薄化描绘于图12至图16中。
参看图12，根据一些实施例，部分130C的一部分经改质以形成介电层130M。相较于导电层130的材料，介电层130M的材料具有较大电阻。部分130C可使用氧化工艺，诸如热氧化工艺、电浆氧化工艺或某其他合适氧化工艺改质，以形成导电层130的材料的氧化物以形成介电层130M。举例而言，对于导电层130的材料TiN，介电层130M的材料为TiON。形成介电层130M进一步降低部分130C的剩余材料的厚度T3。
参看图13，根据一些实施例，介电层170形成于空腔165及帽层142中，侧壁间隔物150的数个部分及介电层155的部分经移除。介电层170形成于空腔165中且帽层142及介电层155上方。诸如化学机械平坦化(chemical mechanical planarization，CMP)的平坦化工艺经执行以移除介电层170在帽层142及介电层155上方的部分以移除帽层142且减小侧壁间隔物150的高度。移除帽层142暴露牺牲层135。
参看图14，根据一些实施例，牺牲层135的末端部分135E经移除以界定电极空腔175C。蚀刻工艺经执行以移除牺牲层135的末端部分135E。在一些实施例中，蚀刻工艺对于牺牲层135的材料为选择性的。
参看图15，根据一些实施例，电极175形成于电极空腔175C上方。在一些实施例中，电极175包含金属栅极堆叠中的任何数目个合适层。在一些实施例中，金属栅极堆叠包含功函数材料(work function material，WFM)层。实例p型功函数金属包括Mo、Ru、Ir、Pt、PtSi、MoN、TiN、Al、W、HfN、WN、NiSix、ZrSi2、MoSi2，及/或TaSi2。至少一些p型功函数材料具有大于约4.5的功函数。实例n型功函数金属包括Ti、Al、Ta、ZrSi2、Ag、TaN、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、TaSix、Mn,及/或Zr。至少一些n型功函数材料具有小于约4.5的功函数。WFM层可包含多个层。在一些实施例中，阻障层在形成WFM层之前形成。WFM层由CVD、PVD、镀敷或其他合适技术中的至少一者形成。在一些实施例中，金属栅极堆叠包含填充层。在一些实施例中，填充层包含钨(W)或其他合适材料中的至少一者。填充层可由ALD、PVD、CVD或其他合适技术中的至少一者形成。根据一些实施例，平坦化工艺经执行以移除在电极空腔外部形成电极175的材料的数个部分。介电层170侧向定位于电极175之间。电极175的其他结构及/或组态是在本揭露的范畴内。
在电极175与用于形成晶体管的栅极结构的金属栅极替换工艺并行地形成的实施例中，栅极介电层可在形成电极之前形成。遮蔽蚀刻工艺可用以在形成电极175之前移除栅极介电层，使得电极175接触导电层130的末端130E。
参看图16，根据一些实施例，介电层185形成于电阻器180上方，且互连结构190形成于介电层185中。在一些实施例中，互连结构190包含接线部分190L及连通柱部分190V。在一些实施例中，互连结构190以任何数目种方式，诸如由单一镶嵌工艺、双重镶嵌工艺、沟槽硅化工艺及/或其他合适技术来形成。在一些实施例中，互连结构190包含阻障层、晶种层、金属填充层及/或其他合适层。在一些实施例中，金属填充层包含钨、铝、铜、钴及/或其他合适材料。互连结构190的其他结构及/或组态是在本揭露的范畴内。在一些实施例中，互连结构190的连通柱部分190V接触电极175。连通柱部分190V可位于半导体结构100的装置层中，且接线部分190L可位于半导体结构100的第一金属化层，诸如M1层中。
介电层125、导电层130、导电层130的介电层130M及电极175界定电阻器180。减小导电层130的部分130C的厚度增大每单位面积电阻器的电阻。形成介电层130M进一步增大每单位面积的电阻。增大的电阻允许电阻器180具有较小占地面积，借此增大装置密度。
图17至图21图示根据一些实施例的各种制造阶段的半导体结构100。图17至21图图示根据一些实施例的用以减小导电层的厚度的诸如氧化工艺的改质工艺的实施。图17至图21包括在对应于电阻器的轴向长度的方向上截取的待形成于半导体结构100中的电阻器的轴向长度视图及通过电阻器在对应于电阻器的宽度的方向上截取的宽度视图。图17至图21的工艺流程以绘示于图6中的半导体结构100开始。
参看图17，根据一些实施例，导电层130的一部分经改质以界定导电层130的一部分130C及末端130E且在部分130C上方形成介电层130M。部分130C具有小于末端130E的厚度T2的厚度T4。在改质工艺期间，导电层130的材料的一部分经消耗，从而致使部分130C的剩余材料的减小厚度。相较于导电层130的材料，介电层130M的材料具有较大电阻。导电层130可使用氧化工艺，诸如热氧化工艺、电浆氧化工艺或某其他合适氧化工艺改质，以形成导电层130的材料的氧化物以形成介电层130M。举例而言，对于导电层130的材料TiN、介电层130M的材料为TiON。形成介电层130M进一步降低部分130C的厚度T3。
参看图18，根据一些实施例，介电层170形成于空腔165及帽层142中，侧壁间隔物150的数个部分及介电层155的部分经移除。介电层170形成于空腔165中且帽层142及介电层155上方。诸如化学机械平坦化(chemical mechanical planarization，CMP)的平坦化工艺经执行以移除介电层170在帽层142及介电层155上方的部分以移除帽层142且减小侧壁间隔物150的高度。移除帽层142暴露牺牲层135。
参看图19，根据一些实施例，牺牲层135的末端部分135E经移除以界定电极空腔175C。蚀刻工艺经执行以移除牺牲层135的末端部分135E。在一些实施例中，蚀刻工艺对于牺牲层135的材料为选择性的。
参看图20，根据一些实施例，电极175形成于电极空腔175C上方。在一些实施例中，电极175包含金属栅极堆叠中的任何数目个合适层。在一些实施例中，金属栅极堆叠包含功函数材料(work function material，WFM)层。实例p型功函数金属包括Mo、Ru、Ir、Pt、PtSi、MoN、TiN、Al、W、HfN、WN、NiSix、ZrSi2、MoSi2，及/或TaSi2。至少一些p型功函数材料具有大于约4.5的功函数。实例n型功函数金属包括Ti、Al、Ta、ZrSi2、Ag、TaN、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、TaSix、Mn,及/或Zr。至少一些n型功函数材料具有小于约4.5的功函数。WFM层可包含多个层。在一些实施例中，阻障层在形成WFM层之前形成。WFM层由CVD、PVD、镀敷或其他合适技术中的至少一者形成。在一些实施例中，金属栅极堆叠包含填充层。在一些实施例中，填充层包含钨(W)或其他合适材料中的至少一者。填充层可由ALD、PVD、CVD或其他合适技术中的至少一者形成。根据一些实施例，平坦化工艺经执行以移除在电极空腔外部形成电极175的材料的数个部分。介电层170侧向定位于电极175之间。电极175的其他结构及/或组态是在本揭露的范畴内。
在电极175与用于形成晶体管的栅极结构的金属栅极替换工艺并行地形成的实施例中，栅极介电层可在形成电极之前形成。遮蔽蚀刻工艺可用以在形成电极175之前移除栅极介电层，使得电极175接触导电层130的末端130E。
参看图21，根据一些实施例，介电层185形成于电阻器180上方，且互连结构190形成于介电层185中。在一些实施例中，互连结构190包含接线部分190L及连通柱部分190V。在一些实施例中，互连结构190以任何数目种方式，诸如由单一镶嵌工艺、双重镶嵌工艺、沟槽硅化工艺及/或其他合适技术来形成。在一些实施例中，互连结构190包含阻障层、晶种层、金属填充层及/或其他合适层。在一些实施例中，金属填充层包含钨、铝、铜、钴及/或其他合适材料。互连结构190的其他结构及/或组态是在本揭露的范畴内。在一些实施例中，互连结构190的连通柱部分190V接触电极175。连通柱部分190V可位于半导体结构100的装置层中，且接线部分190L可位于半导体结构100的第一金属化层，诸如M1层中。
介电层125、导电层130、导电层130的介电层130M及电极175界定电阻器180。通过形成经改质部分及消耗导电层130的一部分来减小导电层130的部分130C的厚度增大每单位面积电阻器的电阻。增大的电阻允许电阻器180具有较小占地面积，借此增大装置密度。
在一些实施例中，提供一种半导体结构。该半导体结构具有一第一介电层、该第一介电层上方的一导电层及该导电层的一第一部分上方的一第一电极。该导电层的该第一部分的一第一厚度大于该导电层的并未在该第一电极下方的一第二部分的一第二厚度。在一些实施例中，半导体结构还包含该导电层的一第三部分上方的一第二电极，其中该导电层的该第三部分的一第三厚度大于该导电层的该第二部分的该第二厚度，且该导电层的该第二部分并非在该第二电极下方。在一些实施例中，半导体结构还包含相邻于该第一电极的一第一侧壁间隔物或相邻于该第二电极的一第二侧壁间隔物。在一些实施例中，半导体结构还包含该导电层的该第二部分上方的一第二介电层，其中该第二介电层的一材料包含该导电层的一材料的一氧化物。在一些实施例中，半导体结构还包含一第二电极及一第三介电层，第二电极在该导电层的一第三部分上方，该第三介电层是在该第二介电层上方且在该第一电极与该第二电极之间。在一些实施例中，该第一介电层包含一高k介电质材料。
在一些实施例中，提供一种用于制造半导体结构的方法。该方法包括形成具有一第一介电层的一接线及在该第一介电层上方的一导电层，其中该导电层在一第一末端与一第二末端之间延伸。该方法包括减小该导电层的在该第一末端与该第二末端之间的一部分的一厚度。该方法包括在该导电层的该第一末端上方形成一第一电极。该导电层的在该第一末端与第二第二末端之间的该部分的一第一厚度小于该导电层的在该第一电极下方的该第一末端的一第二厚度。在一些实施例中，方法还包含在该导电层的该第一末端与该第二末端之间的该部分上方形成一第二介电层。在一些实施例中，减小该导电层的该部分的该厚度的步骤包含执行一蚀刻工艺以移除该导电层在该第一末端与该第二末端之间的一些。在一些实施例中，减小该导电层的该部分的该厚度的步骤包含将该导电层在该第一末端与该第二末端之间的一些转换为一第二介电层。在一些实施例中，转换该导电层的一些的步骤包含氧化该导电层在该第一末端与该第二末端之间的一些以形成该第二介电层。在一些实施例中，方法还包含在该第二介电层上方形成一第三介电层。在一些实施例中，方法还包含在该导电层的该第二末端上方形成一第二电极，其中该导电层在该第一末端与该第二末端之间的该部分的该第一厚度小于在该第二电极下方的该导电层的该第二末端的一第三厚度。
在一些实施例中，提供一种用于制造半导体结构的方法。该方法包括形成包含一第一介电层的一接线、该第一介电层上方的一导电层及在该导电层上方的一牺牲层，其中该导电层在一第一末端与一第二末端之间延伸。该方法包括移除该导电层上方的该牺牲层的一部分以界定该牺牲层的在该导电层的该第一末端上方的一第一末端部分及该牺牲层在该导电层的该第二末端上方的一第二末端部分。该方法包括减小该导电层的在该第一末端与该第二末端之间的一部分的一厚度。该方法包括在该导电层的该部分上方在该牺牲层的该第一末端部分与该牺牲层的该第二末端部分之间形成一第二介电层。该方法包括移除牺牲层的第一末端部分以界定暴露导电层的第一末端的第一空腔，及移除牺牲层的第二末端部分以界定暴露导电层的第二末端的第二空腔。该方法包括在第一空腔中形成第一电极，及在第二空腔中形成第二电极。在减小该导电层的该部分的该厚度之后，该导电层的该部分的一第一厚度小于该导电层的在该第一电极或该第二电极中的至少一者下方的一第二厚度。在一些实施例中，减小该导电层的该部分的该厚度的步骤包含执行一蚀刻工艺以移除该导电层的在该第一末端与该第二末端之间的一些。在一些实施例中，减小该导电层的该部分的该厚度的步骤包含将该导电层的在该第一末端与该第二末端之间的一些转换为一第三介电层。在一些实施例中，转换该导电层的一些的步骤包含氧化该导电层在该第一末端与该第二末端之间的一些以形成该第三介电层。在一些实施例中，该导电层包含钛及氮，且该第三介电层包含钛、氮及氧。在一些实施例中，方法还包含形成相邻于该接线的一侧壁间隔物；及形成相邻于该侧壁间隔物的一第三介电层，其中：形成该接线的步骤包含在该牺牲层上方形成一帽层；移除该牺牲层的在该导电层上方的该部分的步骤包含以下步骤：在该第三介电层上方且该帽层的数个部分上方形成一遮罩，该帽层的该些部分是在该牺牲层的该第一末端部分及该牺牲层的该第二末端部分上方；移除该帽层的一部分，该部分是在该牺牲层的在该导电层上方的该部分上方；及移除该牺牲层的在该导电层上方的该部分以界定一第三空腔；及在该导电层的该部分上方形成该第二介电层的步骤包含在该第三空腔中形成该第二介电层。在一些实施例中，方法还包含执行一平坦化工艺以移除该帽层、该侧壁间隔物的一部分及该第三介电层的一部分。
前述内容概述若干实施例的特征，使得熟习此项技术者可更佳地理解本揭露的各种态样。熟习此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的各种实施例的相同目的及/或达成相同优势的其他工艺及结构的基础。熟习此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代及替代而不偏离本揭露的精神及范畴。
尽管标的物已用对于结构特征或方法动作特定的语言进行了描述，但应理解，随附申请专利范围的标的物不必限于上文所描述的特定特征或动作。确切而言，上文描述的特定特征及动作揭示为实施申请专利范围中的至少一些的实例形式。
本文中提供实施例的各种操作。操作中的一些或全部经描述的次序不应解译为暗示，这些操作有必要为依赖于次序的。替代次序将了解为具有此描述内容的益处。另外，应理解，并非所有操作有必要存在于本文中提供的每一实施例中。另外，应理解，并非所有操作在一些实施例中为必要的。
应了解，在一些实施例中，例如出于理解简单及容易的目的，本文中所描绘的层、特征、组件等相对于彼此通过特定尺寸图示，诸如结构尺寸或定向，且同一结构的实际尺寸大体上不同于本文中所图示的尺寸。另外，例如，存在用于形成本文中所提及的层、区、特征、组件等的多种技术，诸如蚀刻技术、平坦化技术、植入技术、掺杂技术、旋涂技术、溅射技术、生长技术或诸如化学气相沉积(chemical vapor deposition，CVD)的沉积技术中的至少一者。
此外，“例示性”本文中用以意谓充当实例、个例、图示等，且不必为有利的。如本申请案中所使用，“或”意欲意谓包括“或”而非排他性“或”。此外，如本申请案及随附申请专利范围中使用的“一”通常解译为意谓“一或多个”，除非以其他方式指定或自针对单数形式的上下文为清楚的。又，A及B及/或类似者中的至少一者通常意谓A或B或A及B两者。此外，在使用“包括”、“具有(having)”、“具有(has)”、“具有(with)”或其变形的程度上，此类术语意欲以类似于术语“包含”的方式包括。又，除非以其他方式指定，否则“第一”、“第二”或“类似者”并非意欲暗示临时态样、空间态样、次序等。确切而言，此类术语仅用作特征、元素、术语等的识别符、名称等。举例而言，第一组件及第二组件通常对应于元素A及元素B，或两个不同或两个等同组件或相同组件。
此外，尽管本揭露已关于一或多个实施来展示且描述，但等效替代及修改对于熟习此项技术者基于此说明书及随附图示的读取及理解而发生。发明内容包含所有此类修改及交替，且仅受以下申请专利范围的范畴限制。详言之，关于由上述元件(例如，组件、资源等)执行的各种功能，用以描述此类元件的术语意欲对应于执行所描述元件(例如，功能上等效)的指定功能的任何元件，除非以其他方式指示，尽管并非结构上等效于所揭示结构。此外，虽然本揭露的特定特征可能已关于若干实施中的仅一者来揭示，但此类特征可与其他实施的一或多个其他特征组合，此是由于可为所要的且对于任何给定或特定应用为有利的。

Claims (10)

1.一种半导体结构，其特征在于，包含：
一第一介电层；
该第一介电层上方的一导电层；及
该导电层的一第一部分上方的一第一电极，其中：
该导电层的该第一部分的一第一厚度大于该导电层的并未在该第一电极下方的一第二部分的一第二厚度。
2.如权利要求1所述的半导体结构，其特征在于，还包含：
该导电层的一第三部分上方的一第二电极，其中：
该导电层的该第三部分的一第三厚度大于该导电层的该第二部分的该第二厚度，且该导电层的该第二部分并非在该第二电极下方。
3.如权利要求2所述的半导体结构，其特征在于，还包含以下各者中的至少一者：
相邻于该第一电极的一第一侧壁间隔物或相邻于该第二电极的一第二侧壁间隔物。
4.如权利要求1所述的半导体结构，其特征在于，还包含：
该导电层的该第二部分上方的一第二介电层，其中：
该第二介电层的一材料包含该导电层的一材料的一氧化物。
5.如权利要求4所述的半导体结构，其特征在于，还包含：
该导电层的一第三部分上方的一第二电极；及
一第三介电层，该第三介电层是在该第二介电层上方且在该第一电极与该第二电极之间。
6.如权利要求1所述的半导体结构，其特征在于：
该第一介电层包含一高k介电质材料。
7.一种用于制造半导体结构的方法，其特征在于，包含：
形成包含一第一介电层的一接线及在该第一介电层上方的一导电层，其中该导电层在一第一末端与一第二末端之间延伸；
减小该导电层在该第一末端与该第二末端之间的一部分的一厚度；及
在该导电层的该第一末端上方形成一第一电极，其中：
该导电层在该第一末端与该第二末端之间的该部分的一第一厚度小于在该第一电极下方的该导电层的该第一末端的一第二厚度。
8.如权利要求7所述的方法，其特征在于，还包含：
在该导电层的该第一末端与该第二末端之间的该部分上方形成一第二介电层。
9.如权利要求7所述的方法，其特征在于，减小该导电层的该部分的该厚度的步骤包含：
执行一蚀刻工艺以移除该导电层在该第一末端与该第二末端之间的一些。
10.一种用于制造半导体结构的方法，其特征在于，包含：
形成包含一第一介电层的一接线、该第一介电层上方的一导电层及在该导电层上方的一牺牲层，其中该导电层在一第一末端与一第二末端之间延伸；
移除该导电层上方的该牺牲层的一部分以界定该牺牲层在该导电层的该第一末端上方的一第一末端部分及该牺牲层在该导电层的该第二末端上方的一第二末端部分；
减小该导电层在该第一末端与该第二末端之间的一部分的一厚度；
形成一第二介电层在该牺牲层的该第一末端部分与该牺牲层的该第二末端部分之间的该导电层的该部分上方；
移除该牺牲层的该第一末端部分以界定暴露该导电层的该第一末端的一第一空腔；
移除该牺牲层的该第二末端部分以界定暴露该导电层的该第二末端的一第二空腔；
在该第一空腔中形成一第一电极；及
在该第二空腔中形成一第二电极，其中：
在减小该导电层的该部分的该厚度之后，该导电层的该部分的一第一厚度小于该导电层的在该第一电极或该第二电极中的至少一者下方的一第二厚度。
CN202310151140.8A 2022-02-28 2023-02-22 半导体结构及其制造方法 Pending CN116314149A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/682,721 US20230275121A1 (en) 2022-02-28 2022-02-28 Semiconductor structure and method of manufacture
US17/682,721 2022-02-28

Publications (1)

Publication Number Publication Date
CN116314149A true CN116314149A (zh) 2023-06-23

Family

ID=86778938

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310151140.8A Pending CN116314149A (zh) 2022-02-28 2023-02-22 半导体结构及其制造方法

Country Status (3)

Country Link
US (1) US20230275121A1 (zh)
CN (1) CN116314149A (zh)
TW (1) TWI820691B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW495959B (en) * 2001-06-26 2002-07-21 Taiwan Semiconductor Mfg Highly precise semiconductor thin film resistor and the manufacturing method thereof
TWI249204B (en) * 2003-11-04 2006-02-11 Grace Semiconductor Mfg Corp Semiconductor resistance device, and manufacturing method for the same
US7986027B2 (en) * 2006-10-20 2011-07-26 Analog Devices, Inc. Encapsulated metal resistor
TWI416661B (zh) * 2009-12-29 2013-11-21 Ind Tech Res Inst 空隙製造方法、電阻式記憶元件及其製造方法
US8927385B2 (en) * 2012-12-17 2015-01-06 Texas Instruments Incorporated ZTCR poly resistor in replacement gate flow

Also Published As

Publication number Publication date
TWI820691B (zh) 2023-11-01
TW202336865A (zh) 2023-09-16
US20230275121A1 (en) 2023-08-31

Similar Documents

Publication Publication Date Title
US10096693B2 (en) Method for manufacturing semiconductor structure with multi spacers
US10658485B2 (en) Semiconductor device and manufacturing method thereof
CN106711045A (zh) 切割金属栅极的方法
CN107293640B (zh) 半导体器件及其形成方法
TWI729525B (zh) 半導體裝置及其製造方法
US20200312849A1 (en) Gate recess uniformity in vertical field effect transistor
US10707295B2 (en) Memory device and fabrication method thereof
US11764106B2 (en) Semiconductor device and method of manufacture
US10818768B1 (en) Method for forming metal cap layers to improve performance of semiconductor structure
CN106558501B (zh) 元件的金属栅极方案及形成所述金属栅极方案的方法
US20200058757A1 (en) Contact structures
US20210083046A1 (en) Semiconductor device with air gap on gate structure and method for forming the same
US10998227B2 (en) Metal insulator metal capacitor with extended capacitor plates
KR102549861B1 (ko) 반도체 디바이스의 콘택 플러그 구조물 및 그 형성 방법
US10229968B2 (en) Advanced metal insulator metal capacitor
CN110911493A (zh) 集成电路装置及其形成方法
US20230275121A1 (en) Semiconductor structure and method of manufacture
US11450758B2 (en) Gate structure of semiconductor device and method of forming same
US12027609B2 (en) Gate structure of semiconductor device and method of forming same
US20240105815A1 (en) Semiconductor structure and method of manufacture
US11393769B2 (en) Alignment structure for semiconductor device and method of forming same
US10998424B2 (en) Vertical metal-air transistor
US20210126101A1 (en) Gate structure of a semiconductor device and method of forming same
US20220328420A1 (en) Alignment Structure for Semiconductor Device and Method of Forming Same
CN114975253A (zh) 半导体元件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination