TW202410408A - 半導體結構及其形成方法 - Google Patents
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Abstract
本發明實施例提供一種半導體結構及其形成方法，其中，所述方法包括：提供基底，所述基底包括沿第一方向交替排列的疊層結構和第一隔離結構；在所述疊層結構和所述第一隔離結構中形成沿所述第一方向延伸的網格狀蝕刻凹槽；所述網格狀蝕刻凹槽將所述基底劃分為沿第二方向依次排列的第一區域和第二區域；所述第一方向和所述第二方向為所述基底所在平面內的任意兩個方向；在所述網格狀蝕刻凹槽中形成第二隔離結構；在所述第一區域和所述第二區域分別形成電晶體結構和電容結構，所述電晶體結構和所述電容結構通過所述第二隔離結構隔離。
Description
本發明關於半導體技術領域，關於但不限於一種半導體結構及其形成方法。
目前，半導體器件的積集度在不斷提高，例如，動態隨機記憶體（Dynamic Random Access Memory，DRAM）由原來的豎直結構轉變為水平結構，如此，可以實現三維堆疊，形成多層堆疊結構，進一步提高了DRAM的存儲密度。
然而，相關技術中的多層堆疊結構中，必須形成有支撐結構，通過支撐結構隔離電容結構和電晶體結構，否則會導致多層堆疊結構中電容結構和電晶體結構的長度不一致。
有鑑於此，本發明實施例提供一種半導體結構及其形成方法。
第一方面，本發明實施例提供一種半導體結構的形成方法，所述方法包括：
提供基底，所述基底包括沿第一方向交替排列的疊層結構和第一隔離結構；
在所述疊層結構和所述第一隔離結構中形成沿所述第一方向延伸的網格狀蝕刻凹槽；所述網格狀蝕刻凹槽將所述基底劃分為沿第二方向依次排列的第一區域和第二區域；所述第一方向和所述第二方向為所述基底所在平面內的任意兩個方向；
在所述網格狀蝕刻凹槽中形成第二隔離結構；
在所述第一區域和所述第二區域分別形成電晶體結構和電容結構，所述電晶體結構和所述電容結構通過所述第二隔離結構隔離。
在一些實施例中，所述疊層結構包括沿第三方向交替堆疊的犧牲層和隔離層；所述第三方向與所述基底所在的平面相交；所述犧牲層包括沿所述第三方向依次堆疊的第一犧牲層、第二犧牲層和第三犧牲層；
所述網格狀蝕刻凹槽通過以下步驟形成：
蝕刻所述疊層結構和所述第一隔離結構，形成沿所述第一方向延伸的子蝕刻凹槽；所述子蝕刻凹槽沿所述第二方向具有第一預設尺寸；
以所述子蝕刻凹槽暴露出的所述第一犧牲層和所述第三犧牲層的表面為蝕刻起點，沿所述第二方向，去除具有第二預設尺寸的所述第一犧牲層和具有所述第二預設尺寸的所述第三犧牲層，形成第一空間；
以所述子蝕刻凹槽暴露出的所述第一隔離結構的表面為蝕刻起點，沿所述第二方向，去除具有第三預設尺寸的所述第一隔離結構，形成第二空間；
所述子蝕刻凹槽、所述第一空間和所述第二空間共同構成所述網格狀蝕刻凹槽。
在一些實施例中，所述第一犧牲層和所述第三犧牲層沿所述第三方向具有第四預設尺寸；所述第四預設尺寸大於1.5倍的所述第一預設尺寸，且所述第二預設尺寸大於0.5倍的所述第一預尺寸。
在一些實施例中，所述第一隔離結構沿所述第一方向具有第五預設尺寸；
所述第五預設尺寸大於或者等於1.5倍的所述第一預設尺寸。
在一些實施例中，所述第二隔離結構包括第一隔離層和第二隔離層；其中，所述第二隔離層通過以下步驟形成：
在所述網格狀蝕刻凹槽中形成第一初始隔離層；其中，所述第一初始隔離層中形成有位於所述第一隔離結構之間和位於所述疊層結構之間的網格狀的空隙；
蝕刻去除位於所述第一隔離結構沿所述第二方向投影區域中的所述第一初始隔離層、以及位於所述第二區域中的所述第一隔離結構，暴露出位於所述疊層結構之間的空隙，形成蝕刻溝槽；
在所述蝕刻溝槽和暴露出的所述疊層結構之間的空隙中填充第一隔離材料；其中，位於所述空隙中的第一隔離材料構成所述第二隔離層。
在一些實施例中，所述電晶體結構通過以下步驟形成：
去除所述第一區域中的所述第二犧牲層，形成第一蝕刻凹槽；
在所述第一蝕刻凹槽中形成所述電晶體結構的通道結構；
去除所述第一區域中的所述第一犧牲層、所述第三犧牲層和所述第一隔離結構，暴露出所述通道結構；
在所述通道結構的表面形成閘極結構。
在一些實施例中，在所述第一蝕刻凹槽中形成所述電晶體結構的通道結構，包括：
在所述第一蝕刻凹槽中填充金屬氧化物材料，形成所述通道結構；所述金屬氧化物材料包括銦鎵氧化鋅。
在一些實施例中，在所述通道結構的表面形成閘極結構，包括：
在所述通道結構的表面依次形成閘極介電層和初始閘極導電層；
在所述初始閘極導電層之間的空隙、以及所述疊層結構之間的空隙中，形成第三隔離結構；
沿所述第二方向回刻所述初始閘極導電層，形成閘極導電層和第三空間；所述閘極介電層和所述閘極導電層共同構成所述閘極結構。
在一些實施例中，所述方法還包括：
形成沿所述第一方向依次排列、且沿所述第三方向延伸的多個位元線結構；其中，所述位元線結構與所述通道結構相接。
在一些實施例中，所述電容結構和所述第一隔離層通過以下步驟形成：
去除所述第二區域中的所述第二犧牲層，形成第二蝕刻凹槽；
蝕刻去除所述第二蝕刻凹槽暴露出來的所述第一初始隔離層，直至暴露出所述第二隔離層和所述通道結構，形成第四空間，剩餘的所述第一初始隔離層構成所述第一隔離層；
去除所述第二區域中的所述第一犧牲層和所述第三犧牲層，形成第三蝕刻凹槽；其中，所述第三蝕刻凹槽包括第二蝕刻凹槽和所述第四空間；
在所述第三蝕刻凹槽中形成電容結構。
在一些實施例中，在所述第三蝕刻凹槽中形成電容結構，包括：
在所述第三蝕刻凹槽的側壁依次形成第一電極層、電介電層和第二電極層，以形成所述電容結構；
其中，所述第一電極層與所述通道結構相接，所述第二電極層充滿所述第三蝕刻凹槽。
在一些實施例中，所述基底還包括基部；所述疊層結構和所述第一隔離結構形成於所述基部表面；所述第一隔離結構和所述疊層結構通過以下步驟形成：
在所述基部表面形成初始疊層結構，所述初始疊層結構包括沿所述第三方向依次堆疊的所述犧牲層和所述隔離層；
在所述初始疊層結構的表面形成具有預設圖案的光阻層，所述預設圖案包括沿所述第一方向間隔排列的子圖案；所述子圖案暴露出所述初始疊層結構；
通過所述光阻層，去除暴露出的所述初始疊層結構，形成沿所述第一方向間隔排列的隔離凹槽和所述疊層結構；
在所述隔離凹槽中形成所述第一隔離結構。
在一些實施例中，所述第一初始隔離層與所述基部之間的蝕刻選擇比大於所述第二隔離層與所述基部之間蝕刻選擇比。
第二方面，本發明實施例提供一種半導體結構，所述半導體結構包括：
基底；
位於所述基底中的第二隔離結構，所述第二隔離結構包括第二隔離層和環繞部分所述第二隔離層的第一隔離層；所述第二隔離結構將所述基底劃分為沿第二方向依次排列的第一區域和第二區域；
位於所述第一區域、且沿第一方向和第三方向陣列排列的電晶體結構、以及位於所述第二區域、且沿所述第一方向和所述第三方向陣列排列的電容結構；其中，所述電晶體結構與所述電容結構通過所述第一隔離層和所述第二隔離層隔離；所述第一方向和所述第二方向為所述基底所在平面內的任意兩個方向；所述第三方向與所述基底所在的平面相交。
在一些實施例中，所述基底包括基部；所述電晶體結構和所述電容結構位於所述基部表面；
所述第一隔離層與所述基部之間的蝕刻選擇比大於所述第二隔離層與所述基部之間蝕刻選擇比。
在一些實施例中，所述電晶體結構包括閘極結構；
所述閘極結構包括通道結構、位於所述通道結構表面的閘極介電層、以及位於所述閘極介電層表面的閘極導電層；其中，所述通道結構由金屬氧化物材料構成，所述金屬氧化物材料包括銦鎵氧化鋅。
在一些實施例中，所述通道結構包括沿所述第二方向的第一端和第二端；所述半導體結構還包括：與所述第一端相連接的位元線結構、以及與所述第二端相連接的電容結構；
其中，所述位元線結構沿所述第一方向依次排列、且沿所述第三方向延伸；
所述電容結構包括第一電極層、電介電層和第二電極層。
在一些實施例中，所述半導體結構還包括：隔離層；
所述隔離層位於沿所述第三方向相鄰的所述閘極結構之間，且所述隔離層位於沿所述第三方向相鄰的所述電容結構之間。
本發明實施例提供的半導體結構及其形成方法，通過形成第二隔離結構作為半導體結構中電晶體結構和電容結構之間的隔離結構，可以使得半導體結構中的每一層電晶體結構的長度一致、每一層電容結構的長度一致，另外，本發明實施例中，不用形成支撐結構，即可實現上述效果，簡化了半導體結構的製備製程流程。
下面將參照附圖更詳細地描述本發明公開的示例性實施方式。雖然附圖中顯示了本發明的示例性實施方式，然而應當理解，可以以各種形式實現本發明，而不應被這裡闡述的具體實施方式所限制。相反，提供這些實施方式是為了能夠更透徹地理解本發明，並且能夠將本發明公開的範圍完整的傳達給本領域的技術人員。
在下文的描述中，給出了大量的細節以便提供對本發明更為徹底的理解。然而，對於本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其它的例子中，為了避免與本發明發生混淆，對於本領域公知的一些技術特徵未進行描述；即，這裡不描述實際實施例的全部特徵，不詳細描述公知的功能和結構。
在附圖中，為了清楚，層、區、元件的尺寸以及其相對尺寸可能被誇大。自始至終相同附圖標記表示相同的元件。
應當明白，當元件或層被稱為“在……上”、“與……相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在……上”、“與……直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，儘管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。而當討論的第二元件、部件、區、層或部分時，並不表明本發明必然存在第一元件、部件、區、層或部分。
在此使用的術語的目的僅在於描述具體實施例並且不作為本發明的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括複數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特徵、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列專案的任何及所有組合。
在介紹本發明實施例之前，先定義一下以下實施例可能用到的描述立體結構的三個方向，以笛卡爾坐標系為例，三個方向可以包括X軸、Y軸和Z軸方向。基底可以包括處於正面的頂表面以及處於與正面相對的背面的底表面；在忽略頂表面和底表面的平整度的情況下，定義與基底頂表面和底表面的相交（例如垂直）的方向為第三方向。在基底的頂表面和底表面（即基底所在的平面）方向上，定義兩彼此相交（例如彼此垂直）的方向，例如可以定義疊層結構和第一隔離結構交替排列的方向為第一方向，定義第一隔離結構的延伸方向為第二方向，基於第一方向和第二方向可以確定基底的平面方向。本發明實施例中，第一方向、第二方向和第三方向可以兩兩相互垂直，在其它實施例中，第一方向、第二方向和第三方向也可以不垂直。本發明實施例中，定義第一方向為X軸方向，定義第二方向為Y軸方向，定義第三方向為Z軸方向。
本發明實施例提供一種半導體結構的形成方法，圖1為本發明實施例提供的半導體結構形成方法的流程示意圖，如圖1所示，半導體結構的形成方法包括以下步驟：
步驟S101，提供基底，基底包括沿第一方向交替排列的疊層結構和第一隔離結構。
本發明實施例中，基底至少包括基部；基部可以是矽基部，基部也可以包括其它半導體元素，例如：鍺（Ge），或包括半導體化合物，例如：碳化矽（SiC）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）或銻化銦（InSb），或包括其它半導體合金，例如：矽鍺（SiGe）、磷化砷鎵（GaAsP）、砷化銦鋁（AlInAs）、砷化鎵鋁（AlGaAs）、砷化銦鎵（GaInAs）、磷化銦鎵（GaInP）、及/或磷砷化銦鎵（GaInAsP）或其組合。
本發明實施例中，疊層結構包括沿第三方向由下至上交替堆疊的犧牲層和隔離層；犧牲層包括沿第三方向依次堆疊的第一犧牲層、第二犧牲層和第三犧牲層。
在一些實施例中，因為後續需要去除部分第一犧牲層和部分第三犧牲層，保留第二犧牲層。因此，在去除部分第一犧牲層和部分第三犧牲層的製程過程中，第一犧牲層與基部之間的蝕刻選擇比等於第三犧牲層與基部之間的蝕刻選擇比，且第一犧牲層與基部之間的蝕刻選擇比大於第二犧牲層與基部之間的蝕刻選擇比，或者，第三犧牲層與基部之間的蝕刻選擇比大於第二犧牲層與基部之間的蝕刻選擇比，從而在蝕刻過程中不僅可以同時去除部分第一犧牲層和部分第三犧牲層，還可以實現在去除第一犧牲層和第三犧牲層時，不損傷第二犧牲層。
本發明實施例中，第一犧牲層和第三犧牲層可以為同一種材料層，例如為氮化矽層，第二犧牲層可以是多晶矽層，隔離層可以是氧化矽或者氮氧化矽層。第一隔離結構的材料可以是Low K（低介電常數）材料或其他適合的材料。
步驟S102，在疊層結構和第一隔離結構中形成沿第一方向延伸的網格狀蝕刻凹槽；網格狀蝕刻凹槽將基底劃分為沿第二方向依次排列的第一區域和第二區域。
本發明實施例中，第一區域和第二區域可以分別用於形成不同的功能結構，例如，第一區域可以用於形成閘極結構、字元線結構、位元線結構，第二區域可以用於形成電容結構。
本發明實施例中的網格狀蝕刻凹槽在沿第二方向上的兩側均呈網格狀，且在第二方向上具有一定的厚度。
步驟S103，在網格狀蝕刻凹槽中形成第二隔離結構。
本發明實施例中，第二隔離結構包括第二隔離層和環繞部分第二隔離層的第一隔離層，且本發明實施例中，第一隔離層與基部之間的蝕刻選擇比大於第二隔離層與基部之間蝕刻選擇比。例如，第一隔離層的材料可以是low K材料，第二隔離層的材料可以是氧化矽。
步驟S104，在第一區域和第二區域分別形成電晶體結構和電容結構，電晶體結構和電容結構通過第二隔離結構隔離。
本發明實施例中，電晶體結構包括閘極結構、源極和汲極；閘極結構可以是雙閘結構或者全環閘結構。
本發明實施例中，多個電晶體結構和電容結構在第三方向上堆疊形成的堆疊結構可以形成三維的半導體結構，如此，可以提高半導體結構的積集度，實現微縮。另外，本發明實施例中，通過第二隔離結構（即第一隔離層和第二隔離層）增大了閘極結構與電容結構之間的距離，並且採用Low K和氧化矽分別作為第一隔離層和第二隔離層，可以減小半導體結構的寄生電容，從而減小電容電阻延遲，提高半導體結構的回應時間。
本發明實施例中，通過形成第二隔離結構作為半導體結構中電晶體結構和電容結構之間的隔離結構，可以使得半導體結構中的每一層電晶體結構的長度一致、每一層電容結構的長度一致，另外，本發明實施例中，不用形成支撐結構，即可實現上述效果，簡化了半導體結構的製備製程流程。
圖2a~2u為本發明實施例提供的半導體結構形成過程中的結構示意圖，下面結合圖2a~2u對本發明實施例提供的半導體結構的形成過程進行詳細的說明。其中，圖2a和2b為三維視圖，圖2c~2u示出了半導體結構形成過程中的俯視圖和沿a-a'的剖視圖。
首先，執行步驟S101，提供基底，基底包括沿第一方向交替排列的疊層結構和第一隔離結構。
在一些實施例中，基底還包括基部；疊層結構和第一隔離結構位於基部表面。
本發明實施例中，基部可以是矽基部，基部也可以包括其它半導體元素，例如：鍺，或包括半導體化合物，例如：碳化矽或者砷化鎵。
在一些實施例中，疊層結構和第一隔離結構通過以下步驟形成：在基部表面形成初始疊層結構，初始疊層結構包括沿第三方向依次堆疊的犧牲層和隔離層；在初始疊層結構的表面形成具有預設圖案的光阻層，預設圖案包括沿第一方向間隔排列的子圖案；子圖案暴露出初始疊層結構；通過光阻層，去除暴露出的初始疊層結構，形成沿第一方向間隔排列的隔離凹槽；在隔離凹槽中形成第一隔離結構。
本發明實施例中，初始疊層結構中的犧牲層和隔離層的層數可以根據需要的存儲密度來設置，犧牲層和隔離層的層數越多，最終所形成的半導體結構的積集度更高。
如圖2a所示，在基部10的表面形成初始疊層結構11a，初始疊層結構11a包括沿Z軸方向由下至上交替堆疊的犧牲層12和隔離層13，犧牲層12包括沿Z軸方向依次堆疊的第一犧牲層121、第二犧牲層122和第三犧牲層123。
本發明實施例中，第一犧牲層121和第三犧牲層123的材料可以是氮化矽，第二犧牲層122的材料可以是多晶矽，隔離層的材料可以是氧化矽。
本發明實施例中，第一犧牲層121和第三犧牲層123沿Z軸方向具有第四預設尺寸L4，第四預設尺寸L4為30~60奈米（nm）。第二犧牲層122沿Z軸方向的尺寸為20~40nm，隔離層123沿Z軸方向的尺寸為20~50nm。
本發明實施例中，第一犧牲層121、第二犧牲層122、第三犧牲層123和隔離層13可以通過以下任一沉積製程形成：化學氣相沉積（Chemical Vapor Deposition，CVD）製程、物理氣相沉積（Physical Vapor Deposition，PVD）製程、原子層沉積（Atomic Layer Deposition，ALD）製程、旋塗製程、塗敷製程或薄膜製程。
如圖2a~2c所示，在初始疊層結構11a的表面形成具有預設圖案的光阻層（未示出），預設圖案包括沿X軸方向間隔排列的子圖案F；子圖案F暴露出初始疊層結構11a；通過光阻層，去除暴露出的初始疊層結構11a，形成沿X軸方向交替排列的疊層結構11和隔離凹槽14。
本發明實施例中，隔離凹槽14沿X軸方向具有第五預設尺寸L5，第五預設尺寸L5為30~60nm。
本發明實施例中，可以通過高縱橫比蝕刻（High Aspect Ratio，HAR）技術蝕刻去除暴露出的初始疊層結構11a，形成疊層結構11和隔離凹槽14。
本發明實施例中，形成疊層結構11和隔離凹槽14之後，半導體結構的形成方法還包括：去除具有預設圖案的光阻層，暴露出疊層結構11的上表面（如圖2b和2c所示）。
如圖2d所示，第一隔離結構可以通過以下步驟形成：在隔離凹槽14中填充第二隔離材料，形成第一隔離結構15。其中，第二隔離材料可以是Low K材料或其他適合的材料。
接下來，執行步驟S102，在疊層結構和第一隔離結構中形成沿第一方向延伸的網格狀蝕刻凹槽。
在一些實施例中，網格狀蝕刻凹槽可以通過以下步驟形成：蝕刻疊層結構和第一隔離結構，形成沿第一方向延伸的子蝕刻凹槽；子蝕刻凹槽沿第二方向具有第一預設尺寸；以子蝕刻凹槽暴露出的第一犧牲層和第三犧牲層的表面為蝕刻起點，沿第二方向，去除具有第二預設尺寸的第一犧牲層和具有第二預設尺寸的第三犧牲層，形成第一空間；以子蝕刻凹槽暴露出的第一隔離結構的表面為蝕刻起點，沿第二方向，去除具有第二預設尺寸的第一隔離結構，形成第二空間；子蝕刻凹槽、第一空間和第二空間共同構成網格狀蝕刻凹槽。
如圖2e所示，蝕刻疊層結構11和第一隔離結構15，形成沿X軸方向延伸的子蝕刻凹槽16；子蝕刻凹槽16沿Y軸方向具有第一預設尺寸L1。本發明實施例中，可以通過可以採用乾式蝕刻技術（例如等離子蝕刻技術、反應離子蝕刻技術或者離子銑技術）去除部分疊層結構11和部分第一隔離結構15。
本發明實施例中，子蝕刻凹槽用於定義電晶體的位置和通道結構的長度，相對於濕式蝕刻技術，乾式蝕刻形成的子蝕刻凹槽的製程穩定性更高。
在一些實施例中，第五預設尺寸L5大於或者等於1.5倍的第一預設尺寸L1，第一預設尺寸L1為20~40nm。
如圖2f所示，以子蝕刻凹槽16暴露出的第一犧牲層121和第三犧牲層123的表面為蝕刻起點，沿Y軸方向，去除具有第二預設尺寸L2的第一犧牲層121和具有第二預設尺寸L2的第三犧牲層123，形成第一空間H。
本發明實施例中，可以通過選擇性蝕刻製程去除具有第二預設尺寸L2的第一犧牲層121和具有第二預設尺寸L2的第三犧牲層123，在這個蝕刻過程中，第一犧牲層121與基部10之間的蝕刻選擇比等於第三犧牲層123與基部10之間的蝕刻選擇比，第一犧牲層121與基部10之間的蝕刻選擇比大於第二犧牲層122與基部10之間的蝕刻選擇比，且第三犧牲層123與基部10之間的蝕刻選擇比大於第二犧牲層122與基部10之間的蝕刻選擇比。
如圖2f和2g所示，以子蝕刻凹槽16暴露出的第一隔離結構15的表面為蝕刻起點，沿Y軸方向，去除具有第三預設尺寸L3的第一隔離結構15，形成第二空間I；子蝕刻凹槽16、第一空間H和第二空間I共同構成網格狀蝕刻凹槽17。
本發明實施例中，網格狀蝕刻凹槽17將基底劃分為第一區域A和第二區域B，由於第一區域A沿Y軸方向的尺寸決定了後續形成閘極結構中的通道的尺寸，因此，可以通過調節網格狀蝕刻凹槽的位置，實現調節閘極結構中通道的尺寸，進而可以實現調節閘極結構的控制能力，提高所形成半導體結構的性能。
在一些實施例中，第四預設尺寸L4大於1.5倍的第一預設尺寸L1，且第二預設尺寸L2大於0.5倍的第一預尺寸L1。例如，第二預設尺寸L2為10~20nm。
本發明實施例中，第三預設尺寸L3與第二預設尺寸L2可以相等也可以不相等，例如，第三預設尺寸L3為10~20nm。
接下來，執行步驟S103和步驟S104，在網格狀蝕刻凹槽中形成第二隔離結構；在第一區域和第二區域分別形成電晶體結構和電容結構，電晶體結構和電容結構通過第二隔離結構隔離。
在一些實施例中，第二隔離結構包括第一隔離層和第二隔離層；其中，第二隔離層可以通過以下步驟形成：在網格狀蝕刻凹槽中形成第一初始隔離層；其中，第一初始隔離層中形成有位於第一隔離結構之間和位於疊層結構之間的網格狀的空隙；蝕刻去除位於第一隔離結構沿第二方向投影區域中的第一初始隔離層、以及位於第二區域中的第一隔離結構，暴露出位於疊層結構之間的空隙，形成蝕刻溝槽；在蝕刻溝槽和暴露出的疊層結構之間的空隙中填充第一隔離材料；其中，位於空隙中的第一隔離材料構成第二隔離層。
如圖2h所示，在網格狀蝕刻凹槽17中形成第一初始隔離層18a；其中，第一初始隔離層18a中形成有位於第一隔離結構15之間、且位於疊層結構11之間的網格狀的空隙18b。
本發明實施例中，第一初始隔離層18a可以通過原子層沉積製程形成，以提高所形成的第一初始隔離層18a的膜層品質。
本發明實施例中，由於第四預設尺寸L4大於1.5倍的第一預設尺寸L1，且第二預設尺寸L2大於0.5倍的第一預尺寸L1，因此，在形成第一初始隔離層18a之後，第一初始隔離層18a中形成有位於第一隔離結構15之間和位於疊層結構11之間的網格狀的空隙18b，網格狀的空隙18b為後續形成第二隔離層預留了空間。
如圖2i和2j所示，蝕刻去除位於第一隔離結構15沿Y軸方向投影區域中的第一初始隔離層18a和位於第二區域B的第一隔離結構15，暴露出位於疊層結構11之間的空隙，形成蝕刻溝槽19；在蝕刻溝槽19和暴露出的疊層結構11之間的空隙18b中填充第一隔離材料20a；其中，位於空隙18b中的第一隔離材料20a構成第二隔離層20。第一隔離材料20a可以是氧化矽或者其他適合的材料。
本發明實施例中，可以通過乾式蝕刻技術去除第一隔離結構15沿Y軸方向投影區域中的第一初始隔離層18a和位於第二區域B的第一隔離結構15，相對於濕式蝕刻技術，乾式蝕刻技術的製程穩定性更高。
在一些實施例中，電晶體結構包括閘極結構、源極和汲極。
在一些實施例中，閘極結構、源極和汲極可以通過以下步驟形成：去除第一區域中的第二犧牲層，形成第一蝕刻凹槽；在第一蝕刻凹槽中形成電晶體結構的通道結構；去除第一區域中的第一犧牲層和第三犧牲層，暴露出通道結構；在通道結構的表面形成閘極結構。
請繼續參見圖2i和2j，去除第一區域A中的第二犧牲層122，形成第一蝕刻凹槽21a。本發明實施例可以採用濕式蝕刻製程側向蝕刻的方式去除第一區域A中的第二犧牲層122，蝕刻溶液可以是稀釋的氫氟酸溶液，也可以是稀釋氫氟酸與氨水的混合溶液。
需要說明的是，在側向蝕刻形成第一蝕刻凹槽21a過程中，第二犧牲層122與基部10之間的蝕刻選擇比大於第一犧牲層121與基部10之間的蝕刻選擇比，且，第二犧牲層122與基部10之間的蝕刻選擇比大於第三犧牲層123與基部10之間的蝕刻選擇比，例如，第二犧牲層122與基部10之間的蝕刻選擇比為第一犧牲層121與基部10之間的蝕刻選擇比的10倍以上。
在一些實施例中，如圖2k所示，在第一蝕刻凹槽21a中填充金屬氧化物材料，形成通道結構21；金屬氧化物材料包括銦鎵氧化鋅（Indium Gallium Zinc Oxide，IGZO）。
如圖2l所示，在形成通道結構21之後，半導體結構的形成方法還包括：去除位於第一區域A中的第一犧牲層121、第三犧牲層123和第一隔離結構15，形成位於相鄰疊層結構之間的間隙J2、以及位於隔離層13和通道結構21之間的間隙J1。例如，可以採用濕式蝕刻製程側向蝕刻的方式去除第一區域A中的第一犧牲層121、第三犧牲層123和第一隔離結構15。
在一些實施例中，在去除位於第一區域A中的第一犧牲層121、第三犧牲層123和第一隔離結構15之後，半導體的形成方法還包括，對通道結構21沿Y軸方向的第一端C進行離子注入，形成源極或者汲極。
在一些實施例中，閘極結構可以通過以下步驟形成：在通道結構的表面依次形成閘極介電層和初始閘極導電層；在初始閘極導電層之間的空隙、以及疊層結構之間的空隙中，形成第三隔離結構；沿第二方向回刻初始閘極導電層，形成閘極導電層和第三空間；閘極介電層和閘極導電層共同構成閘極結構。
如圖2m所示，在通道結構21的表面依次沉積閘極介電材料和閘極導電材料，形成閘極介電層221和初始閘極導電層222a。本發明實施例中，閘極介電材料可以是氧化矽或者其它適合的材料；閘極導電材料可以是任意一種導電性能較好的材料，例如為鈦、氮化鈦、鎢、鈷、鉑、鈀、釕、銅。
本發明實施例中，閘極介電層221和初始閘極導電層222a可以通過任意一種合適的沉積製程形成，例如，化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程。
請繼續參見圖2l和2m，在初始閘極導電層222a之間的空隙、以及疊層結構之間的空隙J2中沉積第三隔離材料，形成第三隔離結構23。第三隔離材料可以是氧化矽或者其他任意一種適合的材料。
如圖2m和2n所示，沿Y軸方向回刻初始閘極導電層222a，形成閘極導電層222和第三空間J；閘極介電層221和閘極導電層222構成閘極結構22。
本發明實施例中，多個閘極結構在Z軸方向上堆疊形成的堆疊結構可以形成三維的半導體結構，如此，可以提高半導體結構的積集度，實現微縮。
在一些實施例中，如圖2n和2o所示，半導體結構的形成方法還包括：在第三空間J中沉積第三隔離材料，形成第四隔離結構23a，第四隔離結構23a與第三隔離結構23共同構成沿Z軸方向相鄰的閘極結構的隔離結構。
在一些實施例中，半導體結構的形成方法還包括：形成沿第一方向依次排列、且沿第三方向延伸的多個位元線結構；其中，位元線結構與通道結構相接。
如圖2p所示，位元線結構24沿X軸方向依次排列、且沿Z軸方向延伸，且每個位元線結構24與沿Z軸方向排列的通道柱的第一端C相接。
本發明實施例中，位元線結構24的材料包括：鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、氮化鈦（TiN）、含鈦金屬層、多晶矽或其任何組合。
本發明實施例中，在形成位元線結構之後，半導體結構的形成方法還包括：在第二區域形成電容結構。
在一些實施例中，電容結構和第一隔離層可以通過以下步驟形成：去除第二區域中的第二犧牲層，形成第二蝕刻凹槽；蝕刻去除第二蝕刻凹槽暴露出來的第一初始隔離層，直至暴露出第二隔離層和通道結構，形成第四空間，剩餘的第一初始隔離層構成第一隔離層；去除第二區域中的第一犧牲層和第三犧牲層，形成第三蝕刻凹槽；其中，第三蝕刻凹槽包括第二蝕刻凹槽和第四空間；在第三蝕刻凹槽中形成電容結構。
如圖2p和2q所示，去除第二區域B中的第二犧牲層122，形成第二蝕刻凹槽26。
如圖2q~2s所示，蝕刻去除第二蝕刻凹槽26暴露出來的第一初始隔離層18a，直至暴露出第二隔離層20和通道結構21的第二端D，形成第四空間K，剩餘的第一初始隔離層18a構成第一隔離層18。本發明實施例中，第一隔離層18可以與第二區域B中的第一犧牲層121和第三犧牲層123接觸（如圖2r所示），第一隔離層18還可以與第二區域B中的第一犧牲層121和第三犧牲層123不接觸（如圖2s所示）。
在一些實施例中，第一初始隔離層18a與基部10之間的蝕刻選擇比大於第二隔離層20與基部10之間蝕刻選擇比，如此，可以在蝕刻去除第一初始隔離層時，不損傷第二隔離層，即第二隔離層可以作為蝕刻過程中的蝕刻停止層。
如圖2s~2u所示，去除第二區域B中的第一犧牲層121和第三犧牲層123，形成第三蝕刻凹槽27；其中，第三蝕刻凹槽27包括第二蝕刻凹槽26和第四空間K；在第三蝕刻凹槽27的側壁依次形成沉積第一電極材料、電介電材料和第二電極材料，形成第一電極層251、電介電層252和第二電極層253，以形成電容結構25；其中，第一電極層251與通道結構21的第二端D相接，第二電極層253充滿第三蝕刻凹槽27。
本發明實施例中，第一電極材料和第二電極材料可以包括金屬氮化物或金屬矽化物，例如，氮化鈦。電介電材料可以包括高K介電材料，例如可以是氧化鑭（La
2O
3）、氧化鋁（Al
2O
3）、氧化鉿（HfO
2）、氮氧化鉿（HfON）、矽酸鉿（HfSiO
x）或氧化鋯（ZrO
2）中的一種或任意組合。在其它實施例中，第一電極材料和第二電極材料還可以是多晶矽。
本發明實施例中，第一電極層251、電介電層252和第二電極層253可以通過以下任意一種沉積製程形成：化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程。
在一些實施例中，請繼續參見圖2r，在形成電容結構之前，半導體結構的形成方法還包括：對暴露出的通道結構21的第二端D進行離子注入，形成汲極或者源極。
由於本發明實施例中形成的電容結構沿第二方向延伸，即本發明實施例中的電容結構呈水平狀，相較於高深寬比的垂直電容結構，水平狀的電容結構可以減少傾倒或者折斷的可能性，從而可以提高電容結構的穩定性，且多個電容結構在第三方向上堆疊形成的堆疊結構可以形成三維的半導體結構，進而可以提高半導體結構的積集度，實現微縮。
本發明實施例中，通過形成第二隔離結構（包括第一隔離層和第二隔離層）作為半導體結構中電晶體結構和電容結構之間的隔離結構，可以使得半導體結構中的每一層電晶體結構的長度一致、每一層電容結構的長度一致，且本發明實施例中，不用形成支撐結構，即可實現上述效果，簡化了半導體結構的製備製程流程。
另外，本發明實施例中，採用Low K和氧化矽分別作為第一隔離層和第二隔離層，可以減小半導體結構的寄生電容，從而減小電容電阻延遲，提高半導體結構的回應時間。
除此之外，本發明實施例還提供一種半導體結構，如圖2u所示，半導體結構包括：基底；位於基底中的第二隔離結構，第二隔離結構包括第二隔離層20和環繞部分第二隔離層20的第一隔離層18；第二隔離結構將基底劃分為沿Y軸方向依次排列的第一區域A和第二區域B；位於第一區域A、且沿X軸方向和Z軸方向陣列排列的電晶體結構、以及位於第二區域B、且沿X軸方向和Z軸方向陣列排列的電容結構；其中，電晶體結構與電容結構通過第一隔離層18和第二隔離層20隔離。
本發明實施例中，多個電晶體結構和電容結構在第三方向上堆疊形成的堆疊結構可以形成三維的半導體結構，如此，可以提高半導體結構的積集度，實現微縮。
在一些實施例中，請繼續參見圖2u，基底包括基部10，電晶體結構和電容結構位於基部10的表面。第一隔離層18與基部10之間的蝕刻選擇比大於第二隔離層20與基部10之間蝕刻選擇比。
在一些實施例中，請繼續參見圖2u，電晶體結構包括通道結構21和閘極結構22；閘極結構22位於通道結構21表面的閘極介電層221、以及位於閘極介電層221表面的閘極導電層222；其中，通道結構21由金屬氧化物材料構成，金屬氧化物材料包括銦鎵氧化鋅。
在一些實施例中，請繼續參見圖2u，通道結構21包括沿Y軸方向的第一端和第二端；半導體結構還包括：與第二端相連接的電容結構25；電容結構25包括第一電極層251、電介電層252和第二電極層253。
在一些實施例中，半導體結構還包括：隔離層13；隔離層13位於沿Z軸方向相鄰的閘極結構22之間，且隔離層13位於沿Z軸方向相鄰的電容結構25之間。
在一些實施例中，請繼續參見圖2u，半導體結構還包括：與第一端相連接的位元線結構24；位元線結構24沿X軸方向依次排列、且沿Z軸方向延伸。
在一些實施例中，請繼續參見圖2u，半導體結構還包括：位於相鄰閘極結構22之間的第三隔離結構23。
在一些實施例中，請繼續參見圖2u，半導體結構還包括：位於沿X軸方向相鄰電容結構25之間的第一隔離材料20a。
本發明實施例提供的半導體結構與上述實施例中的半導體結構的形成方法類似，對於本發明實施例未詳盡披露的技術特徵，請參照上述實施例進行理解，這裡，不再贅述。
本發明實施例提供的半導體結構包括第二隔離結構，由於第二隔離結構可以作為半導體結構中電晶體結構和電容結構之間的隔離結構，可以使得半導體結構中的每一層電晶體結構的長度一致、每一層電容結構的長度一致。另外，由於第二隔離結構包括第一隔離層和第二隔離層，採用Low K和氧化矽分別作為第一隔離層和第二隔離層，可以減小半導體結構的寄生電容，從而減小電容電阻延遲，提高半導體結構的回應時間。
在本發明所提供的幾個實施例中，應該理解到，所揭露的設備和方法，可以通過非目標的方式實現。以上所描述的設備實施例僅僅是示意性的，例如，單元的劃分，僅僅為一種邏輯功能劃分，實際實現時可以有另外的劃分方式，如：多個單元或元件可以結合，或可以整合到另一個系統，或一些特徵可以忽略，或不執行。另外，所顯示或討論的各組成部分相互之間的耦合、或直接耦合。
本發明所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。
以上，僅為本發明的一些實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以申請專利範圍的保護範圍為准。
10:基部
11a:初始疊層結構
12:犧牲層
13:隔離層
121:第一犧牲層
122:第二犧牲層
123:第三犧牲層
11:疊層結構
14:隔離凹槽
15:第一隔離結構
16:子蝕刻凹槽
17:網格狀蝕刻凹槽
18a:第一初始隔離層
18b:空隙
19:蝕刻溝槽
20a:第一隔離材料
20:第二隔離層
21a:第一蝕刻凹槽
21:通道結構
221:閘極介電層
222a:初始閘極導電層
222:閘極導電層
23:第三隔離結構
23a:第四隔離結構
24:位元線結構
26:第二蝕刻凹槽
18:第一隔離層
27:第三蝕刻凹槽
22:閘極結構
251:第一電極層
252:電介電層
253:第二電極層
25:電容結構
H:第一空間
I:第二空間
J:第三空間
K:第四空間
A:第一區域
B:第二區域
S101、S102、S103、S104:步驟
在附圖（其不一定是按比例繪製的）中，相似的附圖標記可在不同的視圖中描述相似的部件。具有不同字母尾碼的相似附圖標記可表示相似部件的不同示例。附圖以示例而非限制的方式大致示出了本文中所討論的各個實施例。
圖1為本發明實施例提供的半導體結構形成方法的流程示意圖；
圖2a~2u為本發明實施例提供的半導體結構形成過程中的結構示意圖。
S101、S102、S103、S104:步驟
Claims (10)
- 一種半導體結構的形成方法，包括： 提供基底，所述基底包括沿第一方向交替排列的疊層結構和第一隔離結構； 在所述疊層結構和所述第一隔離結構中形成沿所述第一方向延伸的網格狀蝕刻凹槽；所述網格狀蝕刻凹槽將所述基底劃分為沿第二方向依次排列的第一區域和第二區域；所述第一方向和所述第二方向為所述基底所在平面內的任意兩個方向； 在所述網格狀蝕刻凹槽中形成第二隔離結構； 在所述第一區域和所述第二區域分別形成電晶體結構和電容結構，所述電晶體結構和所述電容結構通過所述第二隔離結構隔離。
- 根據請求項1所述的方法，其中所述疊層結構包括沿第三方向交替堆疊的犧牲層和隔離層；所述第三方向與所述基底所在的平面相交；所述犧牲層包括沿所述第三方向依次堆疊的第一犧牲層、第二犧牲層和第三犧牲層； 所述網格狀蝕刻凹槽通過以下步驟形成： 蝕刻所述疊層結構和所述第一隔離結構，形成沿所述第一方向延伸的子蝕刻凹槽；所述子蝕刻凹槽沿所述第二方向具有第一預設尺寸； 以所述子蝕刻凹槽暴露出的所述第一犧牲層和所述第三犧牲層的表面為蝕刻起點，沿所述第二方向，去除具有第二預設尺寸的所述第一犧牲層和具有所述第二預設尺寸的所述第三犧牲層，形成第一空間； 以所述子蝕刻凹槽暴露出的所述第一隔離結構的表面為蝕刻起點，沿所述第二方向，去除具有第三預設尺寸的所述第一隔離結構，形成第二空間； 所述子蝕刻凹槽、所述第一空間和所述第二空間共同構成所述網格狀蝕刻凹槽； 其中所述第一犧牲層和所述第三犧牲層沿所述第三方向具有第四預設尺寸，所述第一隔離結構沿所述第一方向具有第五預設尺寸；所述第四預設尺寸大於1.5倍的所述第一預設尺寸，所述第二預設尺寸大於0.5倍的所述第一預設尺寸，且所述第五預設尺寸大於或者等於1.5倍的所述第一預設尺寸。
- 根據請求項2所述的方法，其中所述第二隔離結構包括第一隔離層和第二隔離層；其中，所述第二隔離層通過以下步驟形成： 在所述網格狀蝕刻凹槽中形成第一初始隔離層；其中，所述第一初始隔離層中形成有位於所述第一隔離結構之間和位於所述疊層結構之間的網格狀的空隙； 蝕刻去除位於所述第一隔離結構沿所述第二方向投影區域中的所述第一初始隔離層、以及位於所述第二區域中的所述第一隔離結構，暴露出位於所述疊層結構之間的空隙，形成蝕刻溝槽； 在所述蝕刻溝槽和暴露出的所述疊層結構之間的空隙中填充第一隔離材料；其中，位於所述空隙中的第一隔離材料構成所述第二隔離層。
- 根據請求項3所述的方法，其中所述電晶體結構通過以下步驟形成： 去除所述第一區域中的所述第二犧牲層，形成第一蝕刻凹槽； 在所述第一蝕刻凹槽中形成所述電晶體結構的通道結構； 去除所述第一區域中的所述第一犧牲層、所述第三犧牲層和所述第一隔離結構，暴露出所述通道結構； 在所述通道結構的表面形成閘極結構。
- 根據請求項4所述的方法，其中在所述第一蝕刻凹槽中形成所述電晶體結構的通道結構，包括： 在所述第一蝕刻凹槽中填充金屬氧化物材料，形成所述通道結構；所述金屬氧化物材料包括銦鎵氧化鋅； 在所述通道結構的表面形成閘極結構，包括： 在所述通道結構的表面依次形成閘極介電層和初始閘極導電層； 在所述初始閘極導電層之間的空隙、以及所述疊層結構之間的空隙中，形成第三隔離結構； 沿所述第二方向回刻所述初始閘極導電層，形成閘極導電層和第三空間；所述閘極介電層和所述閘極導電層共同構成所述閘極結構； 所述方法還包括： 形成沿所述第一方向依次排列、且沿所述第三方向延伸的多個位元線結構；其中，所述位元線結構與所述通道結構相接。
- 根據請求項5所述的方法，其中所述電容結構和所述第一隔離層通過以下步驟形成： 去除所述第二區域中的所述第二犧牲層，形成第二蝕刻凹槽； 蝕刻去除所述第二蝕刻凹槽暴露出來的所述第一初始隔離層，直至暴露出所述第二隔離層和所述通道結構，形成第四空間，剩餘的所述第一初始隔離層構成所述第一隔離層； 去除所述第二區域中的所述第一犧牲層和所述第三犧牲層，形成第三蝕刻凹槽；其中，所述第三蝕刻凹槽包括第二蝕刻凹槽和所述第四空間； 在所述第三蝕刻凹槽中形成電容結構。 其中，在所述第三蝕刻凹槽中形成電容結構，包括： 在所述第三蝕刻凹槽的側壁依次形成第一電極層、電介電層和第二電極層，以形成所述電容結構； 其中，所述第一電極層與所述通道結構相接，所述第二電極層充滿所述第三蝕刻凹槽。
- 根據請求項3至6任一項所述的方法，其中所述基底還包括基部；所述疊層結構和所述第一隔離結構形成於所述基部表面；所述第一隔離結構和所述疊層結構通過以下步驟形成： 在所述基部表面形成初始疊層結構，所述初始疊層結構包括沿所述第三方向依次堆疊的所述犧牲層和所述隔離層； 在所述初始疊層結構的表面形成具有預設圖案的光阻層，所述預設圖案包括沿所述第一方向間隔排列的子圖案；所述子圖案暴露出所述初始疊層結構； 通過所述光阻層，去除暴露出的所述初始疊層結構，形成沿所述第一方向間隔排列的隔離凹槽和所述疊層結構； 在所述隔離凹槽中形成所述第一隔離結構； 其中所述第一初始隔離層與所述基部之間的蝕刻選擇比大於所述第二隔離層與所述基部之間蝕刻選擇比。
- 一種半導體結構，包括： 基底； 位於所述基底中的第二隔離結構，所述第二隔離結構包括第二隔離層和環繞部分所述第二隔離層的第一隔離層；所述第二隔離結構將所述基底劃分為沿第二方向依次排列的第一區域和第二區域； 位於所述第一區域、且沿第一方向和第三方向陣列排列的電晶體結構、以及位於所述第二區域、且沿所述第一方向和所述第三方向陣列排列的電容結構；其中，所述電晶體結構與所述電容結構通過所述第一隔離層和所述第二隔離層隔離；所述第一方向和所述第二方向為所述基底所在平面內的任意兩個方向；所述第三方向與所述基底所在的平面相交。
- 根據請求項8所述的結構，其中所述基底包括基部；所述電晶體結構和所述電容結構位於所述基部表面； 所述第一隔離層與所述基部之間的蝕刻選擇比大於所述第二隔離層與所述基部之間蝕刻選擇比。
- 根據請求項9所述的結構，其中所述電晶體結構包括閘極結構； 所述閘極結構包括通道結構、位於所述通道結構表面的閘極介電層、以及位於所述閘極介電層表面的閘極導電層；其中，所述通道結構由金屬氧化物材料構成，所述金屬氧化物材料包括銦鎵氧化鋅；所述通道結構包括沿所述第二方向的第一端和第二端； 所述半導體結構還包括：與所述第一端相連接的位元線結構、與所述第二端相連接的電容結構，以及隔離層； 其中，所述位元線結構沿所述第一方向依次排列、且沿所述第三方向延伸； 所述電容結構包括第一電極層、電介電層和第二電極層； 所述隔離層位於沿所述第三方向相鄰的所述閘極結構之間，且所述隔離層位於沿所述第三方向相鄰的所述電容結構之間。
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