CN117677181A - 半导体结构及其形成方法 - Google Patents

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CN117677181A CN202210981609.6A CN202210981609A CN117677181A CN 117677181 A CN117677181 A CN 117677181A CN 202210981609 A CN202210981609 A CN 202210981609A CN 117677181 A CN117677181 A CN 117677181A
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Abstract

本公开实施例提供一种半导体结构及其形成方法，其中，所述方法包括：提供基底，所述基底包括沿第一方向交替排列的叠层结构和第一隔离结构；在所述叠层结构和所述第一隔离结构中形成沿所述第一方向延伸的网格状刻蚀凹槽；所述网格状刻蚀凹槽将所述基底划分为沿第二方向依次排列的第一区域和第二区域；所述第一方向和所述第二方向为所述基底所在平面内的任意两个方向；在所述网格状刻蚀凹槽中形成第二隔离结构；在所述第一区域和所述第二区域分别形成晶体管结构和电容结构，所述晶体管结构和所述电容结构通过所述第二隔离结构隔离。

Description

半导体结构及其形成方法
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其形成方法。
背景技术
目前，半导体器件的集成度在不断提高，例如，动态随机存储器(Dynamic RandomAccess Memory，DRAM)由原来的竖直结构转变为水平结构，如此，可以实现三维堆叠，形成多层堆叠结构，进一步提高了DRAM的存储密度。
然而，相关技术中的多层堆叠结构中，必须形成有支撑结构，通过支撑结构隔离电容结构和晶体管结构，否则会导致多层堆叠结构中电容结构和晶体管结构的长度不一致。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其形成方法。
第一方面，本公开实施例提供一种半导体结构的形成方法，所述方法包括：
提供基底，所述基底包括沿第一方向交替排列的叠层结构和第一隔离结构；
在所述叠层结构和所述第一隔离结构中形成沿所述第一方向延伸的网格状刻蚀凹槽；所述网格状刻蚀凹槽将所述基底划分为沿第二方向依次排列的第一区域和第二区域；所述第一方向和所述第二方向为所述基底所在平面内的任意两个方向；
在所述网格状刻蚀凹槽中形成第二隔离结构；
在所述第一区域和所述第二区域分别形成晶体管结构和电容结构，所述晶体管结构和所述电容结构通过所述第二隔离结构隔离。
在一些实施例中，所述叠层结构包括沿第三方向交替堆叠的牺牲层和隔离层；所述第三方向与所述基底所在的平面相交；所述牺牲层包括沿所述第三方向依次堆叠的第一牺牲层、第二牺牲层和第三牺牲层；
所述网格状刻蚀凹槽通过以下步骤形成：
刻蚀所述叠层结构和所述第一隔离结构，形成沿所述第一方向延伸的子刻蚀凹槽；所述子刻蚀凹槽沿所述第二方向具有第一预设尺寸；
以所述子刻蚀凹槽暴露出的所述第一牺牲层和所述第三牺牲层的表面为刻蚀起点，沿所述第二方向，去除具有第二预设尺寸的所述第一牺牲层和具有所述第二预设尺寸的所述第三牺牲层，形成第一空间；
以所述子刻蚀凹槽暴露出的所述第一隔离结构的表面为刻蚀起点，沿所述第二方向，去除具有第三预设尺寸的所述第一隔离结构，形成第二空间；
所述子刻蚀凹槽、所述第一空间和所述第二空间共同构成所述网格状刻蚀凹槽。
在一些实施例中，所述第一牺牲层和所述第三牺牲层沿所述第三方向具有第四预设尺寸；所述第四预设尺寸大于1.5倍的所述第一预设尺寸，且所述第二预设尺寸大于0.5倍的所述第一预尺寸。
在一些实施例中，所述第一隔离结构沿所述第一方向具有第五预设尺寸；
所述第五预设尺寸大于或者等于1.5倍的所述第一预设尺寸。
在一些实施例中，所述第二隔离结构包括第一隔离层和第二隔离层；其中，所述第二隔离层通过以下步骤形成：
在所述网格状刻蚀凹槽中形成第一初始隔离层；其中，所述第一初始隔离层中形成有位于所述第一隔离结构之间和位于所述叠层结构之间的网格状的空隙；
刻蚀去除位于所述第一隔离结构沿所述第二方向投影区域中的所述第一初始隔离层、以及位于所述第二区域中的所述第一隔离结构，暴露出位于所述叠层结构之间的空隙，形成刻蚀沟槽；
在所述刻蚀沟槽和暴露出的所述叠层结构之间的空隙中填充第一隔离材料；其中，位于所述空隙中的第一隔离材料构成所述第二隔离层。
在一些实施例中，所述晶体管结构通过以下步骤形成：
去除所述第一区域中的所述第二牺牲层，形成第一刻蚀凹槽；
在所述第一刻蚀凹槽中形成所述晶体管结构的沟道结构；
去除所述第一区域中的所述第一牺牲层、所述第三牺牲层和所述第一隔离结构，暴露出所述沟道结构；
在所述沟道结构的表面形成栅极结构。
在一些实施例中，在所述第一刻蚀凹槽中形成所述晶体管结构的沟道结构，包括：
在所述第一刻蚀凹槽中填充金属氧化物材料，形成所述沟道结构；所述金属氧化物材料包括铟镓氧化锌。
在一些实施例中，在所述沟道结构的表面形成栅极结构，包括：
在所述沟道结构的表面依次形成栅极介质层和初始栅极导电层；
在所述初始栅极导电层之间的空隙、以及所述叠层结构之间的空隙中，形成第三隔离结构；
沿所述第二方向回刻所述初始栅极导电层，形成栅极导电层和第三空间；所述栅极介质层和所述栅极导电层共同构成所述栅极结构。
在一些实施例中，所述方法还包括：
形成沿所述第一方向依次排列、且沿所述第三方向延伸的多个位线结构；其中，所述位线结构与所述沟道结构相接。
在一些实施例中，所述电容结构和所述第一隔离层通过以下步骤形成：
去除所述第二区域中的所述第二牺牲层，形成第二刻蚀凹槽；
刻蚀去除所述第二刻蚀凹槽暴露出来的所述第一初始隔离层，直至暴露出所述第二隔离层和所述沟道结构，形成第四空间，剩余的所述第一初始隔离层构成所述第一隔离层；
去除所述第二区域中的所述第一牺牲层和所述第三牺牲层，形成第三刻蚀凹槽；其中，所述第三刻蚀凹槽包括第二刻蚀凹槽和所述第四空间；
在所述第三刻蚀凹槽中形成电容结构。
在一些实施例中，在所述第三刻蚀凹槽中形成电容结构，包括：
在所述第三刻蚀凹槽的侧壁依次形成第一电极层、电介质层和第二电极层，以形成所述电容结构；
其中，所述第一电极层与所述沟道结构相接，所述第二电极层充满所述第三刻蚀凹槽。
在一些实施例中，所述基底还包括衬底；所述叠层结构和所述第一隔离结构形成于所述衬底表面；所述第一隔离结构和所述叠层结构通过以下步骤形成：
在所述衬底表面形成初始叠层结构，所述初始叠层结构包括沿所述第三方向依次堆叠的所述牺牲层和所述隔离层；
在所述初始叠层结构的表面形成具有预设图案的光刻胶层，所述预设图案包括沿所述第一方向间隔排布的子图案；所述子图案暴露出所述初始叠层结构；
通过所述光刻胶层，去除暴露出的所述初始叠层结构，形成沿所述第一方向间隔排布的隔离凹槽和所述叠层结构；
在所述隔离凹槽中形成所述第一隔离结构。
在一些实施例中，所述第一初始隔离层与所述衬底之间的刻蚀选择比大于所述第二隔离层与所述衬底之间刻蚀选择比。
第二方面，本公开实施例提供一种半导体结构，所述半导体结构包括：
基底；
位于所述基底中的第二隔离结构，所述第二隔离结构包括第二隔离层和环绕部分所述第二隔离层的第一隔离层；所述第二隔离结构将所述基底划分为沿第二方向依次排列的第一区域和第二区域；
位于所述第一区域、且沿第一方向和第三方向阵列排布的晶体管结构、以及位于所述第二区域、且沿所述第一方向和所述第三方向阵列排布的电容结构；其中，所述晶体管结构与所述电容结构通过所述第一隔离层和所述第二隔离层隔离；所述第一方向和所述第二方向为所述基底所在平面内的任意两个方向；所述第三方向与所述基底所在的平面相交。
在一些实施例中，所述基底包括衬底；所述晶体管结构和所述电容结构位于所述衬底表面；
所述第一隔离层与所述衬底之间的刻蚀选择比大于所述第二隔离层与所述衬底之间刻蚀选择比。
在一些实施例中，所述晶体管结构包括栅极结构；
所述栅极结构包括沟道结构、位于所述沟道结构表面的栅极介质层、以及位于所述栅极介质层表面的栅极导电层；其中，所述沟道结构由金属氧化物材料构成，所述金属氧化物材料包括铟镓氧化锌。
在一些实施例中，所述沟道结构包括沿所述第二方向的第一端和第二端；所述半导体结构还包括：与所述第一端相连接的位线结构、以及与所述第二端相连接的电容结构；
其中，所述位线结构沿所述第一方向依次排列、且沿所述第三方向延伸；
所述电容结构包括第一电极层、电介质层和第二电极层。
在一些实施例中，所述半导体结构还包括：隔离层；
所述隔离层位于沿所述第三方向相邻的所述栅极结构之间，且所述隔离层位于沿所述第三方向相邻的所述电容结构之间。
本公开实施例提供的半导体结构及其形成方法，通过形成第二隔离结构作为半导体结构中晶体管结构和电容结构之间的隔离结构，可以使得半导体结构中的每一层晶体管结构的长度一致、每一层电容结构的长度一致，另外，本公开实施例中，不用形成支撑结构，即可实现上述效果，简化了半导体结构的制备工艺流程。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本公开实施例提供的半导体结构形成方法的流程示意图；
图2a～2u为本公开实施例提供的半导体结构形成过程中的结构示意图；
附图标记说明如下：
10—衬底；11a—初始叠层结构；12—牺牲层；13—隔离层；121—第一牺牲层；122—第二牺牲层；123—第三牺牲层；11—叠层结构；14—隔离凹槽；15—第一隔离结构；16—子刻蚀凹槽；17—网格状刻蚀凹槽；18a—第一初始隔离层；18b—空隙；19—刻蚀沟槽；20a—第一隔离材料；20—第二隔离层；21a—第一刻蚀凹槽；21—沟道结构；221—栅极介质层；222a—初始栅极导电层；222—栅极导电层；23—第三隔离结构；23a—第四隔离结构；24—位线结构；26—第二刻蚀凹槽；18—第一隔离层；27—第三刻蚀凹槽；22—栅极结构；251—第一电极层；252—电介质层；253—第二电极层；25—电容结构；H—第一空间；I—第二空间；J—第三空间；K—第四空间；A—第一区域；B—第二区域。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述立体结构的三个方向，以笛卡尔坐标系为例，三个方向可以包括X轴、Y轴和Z轴方向。基底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义与基底顶表面和底表面的相交(例如垂直)的方向为第三方向。在基底的顶表面和底表面(即基底所在的平面)方向上，定义两彼此相交(例如彼此垂直)的方向，例如可以定义叠层结构和第一隔离结构交替排列的方向为第一方向，定义第一隔离结构的延伸方向为第二方向，基于第一方向和第二方向可以确定基底的平面方向。本公开实施例中，第一方向、第二方向和第三方向可以两两相互垂直，在其它实施例中，第一方向、第二方向和第三方向也可以不垂直。本公开实施例中，定义第一方向为X轴方向，定义第二方向为Y轴方向，定义第三方向为Z轴方向。
本公开实施例提供一种半导体结构的形成方法，图1为本公开实施例提供的半导体结构形成方法的流程示意图，如图1所示，半导体结构的形成方法包括以下步骤：
步骤S101，提供基底，基底包括沿第一方向交替排列的叠层结构和第一隔离结构。
本公开实施例中，基底至少包括衬底；衬底可以是硅衬底，衬底也可以包括其它半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其它半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)或其组合。
本公开实施例中，叠层结构包括沿第三方向由下至上交替堆叠的牺牲层和隔离层；牺牲层包括沿第三方向依次堆叠的第一牺牲层、第二牺牲层和第三牺牲层。
在一些实施例中，因为后续需要去除部分第一牺牲层和部分第三牺牲层，保留第二牺牲层。因此，在去除部分第一牺牲层和部分第三牺牲层的工艺过程中，第一牺牲层与衬底之间的刻蚀选择比等于第三牺牲层与衬底之间的刻蚀选择比，且第一牺牲层与衬底之间的刻蚀选择比大于第二牺牲层与衬底之间的刻蚀选择比，或者，第三牺牲层与衬底之间的刻蚀选择比大于第二牺牲层与衬底之间的刻蚀选择比，从而在刻蚀过程中不仅可以同时去除部分第一牺牲层和部分第三牺牲层，还可以实现在去除第一牺牲层和第三牺牲层时，不损伤第二牺牲层。
本公开实施例中，第一牺牲层和第三牺牲层可以为同一种材料层，例如为氮化硅层，第二牺牲层可以是多晶硅层，隔离层可以是氧化硅或者氮氧化硅层。第一隔离结构的材料可以是Low K(低介电常数)材料或其他适合的材料。
步骤S102，在叠层结构和第一隔离结构中形成沿第一方向延伸的网格状刻蚀凹槽；网格状刻蚀凹槽将基底划分为沿第二方向依次排列的第一区域和第二区域。
本公开实施例中，第一区域和第二区域可以分别用于形成不同的功能结构，例如，第一区域可以用于形成栅极结构、字线结构、位线结构，第二区域可以用于形成电容结构。
本公开实施例中的网格状刻蚀凹槽在沿第二方向上的两侧均呈网格状，且在第二方向上具有一定的厚度。
步骤S103，在网格状刻蚀凹槽中形成第二隔离结构。
本公开实施例中，第二隔离结构包括第二隔离层和环绕部分第二隔离层的第一隔离层，且本公开实施例中，第一隔离层与衬底之间的刻蚀选择比大于第二隔离层与衬底之间刻蚀选择比。例如，第一隔离层的材料可以是low K材料，第二隔离层的材料可以是氧化硅。
步骤S104，在第一区域和第二区域分别形成晶体管结构和电容结构，晶体管结构和电容结构通过第二隔离结构隔离。
本公开实施例中，晶体管结构包括栅极结构、源极和漏极；栅极结构可以是双栅结构或者全环栅结构。
本公开实施例中，多个晶体管结构和电容结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，如此，可以提高半导体结构的集成度，实现微缩。另外，本公开实施例中，通过第二隔离结构(即第一隔离层和第二隔离层)增大了栅极结构与电容结构之间的距离，并且采用Low K和氧化硅分别作为第一隔离层和第二隔离层，可以减小半导体结构的寄生电容，从而减小电容电阻延迟，提高半导体结构的响应时间。
本公开实施例中，通过形成第二隔离结构作为半导体结构中晶体管结构和电容结构之间的隔离结构，可以使得半导体结构中的每一层晶体管结构的长度一致、每一层电容结构的长度一致，另外，本公开实施例中，不用形成支撑结构，即可实现上述效果，简化了半导体结构的制备工艺流程。
图2a～2u为本公开实施例提供的半导体结构形成过程中的结构示意图，下面结合图2a～2u对本公开实施例提供的半导体结构的形成过程进行详细的说明。其中，图2a和2b为三维视图，图2c～2u示出了半导体结构形成过程中的俯视图和沿a-a'的剖视图。
首先，执行步骤S101，提供基底，基底包括沿第一方向交替排列的叠层结构和第一隔离结构。
在一些实施例中，基底还包括衬底；叠层结构和第一隔离结构位于衬底表面。
本公开实施例中，衬底可以是硅衬底，衬底也可以包括其它半导体元素，例如：锗，或包括半导体化合物，例如：碳化硅或者砷化镓。
在一些实施例中，叠层结构和第一隔离结构通过以下步骤形成：在衬底表面形成初始叠层结构，初始叠层结构包括沿第三方向依次堆叠的牺牲层和隔离层；在初始叠层结构的表面形成具有预设图案的光刻胶层，预设图案包括沿第一方向间隔排布的子图案；子图案暴露出初始叠层结构；通过光刻胶层，去除暴露出的初始叠层结构，形成沿第一方向间隔排布的隔离凹槽；在隔离凹槽中形成第一隔离结构。
本公开实施例中，初始叠层结构中的牺牲层和隔离层的层数可以根据需要的存储密度来设置，牺牲层和隔离层的层数越多，最终所形成的半导体结构的集成度更高。
如图2a所示，在衬底10的表面形成初始叠层结构11a，初始叠层结构11a包括沿Z轴方向由下至上交替堆叠的牺牲层12和隔离层13，牺牲层12包括沿Z轴方向依次堆叠的第一牺牲层121、第二牺牲层122和第三牺牲层123。
本公开实施例中，第一牺牲层121和第三牺牲层123的材料可以是氮化硅，第二牺牲层122的材料可以是多晶硅，隔离层的材料可以是氧化硅。
本公开实施例中，第一牺牲层121和第三牺牲层123沿Z轴方向具有第四预设尺寸L4，第四预设尺寸L4为30～60纳米(nm)。第二牺牲层122沿Z轴方向的尺寸为20～40nm，隔离层123沿Z轴方向的尺寸为20～50nm。
本公开实施例中，第一牺牲层121、第二牺牲层122、第三牺牲层123和隔离层13可以通过以下任一沉积工艺形成：化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺、原子层沉积(Atomic LayerDeposition，ALD)工艺、旋涂工艺、涂敷工艺或薄膜工艺。
如图2a～2c所示，在初始叠层结构11a的表面形成具有预设图案的光刻胶层(未示出)，预设图案包括沿X轴方向间隔排布的子图案F；子图案F暴露出初始叠层结构11a；通过光刻胶层，去除暴露出的初始叠层结构11a，形成沿X轴方向交替排布的叠层结构11和隔离凹槽14。
本公开实施例中，隔离凹槽14沿X轴方向具有第五预设尺寸L5，第五预设尺寸L5为30～60nm。
本公开实施例中，可以通过高纵横比刻蚀(High Aspect Ratio，HAR)技术刻蚀去除暴露出的初始叠层结构11a，形成叠层结构11和隔离凹槽14。
本公开实施例中，形成叠层结构11和隔离凹槽14之后，半导体结构的形成方法还包括：去除具有预设图案的光刻胶层，暴露出叠层结构11的上表面(如图2b和2c所示)。
如图2d所示，第一隔离结构可以通过以下步骤形成：在隔离凹槽14中填充第二隔离材料，形成第一隔离结构15。其中，第二隔离材料可以是Low K材料或其他适合的材料。
接下来，执行步骤S102，在叠层结构和第一隔离结构中形成沿第一方向延伸的网格状刻蚀凹槽。
在一些实施例中，网格状刻蚀凹槽可以通过以下步骤形成：刻蚀叠层结构和第一隔离结构，形成沿第一方向延伸的子刻蚀凹槽；子刻蚀凹槽沿第二方向具有第一预设尺寸；以子刻蚀凹槽暴露出的第一牺牲层和第三牺牲层的表面为刻蚀起点，沿第二方向，去除具有第二预设尺寸的第一牺牲层和具有第二预设尺寸的第三牺牲层，形成第一空间；以子刻蚀凹槽暴露出的第一隔离结构的表面为刻蚀起点，沿第二方向，去除具有第二预设尺寸的第一隔离结构，形成第二空间；子刻蚀凹槽、第一空间和第二空间共同构成网格状刻蚀凹槽。
如图2e所示，刻蚀叠层结构11和第一隔离结构15，形成沿X轴方向延伸的子刻蚀凹槽16；子刻蚀凹槽16沿Y轴方向具有第一预设尺寸L1。本公开实施例中，可以通过可以采用干法刻蚀技术(例如等离子刻蚀技术、反应离子刻蚀技术或者离子铣技术)去除部分叠层结构11和部分第一隔离结构15。
本公开实施例中，子刻蚀凹槽用于定义晶体管的位置和沟道结构的长度，相对于湿法刻蚀技术，干法刻蚀形成的子刻蚀凹槽的工艺稳定性更高。
在一些实施例中，第五预设尺寸L5大于或者等于1.5倍的第一预设尺寸L1，第一预设尺寸L1为20～40nm。
如图2f所示，以子刻蚀凹槽16暴露出的第一牺牲层121和第三牺牲层123的表面为刻蚀起点，沿Y轴方向，去除具有第二预设尺寸L2的第一牺牲层121和具有第二预设尺寸L2的第三牺牲层123，形成第一空间H。
本公开实施例中，可以通过选择性刻蚀工艺去除具有第二预设尺寸L2的第一牺牲层121和具有第二预设尺寸L2的第三牺牲层123，在这个刻蚀过程中，第一牺牲层121与衬底10之间的刻蚀选择比等于第三牺牲层123与衬底10之间的刻蚀选择比，第一牺牲层121与衬底10之间的刻蚀选择比大于第二牺牲层122与衬底10之间的刻蚀选择比，且第三牺牲层123与衬底10之间的刻蚀选择比大于第二牺牲层122与衬底10之间的刻蚀选择比。
如图2f和2g所示，以子刻蚀凹槽16暴露出的第一隔离结构15的表面为刻蚀起点，沿Y轴方向，去除具有第三预设尺寸L3的第一隔离结构15，形成第二空间I；子刻蚀凹槽16、第一空间H和第二空间I共同构成网格状刻蚀凹槽17。
本公开实施例中，网格状刻蚀凹槽17将基底划分为第一区域A和第二区域B，由于第一区域A沿Y轴方向的尺寸决定了后续形成栅极结构中的沟道的尺寸，因此，可以通过调节网格状刻蚀凹槽的位置，实现调节栅极结构中沟道的尺寸，进而可以实现调节栅极结构的控制能力，提高所形成半导体结构的性能。
在一些实施例中，第四预设尺寸L4大于1.5倍的第一预设尺寸L1，且第二预设尺寸L2大于0.5倍的第一预尺寸L1。例如，第二预设尺寸L2为10～20nm。
本公开实施例中，第三预设尺寸L3与第二预设尺寸L2可以相等也可以不相等，例如，第三预设尺寸L3为10～20nm。
接下来，执行步骤S103和步骤S104，在网格状刻蚀凹槽中形成第二隔离结构；在第一区域和第二区域分别形成晶体管结构和电容结构，晶体管结构和电容结构通过第二隔离结构隔离。
在一些实施例中，第二隔离结构包括第一隔离层和第二隔离层；其中，第二隔离层可以通过以下步骤形成：在网格状刻蚀凹槽中形成第一初始隔离层；其中，第一初始隔离层中形成有位于第一隔离结构之间和位于叠层结构之间的网格状的空隙；刻蚀去除位于第一隔离结构沿第二方向投影区域中的第一初始隔离层、以及位于第二区域中的第一隔离结构，暴露出位于叠层结构之间的空隙，形成刻蚀沟槽；在刻蚀沟槽和暴露出的叠层结构之间的空隙中填充第一隔离材料；其中，位于空隙中的第一隔离材料构成第二隔离层。
如图2h所示，在网格状刻蚀凹槽17中形成第一初始隔离层18a；其中，第一初始隔离层18a中形成有位于第一隔离结构15之间、且位于叠层结构11之间的网格状的空隙18b。
本公开实施例中，第一初始隔离层18a可以通过原子层沉积工艺形成，以提高所形成的第一初始隔离层18a的膜层质量。
本公开实施例中，由于第四预设尺寸L4大于1.5倍的第一预设尺寸L1，且第二预设尺寸L2大于0.5倍的第一预尺寸L1，因此，在形成第一初始隔离层18a之后，第一初始隔离层18a中形成有位于第一隔离结构15之间和位于叠层结构11之间的网格状的空隙18b，网格状的空隙18b为后续形成第二隔离层预留了空间。
如图2i和2j所示，刻蚀去除位于第一隔离结构15沿Y轴方向投影区域中的第一初始隔离层18a和位于第二区域B的第一隔离结构15，暴露出位于叠层结构11之间的空隙，形成刻蚀沟槽19；在刻蚀沟槽19和暴露出的叠层结构11之间的空隙18b中填充第一隔离材料20a；其中，位于空隙18b中的第一隔离材料20a构成第二隔离层20。第一隔离材料20a可以是氧化硅或者其他适合的材料。
本公开实施例中，可以通过干法刻蚀技术去除第一隔离结构15沿Y轴方向投影区域中的第一初始隔离层18a和位于第二区域B的第一隔离结构15，相对于湿法刻蚀技术，干法刻蚀技术的工艺稳定性更高。
在一些实施例中，晶体管结构包括栅极结构、源极和漏极。
在一些实施例中，栅极结构、源极和漏极可以通过以下步骤形成：去除第一区域中的第二牺牲层，形成第一刻蚀凹槽；在第一刻蚀凹槽中形成晶体管结构的沟道结构；去除第一区域中的第一牺牲层和第三牺牲层，暴露出沟道结构；在沟道结构的表面形成栅极结构。
请继续参见图2i和2j，去除第一区域A中的第二牺牲层122，形成第一刻蚀凹槽21a。本公开实施例可以采用湿法刻蚀工艺侧向刻蚀的方式去除第一区域A中的第二牺牲层122，刻蚀溶液可以是稀释的氢氟酸溶液，也可以是稀释氢氟酸与氨水的混合溶液。
需要说明的是，在侧向刻蚀形成第一刻蚀凹槽21a过程中，第二牺牲层122与衬底10之间的刻蚀选择比大于第一牺牲层121与衬底10之间的刻蚀选择比，且，第二牺牲层122与衬底10之间的刻蚀选择比大于第三牺牲层123与衬底10之间的刻蚀选择比，例如，第二牺牲层122与衬底10之间的刻蚀选择比为第一牺牲层121与衬底10之间的刻蚀选择比的10倍以上。
在一些实施例中，如图2k所示，在第一刻蚀凹槽21a中填充金属氧化物材料，形成沟道结构21；金属氧化物材料包括铟镓氧化锌(Indium Gallium Zinc Oxide，IGZO)。
如图2l所示，在形成沟道结构21之后，半导体结构的形成方法还包括：去除位于第一区域A中的第一牺牲层121、第三牺牲层123和第一隔离结构15，形成位于相邻叠层结构之间的间隙J2、以及位于隔离层13和沟道结构21之间的间隙J1。例如，可以采用湿法刻蚀工艺侧向刻蚀的方式去除第一区域A中的第一牺牲层121、第三牺牲层123和第一隔离结构15。
在一些实施例中，在去除位于第一区域A中的第一牺牲层121、第三牺牲层123和第一隔离结构15之后，半导体的形成方法还包括，对沟道结构21沿Y轴方向的第一端C进行离子注入，形成源极或者漏极。
在一些实施例中，栅极结构可以通过以下步骤形成：在沟道结构的表面依次形成栅极介质层和初始栅极导电层；在初始栅极导电层之间的空隙、以及叠层结构之间的空隙中，形成第三隔离结构；沿第二方向回刻初始栅极导电层，形成栅极导电层和第三空间；栅极介质层和栅极导电层共同构成栅极结构。
如图2m所示，在沟道结构21的表面依次沉积栅极介质材料和栅极导电材料，形成栅极介质层221和初始栅极导电层222a。本公开实施例中，栅极介质材料可以是氧化硅或者其它适合的材料；栅极导电材料可以是任意一种导电性能较好的材料，例如为钛、氮化钛、钨、钴、铂、钯、钌、铜。
本公开实施例中，栅极介质层221和初始栅极导电层222a可以通过任意一种合适的沉积工艺形成，例如，化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺。
请继续参见图2l和2m，在初始栅极导电层222a之间的空隙、以及叠层结构之间的空隙J2中沉积第三隔离材料，形成第三隔离结构23。第三隔离材料可以是氧化硅或者其他任意一种适合的材料。
如图2m和2n所示，沿Y轴方向回刻初始栅极导电层222a，形成栅极导电层222和第三空间J；栅极介质层221和栅极导电层222构成栅极结构22。
本公开实施例中，多个栅极结构在Z轴方向上堆叠形成的堆叠结构可以形成三维的半导体结构，如此，可以提高半导体结构的集成度，实现微缩。
在一些实施例中，如图2n和2o所示，半导体结构的形成方法还包括：在第三空间J中沉积第三隔离材料，形成第四隔离结构23a，第四隔离结构23a与第三隔离结构23共同构成沿Z轴方向相邻的栅极结构的隔离结构。
在一些实施例中，半导体结构的形成方法还包括：形成沿第一方向依次排列、且沿第三方向延伸的多个位线结构；其中，位线结构与沟道结构相接。
如图2p所示，位线结构24沿X轴方向依次排列、且沿Z轴方向延伸，且每个位线结构24与沿Z轴方向排列的沟道柱的第一端C相接。
本公开实施例中，位线结构24的材料包括：钨(W)、钴(Co)、铜(Cu)、铝(Al)、氮化钛(TiN)、含钛金属层、多晶硅或其任何组合。
本公开实施例中，在形成位线结构之后，半导体结构的形成方法还包括：在第二区域形成电容结构。
在一些实施例中，电容结构和第一隔离层可以通过以下步骤形成：去除第二区域中的第二牺牲层，形成第二刻蚀凹槽；刻蚀去除第二刻蚀凹槽暴露出来的第一初始隔离层，直至暴露出第二隔离层和沟道结构，形成第四空间，剩余的第一初始隔离层构成第一隔离层；去除第二区域中的第一牺牲层和第三牺牲层，形成第三刻蚀凹槽；其中，第三刻蚀凹槽包括第二刻蚀凹槽和第四空间；在第三刻蚀凹槽中形成电容结构。
如图2p和2q所示，去除第二区域B中的第二牺牲层122，形成第二刻蚀凹槽26。
如图2q～2s所示，刻蚀去除第二刻蚀凹槽26暴露出来的第一初始隔离层18a，直至暴露出第二隔离层20和沟道结构21的第二端D，形成第四空间K，剩余的第一初始隔离层18a构成第一隔离层18。本公开实施例中，第一隔离层18可以与第二区域B中的第一牺牲层121和第三牺牲层123接触(如图2r所示)，第一隔离层18还可以与第二区域B中的第一牺牲层121和第三牺牲层123不接触(如图2s所示)。
在一些实施例中，第一初始隔离层18a与衬底10之间的刻蚀选择比大于第二隔离层20与衬底10之间刻蚀选择比，如此，可以在刻蚀去除第一初始隔离层时，不损伤第二隔离层，即第二隔离层可以作为刻蚀过程中的刻蚀停止层。
如图2s～2u所示，去除第二区域B中的第一牺牲层121和第三牺牲层123，形成第三刻蚀凹槽27；其中，第三刻蚀凹槽27包括第二刻蚀凹槽26和第四空间K；在第三刻蚀凹槽27的侧壁依次形成沉积第一电极材料、电介质材料和第二电极材料，形成第一电极层251、电介质层252和第二电极层253，以形成电容结构25；其中，第一电极层251与沟道结构21的第二端D相接，第二电极层253充满第三刻蚀凹槽27。
本公开实施例中，第一电极材料和第二电极材料可以包括金属氮化物或金属硅化物，例如，氮化钛。电介质材料可以包括高K介质材料，例如可以是氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、硅酸铪(HfSiOx)或氧化锆(ZrO2)中的一种或任意组合。在其它实施例中，第一电极材料和第二电极材料还可以是多晶硅。
本公开实施例中，第一电极层251、电介质层252和第二电极层253可以通过以下任意一种沉积工艺形成：化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺。
在一些实施例中，请继续参见图2r，在形成电容结构之前，半导体结构的形成方法还包括：对暴露出的沟道结构21的第二端D进行离子注入，形成漏极或者源极。
由于本公开实施例中形成的电容结构沿第二方向延伸，即本公开实施例中的电容结构呈水平状，相较于高深宽比的垂直电容结构，水平状的电容结构可以减少倾倒或者折断的可能性，从而可以提高电容结构的稳定性，且多个电容结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，进而可以提高半导体结构的集成度，实现微缩。
本公开实施例中，通过形成第二隔离结构(包括第一隔离层和第二隔离层)作为半导体结构中晶体管结构和电容结构之间的隔离结构，可以使得半导体结构中的每一层晶体管结构的长度一致、每一层电容结构的长度一致，且本公开实施例中，不用形成支撑结构，即可实现上述效果，简化了半导体结构的制备工艺流程。
另外，本公开实施例中，采用Low K和氧化硅分别作为第一隔离层和第二隔离层，可以减小半导体结构的寄生电容，从而减小电容电阻延迟，提高半导体结构的响应时间。
除此之外，本公开实施例还提供一种半导体结构，如图2u所示，半导体结构包括：基底；位于基底中的第二隔离结构，第二隔离结构包括第二隔离层20和环绕部分第二隔离层20的第一隔离层18；第二隔离结构将基底划分为沿Y轴方向依次排列的第一区域A和第二区域B；位于第一区域A、且沿X轴方向和Z轴方向阵列排布的晶体管结构、以及位于第二区域B、且沿X轴方向和Z轴方向阵列排布的电容结构；其中，晶体管结构与电容结构通过第一隔离层18和第二隔离层20隔离。
本公开实施例中，多个晶体管结构和电容结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，如此，可以提高半导体结构的集成度，实现微缩。
在一些实施例中，请继续参见图2u，基底包括衬底10，晶体管结构和电容结构位于衬底10的表面。第一隔离层18与衬底10之间的刻蚀选择比大于第二隔离层20与衬底10之间刻蚀选择比。
在一些实施例中，请继续参见图2u，晶体管结构包括沟道结构21和栅极结构22；栅极结构22位于沟道结构21表面的栅极介质层221、以及位于栅极介质层221表面的栅极导电层222；其中，沟道结构21由金属氧化物材料构成，金属氧化物材料包括铟镓氧化锌。
在一些实施例中，请继续参见图2u，沟道结构21包括沿Y轴方向的第一端和第二端；半导体结构还包括：与第二端相连接的电容结构25；电容结构25包括第一电极层251、电介质层252和第二电极层253。
在一些实施例中，半导体结构还包括：隔离层13；隔离层13位于沿Z轴方向相邻的栅极结构22之间，且隔离层13位于沿Z轴方向相邻的电容结构25之间。
在一些实施例中，请继续参见图2u，半导体结构还包括：与第一端相连接的位线结构24；位线结构24沿X轴方向依次排列、且沿Z轴方向延伸。
在一些实施例中，请继续参见图2u，半导体结构还包括：位于相邻栅极结构22之间的第三隔离结构23。
在一些实施例中，请继续参见图2u，半导体结构还包括：位于沿X轴方向相邻电容结构25之间的第一隔离材料20a。
本公开实施例提供的半导体结构与上述实施例中的半导体结构的形成方法类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
本公开实施例提供的半导体结构包括第二隔离结构，由于第二隔离结构可以作为半导体结构中晶体管结构和电容结构之间的隔离结构，可以使得半导体结构中的每一层晶体管结构的长度一致、每一层电容结构的长度一致。另外，由于第二隔离结构包括第一隔离层和第二隔离层，采用Low K和氧化硅分别作为第一隔离层和第二隔离层，可以减小半导体结构的寄生电容，从而减小电容电阻延迟，提高半导体结构的响应时间。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，所述方法包括：
提供基底，所述基底包括沿第一方向交替排列的叠层结构和第一隔离结构；
在所述叠层结构和所述第一隔离结构中形成沿所述第一方向延伸的网格状刻蚀凹槽；所述网格状刻蚀凹槽将所述基底划分为沿第二方向依次排列的第一区域和第二区域；所述第一方向和所述第二方向为所述基底所在平面内的任意两个方向；
在所述网格状刻蚀凹槽中形成第二隔离结构；
在所述第一区域和所述第二区域分别形成晶体管结构和电容结构，所述晶体管结构和所述电容结构通过所述第二隔离结构隔离。
2.根据权利要求1所述的方法，其特征在于，所述叠层结构包括沿第三方向交替堆叠的牺牲层和隔离层；所述第三方向与所述基底所在的平面相交；所述牺牲层包括沿所述第三方向依次堆叠的第一牺牲层、第二牺牲层和第三牺牲层；
所述网格状刻蚀凹槽通过以下步骤形成：
刻蚀所述叠层结构和所述第一隔离结构，形成沿所述第一方向延伸的子刻蚀凹槽；所述子刻蚀凹槽沿所述第二方向具有第一预设尺寸；
以所述子刻蚀凹槽暴露出的所述第一牺牲层和所述第三牺牲层的表面为刻蚀起点，沿所述第二方向，去除具有第二预设尺寸的所述第一牺牲层和具有所述第二预设尺寸的所述第三牺牲层，形成第一空间；
以所述子刻蚀凹槽暴露出的所述第一隔离结构的表面为刻蚀起点，沿所述第二方向，去除具有第三预设尺寸的所述第一隔离结构，形成第二空间；
所述子刻蚀凹槽、所述第一空间和所述第二空间共同构成所述网格状刻蚀凹槽。
3.根据权利要求2所述的方法，其特征在于，所述第一牺牲层和所述第三牺牲层沿所述第三方向具有第四预设尺寸；所述第四预设尺寸大于1.5倍的所述第一预设尺寸，且所述第二预设尺寸大于0.5倍的所述第一预尺寸。
4.根据权利要求3所述的方法，其特征在于，所述第一隔离结构沿所述第一方向具有第五预设尺寸；
所述第五预设尺寸大于或者等于1.5倍的所述第一预设尺寸。
5.根据权利要求4所述的方法，其特征在于，所述第二隔离结构包括第一隔离层和第二隔离层；其中，所述第二隔离层通过以下步骤形成：
在所述网格状刻蚀凹槽中形成第一初始隔离层；其中，所述第一初始隔离层中形成有位于所述第一隔离结构之间和位于所述叠层结构之间的网格状的空隙；
刻蚀去除位于所述第一隔离结构沿所述第二方向投影区域中的所述第一初始隔离层、以及位于所述第二区域中的所述第一隔离结构，暴露出位于所述叠层结构之间的空隙，形成刻蚀沟槽；
在所述刻蚀沟槽和暴露出的所述叠层结构之间的空隙中填充第一隔离材料；其中，位于所述空隙中的第一隔离材料构成所述第二隔离层。
6.根据权利要求5所述的方法，其特征在于，所述晶体管结构通过以下步骤形成：
去除所述第一区域中的所述第二牺牲层，形成第一刻蚀凹槽；
在所述第一刻蚀凹槽中形成所述晶体管结构的沟道结构；
去除所述第一区域中的所述第一牺牲层、所述第三牺牲层和所述第一隔离结构，暴露出所述沟道结构；
在所述沟道结构的表面形成栅极结构。
7.根据权利要求6所述的方法，其特征在于，在所述第一刻蚀凹槽中形成所述晶体管结构的沟道结构，包括：
在所述第一刻蚀凹槽中填充金属氧化物材料，形成所述沟道结构；所述金属氧化物材料包括铟镓氧化锌。
8.根据权利要求7所述的方法，其特征在于，在所述沟道结构的表面形成栅极结构，包括：
在所述沟道结构的表面依次形成栅极介质层和初始栅极导电层；
在所述初始栅极导电层之间的空隙、以及所述叠层结构之间的空隙中，形成第三隔离结构；
沿所述第二方向回刻所述初始栅极导电层，形成栅极导电层和第三空间；所述栅极介质层和所述栅极导电层共同构成所述栅极结构。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括：
形成沿所述第一方向依次排列、且沿所述第三方向延伸的多个位线结构；其中，所述位线结构与所述沟道结构相接。
10.根据权利要求9所述的方法，其特征在于，所述电容结构和所述第一隔离层通过以下步骤形成：
去除所述第二区域中的所述第二牺牲层，形成第二刻蚀凹槽；
刻蚀去除所述第二刻蚀凹槽暴露出来的所述第一初始隔离层，直至暴露出所述第二隔离层和所述沟道结构，形成第四空间，剩余的所述第一初始隔离层构成所述第一隔离层；
去除所述第二区域中的所述第一牺牲层和所述第三牺牲层，形成第三刻蚀凹槽；其中，所述第三刻蚀凹槽包括第二刻蚀凹槽和所述第四空间；
在所述第三刻蚀凹槽中形成电容结构。
11.根据权利要求10所述的方法，其特征在于，在所述第三刻蚀凹槽中形成电容结构，包括：
在所述第三刻蚀凹槽的侧壁依次形成第一电极层、电介质层和第二电极层，以形成所述电容结构；
其中，所述第一电极层与所述沟道结构相接，所述第二电极层充满所述第三刻蚀凹槽。
12.根据权利要求5至11任一项所述的方法，其特征在于，所述基底还包括衬底；所述叠层结构和所述第一隔离结构形成于所述衬底表面；所述第一隔离结构和所述叠层结构通过以下步骤形成：
在所述衬底表面形成初始叠层结构，所述初始叠层结构包括沿所述第三方向依次堆叠的所述牺牲层和所述隔离层；
在所述初始叠层结构的表面形成具有预设图案的光刻胶层，所述预设图案包括沿所述第一方向间隔排布的子图案；所述子图案暴露出所述初始叠层结构；
通过所述光刻胶层，去除暴露出的所述初始叠层结构，形成沿所述第一方向间隔排布的隔离凹槽和所述叠层结构；
在所述隔离凹槽中形成所述第一隔离结构。
13.根据权利要求12所述的方法，其特征在于，所述第一初始隔离层与所述衬底之间的刻蚀选择比大于所述第二隔离层与所述衬底之间刻蚀选择比。
14.一种半导体结构，其特征在于，包括：
基底；
位于所述基底中的第二隔离结构，所述第二隔离结构包括第二隔离层和环绕部分所述第二隔离层的第一隔离层；所述第二隔离结构将所述基底划分为沿第二方向依次排列的第一区域和第二区域；
位于所述第一区域、且沿第一方向和第三方向阵列排布的晶体管结构、以及位于所述第二区域、且沿所述第一方向和所述第三方向阵列排布的电容结构；其中，所述晶体管结构与所述电容结构通过所述第一隔离层和所述第二隔离层隔离；所述第一方向和所述第二方向为所述基底所在平面内的任意两个方向；所述第三方向与所述基底所在的平面相交。
15.根据权利要求14所述的结构，其特征在于，所述基底包括衬底；所述晶体管结构和所述电容结构位于所述衬底表面；
所述第一隔离层与所述衬底之间的刻蚀选择比大于所述第二隔离层与所述衬底之间刻蚀选择比。
16.根据权利要求15所述的结构，其特征在于，所述晶体管结构包括栅极结构；
所述栅极结构包括沟道结构、位于所述沟道结构表面的栅极介质层、以及位于所述栅极介质层表面的栅极导电层；其中，所述沟道结构由金属氧化物材料构成，所述金属氧化物材料包括铟镓氧化锌。
17.根据权利要求16所述的结构，其特征在于，所述沟道结构包括沿所述第二方向的第一端和第二端；所述半导体结构还包括：与所述第一端相连接的位线结构、以及与所述第二端相连接的电容结构；
其中，所述位线结构沿所述第一方向依次排列、且沿所述第三方向延伸；
所述电容结构包括第一电极层、电介质层和第二电极层。
18.根据权利要求17所述的结构，其特征在于，所述半导体结构还包括：隔离层；
所述隔离层位于沿所述第三方向相邻的所述栅极结构之间，且所述隔离层位于沿所述第三方向相邻的所述电容结构之间。
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