CN115116970A - 半导体器件及其制备方法 - Google Patents

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Abstract

本公开实施例提供了一种半导体器件及其制备方法，该制备方法包括：在衬底上形成堆叠结构；堆叠结构包括依次层叠的至少两个子堆叠结构，子堆叠结构包括依次层叠的第一隔离层、第一牺牲层、第二隔离层、第二牺牲层、第三隔离层、位线层、第四隔离层和第三牺牲层；刻蚀堆叠结构，形成有源区；在有源区形成贯穿堆叠结构的沟道材料柱；去除第三牺牲层，直至显露沟道材料柱的部分侧壁；去除显露的沟道材料柱的部分侧壁，形成第一空隙；填充第一空隙，形成第一隔离结构；去除第二牺牲层，形成第二空隙；在第二空隙内沿沟道柱的径向依次形成栅极介质层和字线层；去除第一牺牲层，形成第三空隙；在第三空隙内，形成第一电极层、介质层和第二电极层。

Description

半导体器件及其制备方法
技术领域
本公开涉及半导体技术领域，特别是涉及一种半导体器件及其制备方法。
背景技术
随着半导体领域的不断发展，芯片的关键尺寸不断减小，但由于光刻机的限制，其尺寸缩小存在极限，因此如何在一片晶圆上做出更高存储密度的芯片，是众多科研工作者和半导体从业人员的研究方向。动态随机存取存储器(DRAM，Dynamic Random AccessMemory)是电子系统中最重要的存储芯片之一。目前，DRAM芯片已经开始由平面向三维结构方向发展，如何设计三维DRAM是当前行业重要的研究方向之一。
发明内容
根据本公开的第一个方面，提供了一种半导体器件的制备方法，包括：
在衬底上形成堆叠结构；其中，所述堆叠结构包括依次层叠的至少两个子堆叠结构，所述子堆叠结构包括依次层叠的第一隔离层、第一牺牲层、第二隔离层、第二牺牲层、第三隔离层、位线层、第四隔离层和第三牺牲层；
刻蚀所述堆叠结构，形成有源区；
在所述有源区形成贯穿所述堆叠结构的沟道材料柱；
去除所述第三牺牲层，直至显露所述沟道材料柱的部分侧壁；
去除显露的所述沟道材料柱的部分侧壁，形成第一空隙；其中，所述第一空隙将所述沟道材料柱分割成至少两段沟道柱，所述沟道柱和所述子堆叠结构中的所述第一牺牲层、所述第二牺牲层和所述位线层接触；
在形成所述沟道柱后，填充所述第一空隙，形成第一隔离结构；
去除所述第二牺牲层，直至显露所述沟道柱的侧壁，形成第二空隙；
在所述第二空隙内沿所述沟道柱的径向依次形成栅极介质层和字线层；
去除所述第一牺牲层，直至显露出所述沟道柱的侧壁，形成第三空隙；其中，所述第三空隙显露出所述第一隔离层的顶部和所述第二隔离层的底部；
在所述第三空隙内，形成覆盖所述沟道柱的侧壁、所述第一隔离层的顶部和所述第二隔离层的底部的第一电极层，形成覆盖所述第一电极层的介质层，形成覆盖所述介质层的第二电极层。
根据本公开的第二个方面，提供了一种半导体器件的制备方法，包括：
在衬底上形成堆叠结构；其中，所述堆叠结构包括依次层叠的至少两个子堆叠结构，所述子堆叠结构包括依次层叠的第一隔离层、第一牺牲层、第二隔离层、第二牺牲层、第三隔离层、第四牺牲层、第四隔离层和第三牺牲层；
刻蚀所述堆叠结构，形成有源区；
在所述有源区形成贯穿所述堆叠结构的沟道材料柱；
去除所述第三牺牲层，直至显露所述沟道材料柱的部分侧壁；
去除显露的所述沟道材料柱的部分侧壁，形成第一空隙；其中，所述第一空隙将所述沟道材料柱分割成至少两段沟道柱，所述沟道柱和所述子堆叠结构中的所述第一牺牲层、所述第二牺牲层和所述第四牺牲层接触；
在形成所述沟道柱后，填充所述第一空隙，形成第一隔离结构；
去除所述第二牺牲层，直至显露所述沟道柱的侧壁，形成第二空隙；
在所述第二空隙内沿所述沟道柱的径向依次形成栅极介质层和字线层；
去除所述第一牺牲层，直至显露出所述沟道柱的侧壁，形成第三空隙；其中，所述第三空隙显露出所述第一隔离层的顶部和所述第二隔离层的底部；
在所述第三空隙内形成覆盖所述沟道柱的侧壁、所述第一隔离层的顶部和所述第二隔离层的底部的第一电极层，形成覆盖所述第一电极层的介质层，形成覆盖所述介质层的第二电极层；
去除所述第四牺牲层，直至显露出所述沟道柱的侧壁，形成第四空隙；
填充所述第四空隙，形成位线层。
根据本公开的第三个方面，提供了一种半导体器件，包括：
衬底；
有源区，包括依次层叠于所述衬底上的至少两个子堆叠结构，所述子堆叠结构包括依次层叠的第一隔离层、电容器、第二隔离层、字线结构、第三隔离层、位线层、第四隔离层和第一隔离结构；
至少两个沟道柱，沿第三方向并列排布，所述沟道柱贯穿所述子堆叠结构，且和所述位线层、所述字线结构和所述电容器接触；所述第三方向垂直于所述衬底所在平面；
其中，所述字线结构包括字线层和栅极介质层，所述字线层沿平行于所述衬底所在平面的方向延伸，所述栅极介质层位于所述字线层和所述沟道柱之间；
所述电容器包括覆盖第一隔离层的顶部、第二隔离层的底部和沟道柱的侧壁的第一电极层、覆盖所述第一电极层的介质层，以及第二电极层，所述介质层位于所述第一电极层和所述第二电极层之间。
本公开实施例提供的制备方法制得的半导体器件，其存储单元为1T1C结构，多个存储单元沿垂直方向依次堆叠，每个存储单元内电容器沿水平方向延伸，相比于相关技术中沿垂直方向延伸的电容器，水平方向延伸的电容器规避了刻蚀工艺对高度的限制，并可通过增大水平方向的面积提高电容器的电容值，从而提高存储单元的存储性能。本公开实施例提供的半导体器件的制备方法，先形成沿垂直方向堆叠的第一牺牲层、第二牺牲层、位线层和第三牺牲层，接着通过去除第三牺牲层，形成第一隔离结构，隔断沟道柱，以将多个存储单元电隔离，再接着通过去除第二牺牲层，形成字线和栅极介质层，最后通过去除第一牺牲层，形成电容器。该制备方法工艺步骤为半导体领域常规的工艺步骤，工艺难度低，可行性高，较易实现制备沿垂直方向并列的存储单元。
附图说明
图1为本公开实施例提供的一种半导体器件的制备方法的流程示意图；
图2a至图2o为本公开实施例提供的半导体器件在制备过程中的结构示意图；
图3为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图；
图4为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图；
图5a至图5j为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图；
图6为本公开实施例提供的一种半导体器件的结构示意图；
图7为图6所示的半导体器件的剖视示意图；
图8为本公开实施例提供的又一种半导体器件的结构示意图；
图9为本公开实施例提供的又一种半导体器件的剖视示意图。
具体实施方式
以下结合说明书附图及具体实施例对本公开的技术方案做详细阐述。
在本公开的描述中，需要理解的是，术语“长度”、“宽度”、“深度”、“上”、“下”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
DRAM通常由一个晶体管和一个电容器构成的1T1C结构作为存储单元。晶体管的栅极与字线相连，漏极与位线相连，源极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取在电容器中的数据，或者通过位线将数据写入电容器中进行存储。电容器以存储电荷的多少表示数据“1”或“0”，通常以少电荷代表“0”，多电荷代表“1”，反之亦可。
三维堆叠半导体器件能够解决平面半导体器件的密度限制，是提高存储器集成度的重要途径之一。本公开实施例提供了一种三维DRAM结构及其制备方法，以实现更高的空间利用率。图1为本公开实施例提供给的一种半导体器件的制备方法，如图1所示，该制备方法包括：
S100：在衬底上形成堆叠结构；其中，堆叠结构包括依次层叠的至少两个子堆叠结构，子堆叠结构包括依次层叠的第一隔离层、第一牺牲层、第二隔离层、第二牺牲层、第三隔离层、位线层、第四隔离层和第三牺牲层；
S200：刻蚀堆叠结构，形成有源区；
S300：在有源区形成贯穿堆叠结构的沟道材料柱；
S400：去除第三牺牲层，直至显露沟道材料柱的部分侧壁；
S500：去除显露的沟道材料柱的部分侧壁，形成第一空隙；其中，第一空隙将沟道材料柱分割成至少两段沟道柱，沟道柱和子堆叠结构中的第一牺牲层、第二牺牲层和位线层接触；
S600：在形成沟道柱后，填充第一空隙，形成第一隔离结构；
S700：去除第二牺牲层，直至显露沟道柱的侧壁，形成第二空隙；
S800：在第二空隙内沿沟道柱的径向依次形成栅极介质层和字线层；
S900：去除第一牺牲层，直至显露出沟道柱的侧壁，形成第三空隙；其中，第三空隙显露出第一隔离层的顶部和第二隔离层的底部；
S1000：在第三空隙内，形成覆盖沟道柱的侧壁、第一隔离层的顶部和第二隔离层的底部的第一电极层，形成覆盖第一电极层的介质层，形成覆盖介质层的第二电极层。
应当理解，步骤S100至S1000所示的操作不一定按照顺序精确的执行，相反，可以按照任意顺序或者同时处理各种步骤。此外，也可将其他操作步骤添加到这些过程中。
图2a至图2o为本公开实施例提供的半导体器件在制备过程中的结构示意图，下面结合图2a至图2o介绍本公开实施例提供的半导体器件的制备方法。
参见图2a，执行步骤S100，在衬底100上形成堆叠结构。
在一些实施例中，衬底100的材质可以是硅、锗、硅锗半导体或碳化硅等，也可以是绝缘体上硅(SOI)或者绝缘体上锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。衬底100还可以根据设计需求注入一定的掺杂离子以改变电学参数。
堆叠结构包括从下至上依次层叠的至少两个子堆叠结构200。示例地，子堆叠结构200的数量可以是两个、三个、四个、八个、十六个、三十二个或者更多。
子堆叠结构200包括从下到上依次层叠的第一隔离层210、第一牺牲层220、第二隔离层230、第二牺牲层240、第三隔离层250、位线层260、第四隔离层270和第三牺牲层280。示例地，第一隔离层210、第二隔离层230、第三隔离层250和第四隔离层270的材质相同，其材质包括但不限于氧化硅或氮化硅。
示例地，第一牺牲层220、第二牺牲层240、位线层260和第三牺牲层280的材质不同，它们在一定的刻蚀条件下具有不同的刻蚀速率，也即具有刻蚀选择比，从而能够选择性地去除其中一层，而保留其它三层。
在一些实施例中，第一牺牲层220的材质包括但不限于多晶硅(Poly)。第二牺牲层240的材质包括但不限于无定型碳(A-C)。第三牺牲层280的材质包括但不限于金属硅化物(例如硅化钛、硅化钴、硅化锗、硅化钽)。
在一些实施例中，位线层260的材质包括但不限于金属(例如锗、钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如硅化钛、硅化钴、硅化锗、硅化钽)、金属氮化物(例如氮化钛、氮化钽)或者掺杂多晶硅等导电材料。
参见图2b，执行步骤S200，刻蚀堆叠结构，形成有源区300。
示例地，可采用湿法刻蚀工艺和/或干法刻蚀工艺刻蚀堆叠结构，形成有源区300。
在一些实施例中，如图2b所示，有源区300包括沿第一方向延伸的第一部分310和沿第二方向延伸的第二部分320，第一部分310穿过第二部分320，形式“十”字结构。第一方向和第二方向垂直且均平行于衬底100所在平面，第一方向可以是X方向，第二方向可以是Y方向。对应地，第一部分310和第二部分320相互垂直。
在另一些实施例中，第一方向和第二方向也可以是相交且不垂直。也即第一部分310和第二部分320可相交且不垂直。
在一些实施例中，第一部分310穿过第二部分320的中间，第一部分310将第二部分320分成长度相等的两段。第二部分320将第一部分310也分为长度相等的两段。
在一些实施例中，刻蚀堆叠结构的步骤，包括：形成覆盖堆叠结构的第一掩膜层910；采用光刻工艺在第一掩膜层910上形成第一图案；通过第一掩膜层910刻蚀堆叠结构，形成有源区300。
本实施例中，当有源区的数量是多个时，形成“十”字结构的有源区，可使得多个有源区错开排布，提高半导体器件的集成度。
在一些实施例中，参见图2c，在形成有源区300之后，形成沟道材料柱之前，该制备方法还包括：
形成包围有源区300的支撑结构400。
示例地，支撑结构400在衬底100所在平面的正投影呈矩形，支撑结构400沿第一方向的尺寸基本等于第一部分310沿第一方向的尺寸，支撑结构400沿第二方向的尺寸基本等于第二部分320沿第二方向的尺寸。
示例地，支撑结构400在第三方向的尺寸大于或等于有源区300在第三方向的尺寸。第三方向垂直于衬底100所在平面，第三方向为Z方向。
本公开实施例中，“十”字结构的有源区的支撑强度较弱，形成包括有源区的支撑结构能够提高对有源区的支撑强度，避免有源区歪斜，并且利于后续制程中对有源区进行工艺处理。进一步，支撑结构还用于隔离相邻的有源区。支撑结构400覆盖堆叠结构相对远离衬底100的一侧，可以在后续的步骤中保护堆叠结构。
执行步骤S300，在有源区形成贯穿堆叠结构的沟道材料柱。
在一些实施例中，如图2d所示，在第一部分310和第二部分320的交叉处形成贯穿堆叠结构的沟道材料柱500。示例地，沟道材料柱500在衬底表面的正投影位于该交叉区域在衬底表面的正投影内。
示例地，沟道材料柱500的横截面可以是圆形或者矩形。
示例地，沟道材料柱500的材质包括多晶硅、锗、硅锗半导体，或者砷化镓等Ⅲ-Ⅴ族化合物等。沟道材料柱500内还可以根据设计需求注入一定的掺杂离子形成源极和漏极。
执行步骤S400，去除第三牺牲层，直至显露沟道材料柱的部分侧壁。
在一些实施例中，如图2e和图2f所示，在执行步骤S400之前，该制备方法还包括：
刻蚀有源区300，形成贯穿堆叠结构且并列排布的两个第一沟槽410；其中，两个第一沟槽410设置在沟道材料柱500的两侧，第一沟槽410穿过第一部分310，显露出第一隔离层210、第一牺牲层220、第二隔离层230、第二牺牲层240、第三隔离层250、位线层260、第四隔离层270和第三牺牲层280。
示例地，第一沟槽410沿第二方向(Y方向)延伸，两个第一沟槽410沿第一方向(X方向)并列设置。第一沟槽410穿过第一部分310相对远离沟道材料柱500的一侧，用于通过第一沟槽410刻蚀第一牺牲层220、第二牺牲层240、位线层260和第三牺牲层280。
示例地，形成第一沟槽的步骤，包括：
在有源区上依次形成第二掩膜层920和光阻层930；
采用光刻工艺刻蚀在光阻层930上形成第二图案；
通过光阻层930刻蚀第二掩膜层920，将第二图案转移至第二掩膜层920；
通过第二掩膜层920刻蚀有源区，形成第一沟槽410。
参见图2g和图2h(图2h为图2g中A区的放大示意图)，通过两个第一沟槽410，去除第一部分310的第三牺牲层280，直至显露出沟道材料柱500的侧壁。
示例地，可采用湿法刻蚀工艺去除第三牺牲层280。
参见图2i，执行步骤S500，去除显露的沟道材料柱500的部分侧壁，形成第一空隙610；其中，第一空隙610将沟道材料柱500分割成至少两段沟道柱510，沟道柱510和子堆叠结构200中的第一牺牲层220、第二牺牲层240和位线层260接触。
示例地，可采用湿法刻蚀工艺去除部分沟道材料柱500，以将沟道材料柱500分割成相互隔离的多段沟道柱510。相邻两段沟道柱510不连接，以形成沿第三方向(Z方向)并排设置的多个存储单元。
示例地，第一空隙610不显露出位于其下方的位线层260，并且不显露出位于其上方的子堆叠结构200中的第一牺牲层220。换言之，第一空隙610的底部高于或平齐于位于其下方的位线层260的顶部，第一空隙610的顶部低于或平其于位于其上方的第一牺牲层220的底部。
在一些实施例中，在形成第一空隙610之后，该制备方法还可包括：
通过第一空隙610，向沟道柱510内注入掺杂离子，形成第一有源层511和第二有源层512；其中，第一有源层511和第一牺牲层220接触，第二有源层512和位线层260接触。
需要说明的是，通过第一空隙610，可向位于第一空隙610两侧的两个沟道柱510内注入掺杂离子，其中，位于第一空隙610下方(相对靠近衬底100一侧)的沟道柱510的顶部被掺杂，形成第二有源层512，与位线层260接触；位于第一空隙610上方的沟道柱510的底部被掺杂，形成第一有源层511，与位于第一空隙610上方的子堆叠结构200中的第一牺牲层220接触。
示例地，第一有源层511的顶部低于或平齐于第二牺牲层240的底部，第二有源层512的底部高于或平齐于第二牺牲层240的顶部。
示例地，第一有源层511和第二有源层512其中之一为源极，另一为漏极。本实施例中，第一有源层511为源极，用于和后续形成的电容器接触，第二有源层512为漏极，用于和位线层260接触。
第一有源层511和第二有源层512可同时为P型掺杂区，也可同时为N型掺杂区。形成P型掺杂区的掺杂离子可包括硼(B)、铝(Al)或镓(Ga)等。形成N型掺杂区的掺杂离子可包括磷(P)、砷(As)或锑(Sb)等。
参见图2j，执行步骤S600，在形成沟道柱510后，填充第一空隙，形成第一隔离结构611。
示例地，形成第一隔离结构611的步骤可包括：在两个第一沟槽和第一空隙内填充第一绝缘材料，形成第一绝缘层；刻蚀去除两个第一沟槽内的第一绝缘层，保留第一空隙内的第一绝缘层，形成第一隔离结构611。
第一隔离结构611将沿第三方向并列的多个子堆叠结构200相隔离，每个子堆叠结构200用于形成一个存储单元，第一隔离结构611将多个存储单元电隔离。
执行步骤S700，去除第二牺牲层，直至显露沟道柱的侧壁，形成第二空隙。
在一些实施例中，参见图2k，通过两个第一沟槽410去除第一部分310的第二牺牲层240，形成第二空隙620，第二空隙620显露出沟道柱510的侧壁、第二隔离层230的顶部和第三隔离层250的底部。示例地，可采用湿法刻蚀工艺去除第二牺牲层240。
参见图2l，执行步骤S800，在第二空隙内沿沟道柱径向依次形成栅极介质层710和字线层720。栅极介质层710覆盖沟道柱510侧壁，栅极介质层710的材质包括但不限于氧化硅、氮化硅或其它高k介电材料。
在一些实施中，字线层720包括第一子字线层721和第二子字线层722。第一子字线层721覆盖第二隔离层230的顶部、栅极介质层710和第三隔离层250底部，第二子字线层722填充设置有第一字线层721的第二空隙。
示例地，第一子字线层721的材质包括金属氮化物(例如氮化钛、氮化钽)，第二子字线层722的材质包括金属(例如钽、钛、钼、钨、铂、铝、铪、钌)。
在一些实施例中，字线层对应的部分沟道柱510形成沟道层。在另一些实施例中，在形成第二空隙后，形成栅极介质层710之前，也可通过向第二空隙向沟道柱510内注入掺杂离子，形成沟道层。示例地，当第一有源层和第二有源层为P型掺杂区时，沟道层为N型掺杂区，当第一有源层和第二有源层为N型掺杂区时，沟道层为P型掺杂区。
执行步骤S900，去除第一牺牲层，至显露出沟道柱的侧壁，形成第三空隙。
在一些实施例中，参见图2n，通过两个第一沟槽410去除第一部分310内的第一牺牲层220，形成第三空隙630，第三空隙630显露出沟道柱510的侧壁、第一隔离层210的顶部和第二隔离层230的底部。示例地，可采用湿法刻蚀工艺去除第一牺牲层220。
参见图2o，执行步骤S1000，在第三空隙内，先形成第一电极层810，第一电极层810覆盖沟道柱510的侧壁、第一隔离层210的顶部、第二隔离层230的底部和支撑结构400显露于第三空隙内的侧壁；接着形成覆盖第一电极层810的介质层820，最后形成覆盖介质层820的第二电极层830。第一电极层810、介质层820和第二电极层830形成电容器800。
在一些实施例中，如图2o所示，在形成覆盖第一电极层810的介质层820时，介质层820还覆盖两个第一沟槽410的侧壁和底部；在形成覆盖介质层820的第二电极层830时，第二电极层830还填充设置有介质层820的两个第一沟槽410。
本实施例中，形成第一电极层810的步骤位于形成字线层720和形成第一隔离结构611的步骤之后，介质层820覆盖第一沟槽410的侧壁和底部是为了将第二电极层830与位线层260、字线层720和衬底100电隔离，第二电极层830填充于两个第一沟槽410内，能使沿第三方向堆叠的多个存储单元的第二电极层830电连接，以共同接地。并且介质层820和第二电极层830也起到填充第一沟槽410的作用，而不必再额外增加填充第一沟槽410的工艺步骤。
在一些实施例中，如图2m所示，为减小位线层260、字线层720和第二电极层之间的相互干扰(例如，减小寄生电容)，该制备方法还包括：
在形成字线层720之后，形成第一电极层之前，通过两个第一沟槽410刻蚀位线层260相对远离沟道柱510的端部，以去除部分位线层260，形成沿第一方向延伸的第一凹槽；
通过两个第一沟槽410刻蚀字线层720相对远离沟道柱510的端部，以去除部分字线层720，形成沿第一方向延伸的第二凹槽；
填充第一凹槽，形成第二隔离结构641；
填充第二凹槽，形成第三隔离结构651。
这里，位线层260相对远离沟道柱510的端部为位线层260显露于第一沟槽410的端部，字线层720相对远离沟道柱510的端部为字线层720显露于第一沟槽410的端部。在一些实施例中，如图2m所示，字线层720和位线层260在同一刻蚀条件下具有相同的刻蚀速率(例如，二者材质相同)，因此，可在同一工序中去除部分位线层260和部分字线层720，以形成第一凹槽和第二凹槽。
应该理解，第一凹槽沿第一方向(X方向)的尺寸小于位线层260沿第一方向的尺寸，第一凹槽显露出支撑结构400、第三隔离层的顶部和第四隔离层的底部。第二凹槽沿第一方向的尺寸小于字线层720沿第一方向的尺寸，第二凹槽显露出支撑结构400、第二隔离层的顶部和第三隔离层的底部。
示例地，第一凹槽沿第一方向的尺寸基本等于第二凹槽沿第一方向的尺寸。
继续参见图2m，在同一工序中，向第一凹槽、第二凹槽和两个第一沟槽410内沉积第二绝缘材料，形成第二绝缘层；去除两个第一沟槽410内的第二绝缘层，保留第一凹槽和第二凹槽内的第二绝缘层形成第二隔离结构641和第三隔离结构651。示例地，第二隔离结构641沿第一方向的尺寸等于第三隔离结构651沿第一方向的尺寸。
应当理解，本公开实施例中，形成第一隔离结构、字线层和电容器的步骤无先后之分，图2a至图2o示出了一种形成顺序，即先形成第一隔离结构，再形成字线层，最后形成电容器，这样设置可在形成电容器时使得不同电容器的第二电极层相互连接，而不必额外增加工艺步骤。在另外一些实施例中，也可先形成字线层、再形成第一隔离结构，最后形成电容器。
本公开实施例提供的DRAM的存储单元为1T1C结构，其中，多个存储单元沿垂直方向(第三方向)依次堆叠，每个存储单元内电容器沿水平方向延伸，相比于相关技术中沿垂直方向延伸的电容器，水平方向延伸的电容器规避了刻蚀工艺对高度的限制，并可通过增大水平方向的面积提高了电容器的电容值，从而提高了存储单元的存储性能。本公开实施例提供的半导体器件的制备方法，先形成沿垂直方向堆叠的第一牺牲层、第二牺牲层、位线层和第三牺牲层，接着通过去除第三牺牲层，形成第一隔离结构，隔断沟道柱，以将多个存储单元电隔离，再接着通过去除第二牺牲层，形成字线和栅极介质层，最后通过去除第一牺牲层，形成电容器。本公开实施例提供的半导体器件的制备方法，工艺步骤为半导体领域常规的工艺步骤，工艺难度低，可行性高，较易实现制备沿垂直方向并列的存储单元。
图3为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图，图3中，仅显示出沟道柱510一侧的第一部分310。如图3所示，可通过在有源区的第二部分320的一端形成显露每个子堆叠结构200中的位线层260的多个第一台阶660，从而将存储单元的位线层260引出。
同理，可通过在第一部分310的一端形成显露每个子堆叠结构200的字线层720的多个第二台阶，将存储单元的字线层720引出。示例地，可在形成电容器800之后，形成第一台阶660和第二台阶。
图4为本公开实施例提供的又一种半导体器件在制备过程中的结构示意图，如图4所示，有源区300可包括多个第一部分310，多个第一部分310沿第二方向并列排布且穿过第二部分320。
对应地，步骤S300，具体包括：
形成沿第二方向并列排布的多个沟道材料柱500；其中，每个沟道材料柱500位于第一部分310和第二部分320的交叉处。
本实施例中，每个第一部分310内形成多个沿垂直方并列排布的多个存储单元，一个有源区300内的多个第一部分310共用多个位线层260。换言之，一个有源区300内，位于同一层的多个存储单元共用位线，受同一位线控制。如此，能够实现较为简单的电路连接，提高存储器的性能。
在一些实施例中，为进一步扩大电容器的电容值，该制备方法还包括去除第二部分的第一牺牲层，形成第一电极层、介质层和第二电极层，以扩大电容器的第一电极层的面积，从而增大电容器的电容值。
图5a至图5j为本公开实施例提供的又一半导体器件在制备过程中的结构示意图，下面结合图5a至图5j介绍实施例提供的半导体器件的制备方法。
需要说明的是，本实施例提供的半导体器件的制备方法的前期步骤同步骤S100至步骤S300，故不赘述。
参见图5a和图5b，在形成两个第一沟槽410时，刻蚀有源区，形成贯穿堆叠结构且并列排布的两个第二沟槽420，两个第二沟槽420设置在沟道材料柱500的两侧，第二沟槽420穿过第二部分320，显露出第一隔离层210、第一牺牲层220、第二隔离层230、第二牺牲层240、第三隔离层250、位线层260、第四隔离层270和第三牺牲层280。
示例地，第二沟槽420沿第一方向(X方向)延伸，两个第二沟槽420沿第二方向(Y方向)并列设置。示例地，第二沟槽420位于两个第一沟槽410之间，并且与第一沟槽410相互隔离，互不连通。
参见图5c，在去除第一部分310的第三牺牲层时，通过两个第二沟槽420，去除第二部分320的第三牺牲层。换言之，第一部分310和第二部分320内的第三牺牲层可在同一工序中去除。
参见图5d，通过第一沟槽和第二沟槽，去除显露的沟道材料柱的侧壁，形成第一空隙610，第一空隙610位于有源区的第一部分310和第二部分320内，呈“十”字结构。第一空隙610将沟道材料柱分割成至少两段沟道柱510，沟道柱510和子堆叠结构中的第一牺牲层220、第二牺牲层240和位线层260接触。
参见图5e，在形成沟道柱510后，填充第一部分310和第二部分320内的第一空隙，形成第一隔离结构611。
参见图5f，在去除第一部分310内的第二牺牲层时，通过两个第二沟槽，去除第二部分320内的第二牺牲层，形成第二空隙620；第二空隙620位于第一部分310和第二部分320内。
参见图5g，在第一部分310和第二部分320内的第二空隙内，形成覆盖沟道柱510侧壁的栅极介质层710，在栅极介质层710相对远离沟道柱510的一侧形成字线层720。示例地，字线层720位于第一部分310和第二部分320内，字线层720“十”字结构。
参见图5h，在形成第一凹槽时，通过两个第二沟槽刻蚀第二部分320内的位线层260相对远离沟道柱510的端部，以去除部分位线层260，形成沿第二方向延伸的第三凹槽；
在形成第二凹槽时，通过两个第二沟槽刻蚀第二部分320内的字线层720相对远离沟道柱510的端部，以去除部分字线层720，形成沿第二方向延伸的第四凹槽；
在填充第一凹槽时，填充第三凹槽，形成第四隔离结构671；
在填充第二凹槽时，填充第四凹槽，形成第五隔离结构681。
示例地，第三凹槽沿第二方向的尺寸基本等于第一凹槽沿第一方向的尺寸，第四凹槽沿第二方向的尺寸基本等于第二凹槽沿第一方向的尺寸。
示例地，第一凹槽、第二凹槽、第三凹槽和第四凹槽是在同一工艺步骤中形成的。第二隔离结构641、第三隔离结构651、第四隔离结构671和第五隔离结构681是在同一工艺步骤中形成的。
参见图5i，在去除第一部分310的第一牺牲层时，通过两个第二沟槽，去除第二部分320的第一牺牲层，形成第三空隙630。第三空隙630位于第一部分310和第二部分320内。
参见图5j，在第一部分310和第二部分320的第三空隙内，先形成第一电极层810，第一电极层810覆盖第一隔离层210的顶部、沟道柱510的侧壁、第二隔离层230的底部和显露于第三空隙中的支撑结构400的侧壁。接着形成覆盖第一电极层810、两个第一沟槽的侧壁和底部，以及两个第二沟槽的侧壁和底部的介质层820。最后形成第二电极层830，第二电极层830覆盖介质层820，并填充设置有介质层820的两个第一沟槽和两个第二沟槽。
本实施例中，电容器位于有源区的第一部分和第二部分内，第一电极层的面积更大，从而使第一电极层和第二电极层的相对面积更大，进一步提高了电容器的电容值，从而提高了存储器的性能。
应当理解，在另一些实施例中，第二部分320内的第一牺牲层220也可不被替换为第一隔离结构611。当第二牺牲层240是绝缘材料时，第二部分320内的第二牺牲层240也可不被替换为栅极介质层710和字线层720。对应地，第二沟槽420在形成电容器之前形成即可。
此外，本公开实施例还提供了又一种半导体器件的制备方法，该制备方法中位线层也是通过替换掉牺牲层形成的。具体地，该制备方法包括：
在衬底上形成堆叠结构；其中，堆叠结构包括依次层叠的至少两个子堆叠结构，子堆叠结构包括依次层叠的第一隔离层、第一牺牲层、第二隔离层、第二牺牲层、第三隔离层、第四牺牲层、第四隔离层和第三牺牲层；
刻蚀堆叠结构，形成有源区；
在有源区形成贯穿堆叠结构的沟道材料柱；
去除第三牺牲层，直至显露沟道材料柱的部分侧壁；
去除显露的沟道材料柱的部分侧壁，形成第一空隙；其中，第一空隙将沟道材料柱分割成至少两段沟道柱，沟道柱和子堆叠结构中的第一牺牲层、第二牺牲层和第四牺牲层接触；
在形成沟道柱后，填充第一空隙，形成第一隔离结构；
去除第二牺牲层，直至显露沟道柱的侧壁，形成第二空隙；
在第二空隙内沿沟道柱的径向依次形成栅极介质层和字线层；
去除第一牺牲层，直至显露出沟道柱的侧壁，形成第三空隙；其中，第三空隙显露出第一隔离层的顶部和第二隔离层的底部；
在第三空隙内形成覆盖沟道柱的侧壁、第一隔离层的顶部和第二隔离层的底部的第一电极层，形成覆盖第一电极层的介质层，形成覆盖介质层的第二电极层；第一电极层、介质层和第二电极层构成电容器；
去除第四牺牲层，直至显露出沟道柱的侧壁，形成第四空隙；
填充第四空隙，形成位线层。
本实施例中，提供了又一种位线层的形成方式，即通过去除第四牺牲层后，形成位线层。应当理解，形成位线层的步骤可以在形成沟道材料柱之后的任意步骤之间。例如，形成位线层的步骤可以在形成字线层的步骤之前或之后。
在一些实施中，该制备方法还包括：
在形成第三空隙后，通过第三空隙向沟道柱内掺杂，形成第一有源层；
在形成第四空隙后，通过第四空隙向沟道柱内掺杂，形成第二有源层。
第一有源层和第二有源层的掺杂离子的元素类型可以相同，也可以不同。在一些实施例中，第一有源层和第二有源层的掺杂离子的元素类型相同。
本实施例中，通过替换第四牺牲层的方式形成位线层，可以在去除第四牺牲层形成第四空隙后，通过第四空隙注入掺杂离子形成第二有源层，这样形成的第二有源层可与位线层有较大的接触面积，掺杂效果更好，并且掺杂的时间可以更短。并且，本实施例中，通过第三空隙注入掺杂离子形成第一有源层，之后在第三空隙内形成电容器，也可保证第一有源层和电容器接触，并且掺杂时间较短。
图6为本公开实施例提供的一种半导体器件的结构示意图，图7为图6所示的半导体器件沿XZ平面剖视图。图7中支撑结构400被隐去，以清晰直观展示有源区。如图6所示，该半导体器件包括：
衬底100；
有源区300，包括依次层叠于衬底100上的至少两个子堆叠结构200，子堆叠结构200包括依次层叠的第一隔离层210、电容器800、第二隔离层230、字线结构、第三隔离层250、位线层260、第四隔离层270和第一隔离结构611；
至少两个沟道柱510，沿第三方向并列排布，沟道柱510贯穿子堆叠结构200，且和位线层260、字线结构和电容器800接触；其中，字线结构包括字线层720和栅极介质层710，字线层720沿平行于衬底100所在平面的方向延伸，栅极介质层710位于字线层720和沟道柱510之间；电容器800包括覆盖第一隔离层210的顶部、第二隔离层230的底部和沟道柱510的侧壁的第一电极层810、覆盖第一电极层810的介质层820，以及第二电极层830，介质层820位于第一电极层810和第二电极层830之间。
本公开实施例提供的半导体器件，其存储单元为1T1C结构，多个存储单元沿第三方向依次堆叠，每个存储单元包括沿第三方向延伸的沟道柱，以及沿水平方向延伸的位线层、字线层和电容器，位线层、字线层和电容器沿第三方向依次层叠，并通过隔离层相隔离。本公开实施例提供了一种设计新颖的三维DRAM，每个存储单元内电容器沿水平方向延伸，相比于相关技术中沿第三方向延伸的电容器，水平方向延伸的电容器规避了刻蚀工艺对高度的限制，并可通过增大水平方向的面积提高电容器的电容值，从而提高存储单元的存储性能。
在一些实施例中，如图6所示，有源区300包括沿第一方向延伸的第一部分310和沿第二方向延伸的第二部分320，第一部分310穿过第二部分320，第一方向和第二方向相交且均平行于衬底100所在平面；沟道柱510位于第一部分310和第二部分320的交叉处，沟道柱510在衬底100所在平面的正投影位于交叉区域在衬底100所在平面的正投影内。
在一些实施例中，如图6所示，字线层位于第一部分310内，位线层位于第一部分310和第二部分320内。如此，可通过在第二部分320的一端形成显露每个子堆叠结构200中的位线层260的多个第一台阶，从而将存储单元的位线层260引出，通过在第一部分310的一端形成显露每个子堆叠结构200的字线层720的多个第二台阶，将存储单元的字线层720引出，实现存储单元和外围电路的电连接。
在一些实施例中，如图4所示，有源区300包括多个第一部分310，多个第一部分310沿第二方向并列排布且穿过第二部分320，沟道柱510的数量为多个，多个沟道柱510沿第二方向并列排布，每个沟道柱510位于第一部分310和所述第二部分320的交叉处。
在一些实施例中，如图6和图7所示，第一电极层810包括第一子电极层811，位于第一部分310内；第二电极层830包括相连接的第二子电极层831和第三子电极层832，第二子电极层831位于第一部分310内，第三子电极层832沿第二方向延伸，且贯穿子堆叠结构200，多个子堆叠结构200的第三子电极层832相连接；介质层820位于第一子电极层811和第二子电极层831之间，以及覆盖第三子电极层832的侧壁。
在一些实施例中，如图6所示，半导体器件还包括第二隔离结构641和第三隔离结构651，第二隔离结构641与位线层260沿第一方向并列设置，第二隔离结构641位于位线层260和介质层820之间，第三隔离结构651与字线层720沿第一方向并列设置，第三隔离结构651位于字线层720和介质层820之间。
图8为本公开实施例提供的又一种半导体器件的结构示意图，图9为本公开实施例提供的另一种半导体器件的结构示意图。图8和图9所示的半导体器件中，第一电极层810包括第一子电极层和第四子电极层812，第一子电极层位于第一部分310内，第四子电极层812位于第二部分320内，如此能增大第一电极层810的面积，从而提高电容器的电容值。
继续参见图8和图9，第二电极层830还包括第五子电极层833和第六子电极834层，第五子电极层833位于第二部分320内，第五子电极层833用于和第四子电极层812形成电容器。第六子电极层834沿第一方向延伸，且贯穿子堆叠结构200，多个子堆叠结构200的第六子电极层834相连接；介质层820位于第四子电极层812和第五子电极层833之间，以及覆盖第六子电极层834的侧壁。
在一些实施例中，如图9所示，半导体器件还包括第四隔离结构671和第五隔离结构681，第四隔离结构671与位线层260沿第二方向并列设置，第四隔离结构671位于位线层260和介质层820之间，第五隔离结构681与字线层720沿第二方向并列设置，第五隔离结构681位于字线层720和介质层820之间。
在一些实施例中，如图9所示，字线层也可位于第一部分310和第二部分320内，如此，也可将第二部分320的字线引出，与外围电路连接。
在一些实施例中，如图8所示，第二部分320的子堆叠结构200还可包括依次层叠的第一隔离层210、电容器800、第二隔离层230、第二牺牲层240、第三隔离层250、位线260、第四隔离层270和第一隔离结构611。也即在制备阶段，第三牺牲层280也可不被替换为第一隔离结构611。当第二牺牲层240是绝缘材料时，第二部分320内的第二牺牲层240也可不被替换为栅极介质层710和字线层720。如此，能减少工艺步骤，降低成本，并减少对器件的离子污染。
在一些实施例中，有源区300的数量为多个，半导体器件还包括支撑结构400，包围有源区300，并将多个有源区300电隔离。
上述实施例仅例示性说明本公开的原理及其功效，而非用于限制本公开。任何熟悉此技术的人士皆可在不违背本公开的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本公开所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本公开的权利要求所涵盖。

Claims (19)

1.一种半导体器件的制备方法，其特征在于，包括：
在衬底上形成堆叠结构；其中，所述堆叠结构包括依次层叠的至少两个子堆叠结构，所述子堆叠结构包括依次层叠的第一隔离层、第一牺牲层、第二隔离层、第二牺牲层、第三隔离层、位线层、第四隔离层和第三牺牲层；
刻蚀所述堆叠结构，形成有源区；
在所述有源区形成贯穿所述堆叠结构的沟道材料柱；
去除所述第三牺牲层，直至显露所述沟道材料柱的部分侧壁；
去除显露的所述沟道材料柱的部分侧壁，形成第一空隙；其中，所述第一空隙将所述沟道材料柱分割成至少两段沟道柱，所述沟道柱和所述子堆叠结构中的所述第一牺牲层、所述第二牺牲层和所述位线层接触；
在形成所述沟道柱后，填充所述第一空隙，形成第一隔离结构；
去除所述第二牺牲层，直至显露所述沟道柱的侧壁，形成第二空隙；
在所述第二空隙内沿所述沟道柱的径向依次形成栅极介质层和字线层；
去除所述第一牺牲层，直至显露出所述沟道柱的侧壁，形成第三空隙；其中，所述第三空隙显露出所述第一隔离层的顶部和所述第二隔离层的底部；
在所述第三空隙内，形成覆盖所述沟道柱的侧壁、所述第一隔离层的顶部和所述第二隔离层的底部的第一电极层，形成覆盖所述第一电极层的介质层，形成覆盖所述介质层的第二电极层。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述有源区包括沿第一方向延伸的第一部分和沿第二方向延伸的第二部分，所述第一部分穿过所述第二部分，所述第一方向和所述第二方向相交且均平行于所述衬底所在平面；
所述在所述有源区形成贯穿所述堆叠结构的沟道材料柱，包括：
在所述第一部分和所述第二部分的交叉处形成所述沟道材料柱。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述形成有源区之后，形成沟道材料柱之前，所述制备方法还包括：
形成包围所述有源区的支撑结构；其中，所述支撑结构沿所述第一方向的尺寸基本等于所述第一部分沿所述第一方向的尺寸，所述支撑结构沿所述第二方向的尺寸基本等于所述第二部分沿所述第二方向的尺寸。
4.根据权利要求2或3所述的半导体器件的制备方法，其特征在于，所述制备方法还包括：
刻蚀所述有源区，形成贯穿所述堆叠结构且并列排布的两个第一沟槽；其中，两个所述第一沟槽设置在所述沟道材料柱的两侧，所述第一沟槽穿过所述第一部分，显露出所述第一牺牲层、所述第二牺牲层、所述位线层和所述第三牺牲层；
所述去除所述第三牺牲层，包括：通过两个所述第一沟槽，去除所述第一部分的所述第三牺牲层；
所述去除所述第二牺牲层，包括：通过两个所述第一沟槽，去除所述第一部分的所述第二牺牲层；
所述去除所述第一牺牲层，包括：通过两个所述第一沟槽，去除所述第一部分的所述第一牺牲层。
5.根据权利要求4所述的半导体器件的制备方法，其特征在于，所述形成第一电极层的步骤位于所述形成字线层和所述形成第一隔离结构的步骤之后；
所述制备方法还包括：
形成覆盖所述第一电极层的所述介质层时，形成覆盖两个所述第一沟槽的侧壁和底部的所述介质层；
形成覆盖所述介质层的所述第二电极层时，填充设置有所述介质层的两个所述第一沟槽，形成所述第二电极层。
6.根据权利要求5所述的半导体器件的制备方法，其特征在于，所述形成字线层之后，形成第一电极层之前，所述制备方法还包括：
通过两个所述第一沟槽刻蚀所述位线层相对远离所述沟道柱的端部，以去除部分所述位线层，形成沿所述第一方向延伸的第一凹槽；
通过两个所述第一沟槽刻蚀所述字线层相对远离所述沟道柱的端部，以去除部分所述字线层，形成沿所述第一方向延伸的第二凹槽；
填充所述第一凹槽，形成第二隔离结构；
填充所述第二凹槽，形成第三隔离结构。
7.根据权利要求4所述的半导体器件的制备方法，其特征在于，所述制备方法还包括：
刻蚀所述有源区，形成贯穿所述堆叠结构且并列排布的两个第二沟槽；其中，两个所述第二沟槽设置在所述沟道柱的两侧，所述第二沟槽穿过所述第二部分，显露出所述第一牺牲层；
所述去除所述第一牺牲层，还包括：通过两个所述第二沟槽，去除所述第二部分的所述第一牺牲层；
所述制备方法还包括：
形成覆盖所述第一电极层的所述介质层时，形成覆盖两个所述第二沟槽的侧壁和底部的所述介质层；
形成覆盖所述介质层的所述第二电极层时，填充设置有所述介质层的两个所述第二沟槽，形成所述第二电极层。
8.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述有源区包括多个所述第一部分，多个所述第一部分沿所述第二方向并列排布且穿过所述第二部分；
所述在所述有源区形成贯穿所述堆叠结构的沟道材料柱，包括：
形成沿所述第二方向并列排布的多个沟道材料柱；其中，每个所述沟道材料柱位于所述第一部分和所述第二部分的交叉处。
9.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述第一部分和所述第二部分相互垂直。
10.根据权利要求1所述的半导体器件的制备方法，其特征在于，在形成所述第一空隙之后，所述制备方法还包括：
通过所述第一空隙，向所述沟道柱内注入掺杂离子，形成第一有源层和第二有源层；其中，所述第一有源层和所述第一牺牲层接触，所述第二有源层和所述位线层接触。
11.一种半导体器件的制备方法，其特征在于，包括：
在衬底上形成堆叠结构；其中，所述堆叠结构包括依次层叠的至少两个子堆叠结构，所述子堆叠结构包括依次层叠的第一隔离层、第一牺牲层、第二隔离层、第二牺牲层、第三隔离层、第四牺牲层、第四隔离层和第三牺牲层；
刻蚀所述堆叠结构，形成有源区；
在所述有源区形成贯穿所述堆叠结构的沟道材料柱；
去除所述第三牺牲层，直至显露所述沟道材料柱的部分侧壁；
去除显露的所述沟道材料柱的部分侧壁，形成第一空隙；其中，所述第一空隙将所述沟道材料柱分割成至少两段沟道柱，所述沟道柱和所述子堆叠结构中的所述第一牺牲层、所述第二牺牲层和所述第四牺牲层接触；
在形成所述沟道柱后，填充所述第一空隙，形成第一隔离结构；
去除所述第二牺牲层，直至显露所述沟道柱的侧壁，形成第二空隙；
在所述第二空隙内沿所述沟道柱的径向依次形成栅极介质层和字线层；
去除所述第一牺牲层，直至显露出所述沟道柱的侧壁，形成第三空隙；其中，所述第三空隙显露出所述第一隔离层的顶部和所述第二隔离层的底部；
在所述第三空隙内形成覆盖所述沟道柱的侧壁、所述第一隔离层的顶部和所述第二隔离层的底部的第一电极层，形成覆盖所述第一电极层的介质层，形成覆盖所述介质层的第二电极层；
去除所述第四牺牲层，直至显露出所述沟道柱的侧壁，形成第四空隙；
填充所述第四空隙，形成位线层。
12.根据权利要求11所述的半导体器件的制备方法，其特征在于，所述制备方法还包括：
在形成所述第三空隙后，通过所述第三空隙向所述沟道柱内掺杂，形成第一有源层；
在形成所述第四空隙后，通过所述第四空隙向所述沟道柱内掺杂，形成第二有源层。
13.一种半导体器件，其特征在于，包括：
衬底；
有源区，包括依次层叠于所述衬底上的至少两个子堆叠结构，所述子堆叠结构包括依次层叠的第一隔离层、电容器、第二隔离层、字线结构、第三隔离层、位线层、第四隔离层和第一隔离结构；
至少两个沟道柱，沿第三方向并列排布，所述沟道柱贯穿所述子堆叠结构，且和所述位线层、所述字线结构和所述电容器接触；所述第三方向垂直于所述衬底所在平面；
其中，所述字线结构包括字线层和栅极介质层，所述字线层沿平行于所述衬底所在平面的方向延伸，所述栅极介质层位于所述字线层和所述沟道柱之间；
所述电容器包括覆盖所述第一隔离层的顶部、所述第二隔离层的底部和所述沟道柱的侧壁的第一电极层、覆盖所述第一电极层的介质层，以及第二电极层，所述介质层位于所述第一电极层和所述第二电极层之间。
14.根据权利要求13所述的半导体器件，其特征在于，
所述有源区包括沿第一方向延伸的第一部分和沿第二方向延伸的第二部分，所述第一部分穿过所述第二部分，所述第一方向和所述第二方向相交且均平行于所述衬底所在平面；
所述沟道柱位于所述第一部分和所述第二部分的交叉处，所述沟道柱在所述衬底所在平面的正投影位于所述交叉区域在所述衬底所在平面的正投影内。
15.根据权利要求14所述的半导体器件，其特征在于，所述字线结构位于所述第一部分内；
所述位线结构位于所述第一部分和第二部分内。
16.根据权利要求15所述的半导体器件，其特征在于，所述有源区包括多个所述第一部分，多个所述第一部分沿所述第二方向并列排布且穿过所述第二部分；
所述沟道柱的数量为多个，多个所述沟道柱沿所述第二方向并列排布，每个所述沟道柱位于所述第一部分和所述第二部分的交叉处。
17.根据权利要求15所述的半导体器件，其特征在于，所述第一电极层包括第一子电极层，位于所述第一部分内；
所述第二电极层包括相连接的第二子电极层和第三子电极层，所述第二子电极层位于所述第一部分内，所述第三子电极层沿所述第二方向延伸，且贯穿所述子堆叠结构，多个所述子堆叠结构的所述第三子电极层相连接；
介质层，位于所述第一子电极层和所述第二子电极层之间，以及覆盖所述第三子电极层的侧壁。
18.根据权利要求17所述的半导体器件，其特征在于，所述半导体器件还包括：
第二隔离结构，与所述位线层沿所述第一方向并列设置，所述第二隔离结构位于所述位线层和所述介质层之间；
第三隔离结构，与所述字线层沿所述第一方向并列设置，所述第三隔离结构位于所述字线层和所述介质层之间。
19.根据权利要求17所述的半导体器件，其特征在于，所述第一电极层还包括第四子电极层，位于所述第二部分内；
所述第二电极层还包括第五子电极层和第六子电极层，所述第五子电极层位于所述第二部分内，所述第六子电极层沿所述第一方向延伸，且贯穿所述子堆叠结构，多个所述子堆叠结构的所述第六子电极层相连接；
介质层，位于所述第四子电极层和所述第五子电极层之间，以及覆盖所述第六子电极层的侧壁。
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