WO2022188322A1 - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

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WO2022188322A1
WO2022188322A1 PCT/CN2021/105372 CN2021105372W WO2022188322A1 WO 2022188322 A1 WO2022188322 A1 WO 2022188322A1 CN 2021105372 W CN2021105372 W CN 2021105372W WO 2022188322 A1 WO2022188322 A1 WO 2022188322A1
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layer
dielectric layer
opening
electrode
dielectric
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PCT/CN2021/105372
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English (en)
French (fr)
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刘志拯
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Definitions

  • the present application relates to the field of semiconductor devices and manufacturing, and in particular, to a semiconductor structure and a manufacturing method thereof.
  • DRAM Dynamic Random Access Memory
  • the deposition rate of the internal capacitor dielectric layer will be higher than that of the internal capacitor dielectric layer due to different space environments, such as internal space, insufficient reaction gas, or slow removal of reaction products.
  • the deposition rate of the outer capacitor dielectric layer is too low, and a capacitor dielectric layer with a large difference between the inner thickness and the outer thickness is formed.
  • the thickness of the inner capacitor dielectric layer is thin and the curvature is large, which will cause the inner capacitor dielectric layer to suffer from low breakdown and high electric field leakage.
  • the inner capacitor dielectric layer and the outer capacitor dielectric layer cannot obtain uniform leakage current, which greatly affects the performance of the memory device. performance.
  • a first aspect of the present application provides a method for fabricating a semiconductor structure, including:
  • a stacked structure including alternately stacked sacrificial layers and supporting layers on the substrate;
  • the opening exposes the sacrificial layer, and using the opening to remove the sacrificial layer;
  • a second electrode layer is formed on the inner surface and the outer surface of the second dielectric layer.
  • a second aspect of the present application provides a semiconductor structure, comprising:
  • a first electrode layer located on the substrate
  • the second electrode layer covers the inner surface and the outer surface of the second dielectric layer.
  • a third aspect of the present application provides a memory including the semiconductor structure as described above.
  • FIG. 1 is a schematic flowchart of a method for manufacturing a semiconductor structure provided in an embodiment of the present application
  • FIG. 2 is a schematic partial cross-sectional structure diagram of a substrate provided in an embodiment of the application.
  • FIG. 3 is a schematic partial cross-sectional structure diagram of forming a laminated structure provided in an embodiment of the application
  • FIG. 4 is a schematic partial cross-sectional structure diagram of forming a capacitor hole provided in an embodiment of the present application.
  • FIG. 5 is a schematic partial cross-sectional structure diagram of forming a first electrode layer according to an embodiment of the present application
  • FIG. 6 is a schematic partial cross-sectional structural diagram of forming a first dielectric layer on the inner surface of the first electrode layer according to an embodiment of the application;
  • FIG. 7 to 8 are schematic structural diagrams of forming an opening on the stacked structure and removing the sacrificial layer according to an embodiment of the application, wherein FIG. 8 is a top view of the semiconductor structure obtained by removing the sacrificial layer, and FIG. 7 is a view along the Schematic diagram of the partial cross-sectional structure in the AA' direction in 8;
  • FIG. 9 is a schematic partial cross-sectional structure diagram of forming a second dielectric layer provided in an embodiment of the application.
  • FIG. 10 is a schematic partial cross-sectional structural diagram of forming a second electrode layer according to an embodiment of the present application.
  • a method for manufacturing a semiconductor structure includes the following steps:
  • Step S10 providing the substrate 21;
  • Step S20 forming a stacked structure including alternately stacked sacrificial layers 22 and supporting layers 23 on the substrate 21;
  • Step S30 forming a capacitor hole 24 in the stacked structure
  • Step S40 forming a first electrode layer 25 on the sidewall and bottom of the capacitor hole 24 ;
  • Step S50 forming the first dielectric layer 26 on the inner surface of the first electrode layer 25;
  • Step S60 an opening 27 is formed on the stacked structure, the opening 27 exposes the sacrificial layer 22, and the sacrificial layer 22 is removed by using the opening 27;
  • Step S70 forming a second dielectric layer 28 on the inner surface of the first dielectric layer 26 and the outer surface of the first electrode layer 25 ;
  • Step S80 forming the second electrode layer 29 on the inner surface and the outer surface of the second dielectric layer 28 .
  • a first electrode layer is formed on the sidewall and bottom of the capacitor hole formed with the capacitor hole, and before the sacrificial layer is removed, a first dielectric layer is formed on the inner surface of the first electrode layer in advance; then An opening is formed on the stacked structure, the opening exposes the sacrificial layer, and the sacrificial layer is removed by using the opening; a second dielectric layer is formed on the inner surface of the first dielectric layer and the outer surface of the first electrode layer; the inner surface of the second dielectric layer is formed The surface and the outer surface form a second electrode layer.
  • the thickness of the second dielectric layer inside the first electrode layer is increased, so that the sum of the thickness of the second dielectric layer inside the first electrode layer and the thickness of the first dielectric layer is close to or equal to the thickness of the first dielectric layer.
  • the thickness of the second dielectric layer on the outer surface of an electrode layer can eliminate the influence of uneven leakage current caused by different inner and outer thicknesses of the second dielectric layer, and greatly improve the electrical performance of the semiconductor structure.
  • a memory device structure is formed in the substrate 21 , and the memory device structure includes a plurality of pads 211 .
  • the memory device structure further includes a word line and a bit line of the transistor, and the pad 211 is electrically connected to the source or drain of the transistor in the memory device structure.
  • the bonding pads 211 may be arranged in a hexagonal array, but not limited to, which corresponds to the arrangement of the IC capacitor devices to be fabricated subsequently.
  • the pads 211 are separated by a spacer layer, and the material of the spacer layer can be any one or any two of silicon nitride (SiN), silicon oxide (SiO 2 ), and aluminum oxide (Al 2 O 3 ).
  • the material of the spacer layer can be selected from SiN.
  • step S20 a stacked structure including alternately stacked sacrificial layers 22 and supporting layers 23 is formed on the substrate 21.
  • the sacrificial layer 22 and the support layer 23 may be formed by an atomic layer deposition process (Atomic Layer Deposition) or a plasma vapor deposition process (Chemical Vapor Deposition).
  • the materials of the sacrificial layer 22 and the supporting layer 23 are different, and the etching rate of the sacrificial layer 22 is different from the etching rate of the supporting layer 23 in the same etching process.
  • the sacrificial layer 22 The etching rate is much higher than that of the support layer 23, so that when the sacrificial layer 22 is completely removed, the support layer is almost completely retained.
  • the material of the sacrificial layer can be selected from polysilicon or silicon oxide, and the material of the support layer can be selected from silicon nitride.
  • the capacitor hole 24 is formed in the stacked structure in step S30 .
  • a photoresist can be formed on the upper surfaces of the alternately stacked sacrificial layers 22 and the supporting layers 23 as a mask layer.
  • mask layers of other materials for example, silicon nitride hard mask layer, etc.
  • the mask layer is patterned by a photolithography process to obtain a patterned mask layer for defining the capacitor hole 24; finally, the pattern mask for defining the capacitor hole 24 can be used
  • the supporting layer and the sacrificial layer 22 are etched by a dry etching process, a wet etching process or a combination of the dry etching process and the wet etching process, so as to form a top-down through-hole in the supporting layer and the sacrificial layer 22.
  • the capacitor hole 24 exposes the bottom pad 211 .
  • a first electrode layer 25 is formed on the sidewall and bottom of the capacitor hole 24 .
  • the first electrode layer 25 is deposited on the sidewalls and the bottom of the capacitor hole 24 by using an atomic layer deposition process (Atomic Layer Deposition) or a plasma vapor deposition process (Chemical Vapor Deposition).
  • the first electrode layer 25 includes a compound formed by one or both of metal nitride and metal silicide, such as titanium nitride (Titanium Nitride, TiN), titanium silicide (Titanium Silicide), nickel silicide (Titanium silicide) Silicide), titanium silicon nitride (TiSixNy).
  • the first dielectric layer 26 is formed on the inner surface of the first electrode layer 25 in step S50 .
  • a capacitor dielectric layer with uniform thickness of the inner and outer film layers in the capacitor hole should be formed on the surface of the first electrode layer by atomic layer deposition and other technologies.
  • the thickness of the inner and outer film layers of the dielectric layer The difference is significant, so before the sacrificial layer removal step, pre-deposit a layer less than The first dielectric layer 26 is formed to compensate for the thickness difference of the second dielectric layer formed subsequently, so as to eliminate the leakage current condition caused by the difference in the thickness of the inner and outer film layers of the second dielectric layer 28, so as to obtain uniform inner and outer layers in the semiconductor structure. Current leakage improves the electrical properties of the semiconductor structure.
  • the first dielectric layer 26 includes a niobium oxide layer (Nb 2 O 5 ), a ruthenium oxide layer (RuO 2 ), a zirconium oxide layer (ZrO 2 ), an aluminum oxide layer (Al 2 O 3 ), and a hafnium oxide layer. layer (HfO 2 ) or silicon oxide layer (SiO 2 ) or any combination thereof. Wherein, any combination is defined as a combination of at least any two of the above material layers, for example, a niobium oxide layer and an aluminum oxide layer, and may also be a niobium oxide layer, an aluminum oxide layer, and a silicon oxide layer.
  • the above materials are all high-K dielectric materials to increase the capacitance value of the capacitor per unit area.
  • the material of the first dielectric layer is selected to be the same as or different from the material of the second dielectric layer, which is not limited in this application.
  • the support layer 23 includes a first support layer 231 and a second support layer 232; the sacrificial layer 22 includes a first sacrificial layer 221 and a second sacrificial layer 222; the first sacrificial layer 221, The first support layer 231 , the second sacrificial layer 222 and the second support layer 232 are sequentially formed on the substrate 21 .
  • an opening 27 is formed on the stacked structure, the opening 27 exposes the sacrificial layer 22, and the steps of removing the sacrificial layer 22 by using the opening 27 include:
  • Step S61 forming a patterned mask layer on the upper surface of the stacked structure, the patterned mask layer has a plurality of opening patterns, and the opening patterns define the shape and position of the opening 27;
  • Step S62 etching the second support layer 232 based on the patterned mask layer to form a first opening in the second support layer 232 , and the first opening exposes the space between the second support layer 232 and the first support layer 231 .
  • Step S63 removing the second sacrificial layer 222 between the second support layer 232 and the first support layer 231 based on the first opening;
  • Step S64 forming a second opening on the first support layer 231 based on the first opening, and the second opening exposes the first sacrificial layer 221 between the first support layer 231 and the substrate 21 ;
  • Step S65 removing the first sacrificial layer 221 between the first support layer 231 and the substrate 21 . to expose part of the first electrode layer 25 and the first dielectric layer 26 .
  • one opening 27 only overlaps with one capacitor hole 24 , or one opening 27 overlaps with multiple capacitor holes 24 at the same time (as shown in FIG. 8 , in FIG. 8 , one opening 27 overlaps with three capacitor holes 24 as the example), and does not limit the application.
  • the first sacrificial layer 221 and the second sacrificial layer 222 may be removed by a wet etching process, and the solution used for the wet etching may be a mixed solution of dilute hydrofluoric acid (DHF) and ammonia water (NH 4 OH) , at room temperature, the concentration of diluted hydrofluoric acid is 100 to 500:1; the wet etching solution can also use a mixed solution of diluted hydrofluoric acid and tetramethylammonium hydroxide (TMAH), wherein, when the room temperature is at 35 °C At a temperature of ⁇ 65°C, the concentration of tetramethylammonium hydroxide may be 1% to 10%.
  • DHF dilute hydrofluoric acid
  • NH 4 OH ammonia water
  • TMAH tetramethylammonium hydroxide
  • the materials of the first sacrificial layer and the second sacrificial layer can be the same, both of which are polysilicon or silicon oxide.
  • the materials of the first sacrificial layer and the second sacrificial layer can also be different.
  • the material of the first sacrificial layer is Polysilicon
  • the material of the second sacrificial layer is silicon oxide.
  • the materials of the first support layer and the second support layer are both silicon nitride.
  • a second dielectric layer 28 is formed on the inner surface of the first dielectric layer 26 and the outer surface of the first electrode layer 25 .
  • the material of the second dielectric layer 28 can be selected as a high-K dielectric material to increase the capacitance value of the capacitor per unit area, which includes one of ZrOx, HfOx, ZrTiOx, RuOx, SbOx, AlOx or a group consisting of the above materials A stack formed by two or more of the group.
  • the second electrode layer 29 is formed on the inner surface and the outer surface of the second dielectric layer 28 in step S80 .
  • the material of the second electrode layer 29 may include one of tungsten, titanium, nickel, aluminum, platinum, titanium nitride (TiN), N-type polysilicon, P-type polysilicon, or two of the above materials.
  • TiN titanium nitride
  • N-type polysilicon N-type polysilicon
  • P-type polysilicon P-type polysilicon, or two of the above materials.
  • the above-mentioned laminates are formed.
  • the preparation process of the second electrode layer 29 is the same as the preparation process of the first electrode layer 25 , which is not repeated here.
  • the thickness of the second dielectric layer 28 located on the inner surface of the first dielectric layer 26 is smaller than the thickness of the second dielectric layer 28 located on the outer surface of the first electrode layer 25 . Specifically, a gap exists on the inner side of the second dielectric layer 28 located in the capacitor hole 24 for storing the capacitor.
  • the thickness of the first dielectric layer 26 is in the range of The thickness range of the second dielectric layer 28 is Specifically, the thickness of the first dielectric layer 26 may be or etc., the thickness of the second dielectric layer 28 may be or and many more.
  • the thickness of the first dielectric layer 28 is controlled at Hereinafter, after the thickness of the first dielectric layer 28 is added to the thickness of the thinner second dielectric layer inside the first electrode layer, it is close to or equal to the thickness of the thicker second dielectric layer on the outer surface of the first electrode layer 25, so that the leakage current between the first electrode layer 25 and the second electrode layer 29 on the inner surface of the second dielectric layer 28 is the same as that of the second electrode layer 29 on the outer surface of the first electrode layer 25 and the second dielectric layer 28 The leakage current between them is the same, thereby eliminating the influence of uneven leakage current on the second dielectric layer 28 .
  • the semiconductor structure includes: a substrate 21; a first electrode layer 25 is located on the substrate 21; a first dielectric layer 26 covers the first electrode The second dielectric layer 28 covers the inner surface of the first dielectric layer 26 and the outer surface of the first electrode layer 25 ; the second electrode layer 29 covers the inner and outer surfaces of the second dielectric layer 28 .
  • a memory device structure is formed in the substrate 21 ; the memory device structure includes a plurality of bonding pads 211 .
  • the memory device structure further includes a transistor word line and a bit line, and the pad 211 is electrically connected to the transistor source in the memory device structure.
  • the leakage current between the first electrode layer 25 and the second electrode layer 29 on the inner surface of the second dielectric layer 28 is the same as the leakage current between the first electrode layer 25 and the second electrode layer 29 on the outer surface of the second dielectric layer 28
  • the leakage current between the two electrode layers 29 is the same.
  • the first dielectric layer 26 includes a niobium oxide layer (Nb 2 O 5 ), a ruthenium oxide layer (RuO 2 ), a zirconium oxide layer (ZrO 2 ), an aluminum oxide layer (Al 2 O 3 ), and a hafnium oxide layer. layer (HfO 2 ) or silicon oxide layer (SiO 2 ) or any combination thereof.
  • the thickness of the first dielectric layer 26 is in the range of The thickness range of the second dielectric layer 28 is Specifically, the thickness of the first dielectric layer 26 may be or etc., the thickness of the second dielectric layer 28 may be or and many more.
  • the thickness of the second dielectric layer 28 on the inner surface of the first dielectric layer 26 is smaller than the thickness of the second dielectric layer 28 on the outer surface of the first electrode layer 25 .
  • the semiconductor structure further includes: a support layer 23 is located on the substrate 21 , the support layer 23 includes a first support layer 231 and a second support layer 232 arranged at intervals; the opening 27 is located on the first support layer 231 and the second support layer 232 ; The electrode layer 25 and the top of the first dielectric layer 26 . Specifically, the bottom of the opening 27 is lower than the bottom of the second support layer 232 to improve the removal rate of the sacrificial layer and the subsequent formation rate of the second dielectric layer 28 and the second electrode layer 29 .
  • the memory includes the semiconductor structure as described above.

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Abstract

一种半导体结构及其制造方法，所述制造方法包括：提供衬底；在所述衬底上形成包括交替层叠的牺牲层及支撑层的叠层结构；在所述叠层结构内形成电容孔；在所述电容孔的侧壁及底部形成第一电极层；在所述第一电极层的内表面形成第一介质层；在所述叠层结构上形成开口，所述开口暴露出所述牺牲层，并利用所述开口去除所述牺牲层；在所述第一介质层的内表面及所述第一电极层的外表面形成第二介质层；在所述第二介质层的内表面和外表面形成第二电极层。

Description

半导体结构及其制造方法
相关申请的交叉引用
本申请要求于2021年03月12日提交中国专利局、申请号为2021102671782、申请名称为“半导体结构及其制造方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及半导体器件及制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。随着DRAM的电容尺寸缩减，在沉积电容介质层时，会因空间环境的不同，如内部空间、反应气体不足或反应生成物排除过慢等因素，导致内电容介质层的沉积速率相较于外电容介质层的沉积速率过低，形成内部厚度和外部厚度相差较大的电容介质层。而内电容介质层厚度薄且曲率较大，会引起内电容介质层会遭受低击穿和高电场泄露，内电容介质层和外电容介质层无法得到均匀的漏电流，极大影响存储器件的性能。
发明内容
根据一些实施例，本申请第一方面提供一种半导体结构的制造方法，包括：
提供衬底；
在所述衬底上形成包括交替层叠的牺牲层及支撑层的叠层结构；
在所述叠层结构内形成电容孔；
在所述电容孔的侧壁及底部形成第一电极层；
在所述第一电极层的内表面形成第一介质层；
在所述叠层结构上形成开口，所述开口暴露出所述牺牲层，并利用所述开口去除所述牺牲层；
在所述第一介质层的内表面及所述第一电极层的外表面形成第二介质层；
在所述第二介质层的内表面和外表面形成第二电极层。
根据一些实施例，本申请第二方面提供一种半导体结构，包括：
衬底；
第一电极层，位于所述衬底上；
第一介质层，覆盖所述第一电极层的内表面；
第二介质层，覆盖所述第一介质层的内表面及所述第一电极层的外表面；
第二电极层，覆盖所述第二介质层的内表面和外表面。
根据一些实施例，本申请第三方面提供一种存储器，所述存储器包括如上述的半导体结构。
上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，并可依照说明书的内容予以实施，以下以本申请的较佳实施例并配合附图详细说明如后。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中提供的半导体结构的制造方法的流程示意图；
图2为本申请一实施例中提供的衬底的局部截面结构示意图；
图3为本申请一实施例中提供的形成叠层结构的局部截面结构示意图；
图4为本申请一实施例中提供的形成电容孔的局部截面结构示意图；
图5为本申请一实施例中提供的形成第一电极层的局部截面结构示意图；
图6为本申请一实施例中提供的在第一电极层的内表面形成第一介质层的局部截面结构示意图；
图7至图8为本申请一实施例中提供的在叠层结构上形成开口及去除牺牲层后的结构示意图，其中，图8为去除牺牲层得到的半导体结构的俯视图，图7为沿图8中AA’方向的局部截面结构示意图；
图9为本申请一实施例中提供的形成第二介质层的局部截面结构示意图；
图10为本申请一实施例中提供的形成第二电极层的局部截面结构示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
为了说明本申请上述的技术方案，下面通过具体实施例来进行说明。
在本申请的一个实施例中提供的一种半导体结构的制造方法中，如图1所示，包括如下步骤：
步骤S10：提供衬底21；
步骤S20：在衬底21上形成包括交替层叠的牺牲层22及支撑层23的叠层结构；
步骤S30：在叠层结构内形成电容孔24；
步骤S40：在电容孔24的侧壁及底部形成第一电极层25；
步骤S50：在第一电极层25的内表面形成第一介质层26；
步骤S60：在叠层结构上形成开口27，开口27暴露出牺牲层22，并利 用开口27去除牺牲层22；
步骤S70：在第一介质层26的内表面及第一电极层25的外表面形成第二介质层28；
步骤S80：在第二介质层28的内表面和外表面形成第二电极层29。
于上述实施例提供的半导体结构的制造方法中，在形成有电容孔的侧壁及底部形成第一电极层，去除牺牲层之前，预先在第一电极层的内表面形成第一介质层；接着在叠层结构上形成开口，开口暴露出牺牲层，并利用开口去除牺牲层；在第一介质层的内表面及第一电极层的外表面形成第二介质层；在第二介质层的内表面和外表面形成第二电极层。通过额外引入第一介质层，以增加第一电极层内侧的第二介质层的厚度，使得第一电极层内侧的第二介质层的厚度与第一介质层的厚度之和接近或等同于第一电极层的外表面的第二介质层的厚度，从而消除因第二介质层的内外厚度不一引起的漏电流不等的影响，极大提高半导体结构的电学性能。
在一个实施例中，如图2所示，步骤S10中提供的衬底21，衬底21中形成有存储器件结构、存储器件结构包括有多个焊盘211。存储器件结构还包括有晶体管字符线(Word line)及位线(Bitline)，焊盘211电性连接存储器件结构内的晶体管源极或漏极。
作为示例，焊盘211可以但不仅限于呈六方阵列排布，与后续制作的集成电路电容器件的排布相对应。
具体地，焊盘211之间通过间隔层进行隔离，间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO 2)、氧化铝(Al 2O 3)中的任意一种或任意两种以上的组合，在本实施例中，间隔层的材料可选用SiN。
在一个实施例中，如图3所示，步骤S20中在衬底21上形成包括交替层 叠的牺牲层22及支撑层23的叠层结构。
作为示例，可采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)形成牺牲层22及支撑层23。
作为示例，牺牲层22与支撑层23的材料不同，且在同一刻蚀制程中牺牲层22的刻蚀速率与支撑层23的刻蚀速率不同，具体表现为同一刻蚀制程中，牺牲层22的刻蚀速率远远大于支撑层23的刻蚀速率，使得当牺牲层22被完全去除时，支撑层几乎被完全保留。
优选地，牺牲层的材料可选用多晶硅或氧化硅，支撑层的材料可选用氮化硅。
在一个实施例中，如图4所示，步骤S30中在叠层结构内形成电容孔24。
具体地，可在交替叠置的牺牲层22及支撑层23的上表面形成光刻胶作为掩膜层，当然，在其他示例中也可以形成其他材料的掩膜层(譬如，氮化硅硬掩膜层等等)；然后，采用光刻工艺将掩膜层图形化，以得到用于定义电容孔24的图形化掩膜层；最后，可依据用于定义电容孔24的图形化掩膜层采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合的工艺刻蚀支撑层及牺牲层22，以在支撑层及牺牲层22内形成上下贯通的电容孔24，电容孔24暴露出底部焊盘211。
在一个实施例中，如图5所示，步骤S40中在电容孔24的侧壁及底部形成第一电极层25。作为示例，首先，采用原子层沉积工艺(Atomic Layer Deposition)或等离子蒸气沉积工艺(Chemical Vapor Deposition)于电容孔24的侧壁及底部沉积第一电极层25。优选地，第一电极层25包括金属氮化物及金属硅化物中的一种或两种所形成的化合物，如氮化钛(Titanium Nitride，TiN)，硅化钛(Titanium Silicide)，硅化镍(Titanium Silicide)，硅 氮化钛(TiSixNy)。
在一个实施例中，如图6所示，步骤S50中在第一电极层25的内表面形成第一介质层26。在理想状态下，通过原子层沉积等工艺技术会在第一电极层的表面应形成位于电容孔内外膜层厚度均匀一致的电容介质层，但因空间环境的影响，介质层的内外膜层厚度差别显著，因而在去除牺牲层步骤之前，预先沉积一层小于
Figure PCTCN2021105372-appb-000001
的第一介质层26以补偿后续形成的第二介质层的厚度差异，以消除第二介质层28的内外膜层厚度不一引起较大差异的漏电流状况，从而获得半导体结构中内外均匀的电流泄露，提高半导体结构的电学性能。
在一个实施例中，第一介质层26包括氧化铌层(Nb 2O 5)、氧化钌层(RuO 2)、氧化锆层(ZrO 2)、氧化铝层(Al 2O 3)、氧化铪层(HfO 2)或氧化硅层(SiO 2)中的任一种或其任意组合。其中，任意组合定义为上述材料层中的至少任意两种的组合，譬如，氧化铌层和氧化铝层，也可以为氧化铌层、氧化铝层及氧化硅层。上述材料均为高K介质材料，以提高单位面积电容器的电容值，第一介质层的材料选取与第二介质层的材质相同，也可以不同，本申请不对此作出限定。
在一个实施例中，请继续参考图6，支撑层23包括第一支撑层231和第二支撑层232；牺牲层22包括第一牺牲层221和第二牺牲层222；第一牺牲层221、第一支撑层231、第二牺牲层222和第二支撑层232依次形成于衬底21上。如图7所示，步骤S60中在叠层结构上形成开口27，开口27暴露出牺牲层22，并利用开口27去除牺牲层22的步骤，包括：
步骤S61：在叠层结构的上表面形成图形化掩膜层，图形化掩膜层具有多个开口图形，开口图形定义出开口27的形状及位置；
步骤S62：基于图形化掩膜层刻蚀第二支撑层232，以于第二支撑层232内形成第一开口，第一开口暴露出位于第二支撑层232与第一支撑层231之间的第二牺牲层222；
步骤S63：基于第一开口去除位于第二支撑层232与第一支撑层231之间的第二牺牲层222；
步骤S64：基于第一开口于第一支撑层231上形成第二开口，第二开口暴露出位于第一支撑层231与衬底21之间的第一牺牲层221；
步骤S65：去除位于第一支撑层231与衬底21之间的第一牺牲层221。以暴露出部分第一电极层25和第一介质层26。
作为示例，一个开口27仅与一个电容孔24交叠，或者一个开口27同时与多个电容孔24交叠(如图8所示，图8以一个开口27与三个电容孔24交叠作为示例)，并不作对本申请的限定。
作为示例，可采用湿法刻蚀工艺去除第一牺牲层221和第二牺牲层222，用于湿法刻蚀的溶液可采用稀释氢氟酸(DHF)与氨水(NH 4OH)的混合溶液，室温下，稀释氢氟酸的浓度为100～500:1；湿法刻蚀溶液还可以采用稀释氢氟酸与四甲基氢氧化铵(TMAH)的混合溶液，其中，当室温处于35℃～65℃的温度下，四甲基氢氧化铵的浓度可以为1％～10％。
作为示例，第一牺牲层和第二牺牲层的材质可以相同，均为多晶硅或氧化硅，当然，第一牺牲层和第二牺牲层的材质也可以不同，譬如，第一牺牲层的材质为多晶硅，第二牺牲层的材质为氧化硅。第一支撑层和第二支撑层的材质均为氮化硅。
在一个实施例中，如图9所示，步骤S70中在第一介质层26的内表面及第一电极层25的外表面形成第二介质层28。
作为示例，第二介质层28的材料可以选用为高K介质材料，以提高单位面积电容器的电容值，其包括ZrOx、HfOx、ZrTiOx、RuOx、SbOx、AlOx中的一种或上述材料所组成群组中的两种以上所形成的叠层。
在一个实施例中，如图10所示，步骤S80中在第二介质层28的内表面和外表面形成第二电极层29。
作为示例，第二电极层29的材料可以包括钨、钛、镍、铝、铂、氮化钛(TiN)、N型多晶硅、P型多晶硅中的一种或上述材料所组成群组中的两种以上所形成的叠层。第二电极层29的制备工艺与第一电极层25的制备工艺相同，此处不再赘述。
在一个实施例中，位于第一介质层26的内表面的第二介质层28的厚度小于位于第一电极层25的外表面的第二介质层28的厚度。具体地，位于电容孔24内的第二介质层28的内侧存在间隙，以用于存储电容。
在一个实施例中，第一介质层26的厚度范围为
Figure PCTCN2021105372-appb-000002
第二介质层28的厚度范围为
Figure PCTCN2021105372-appb-000003
具体地，第一介质层26的厚度可以为
Figure PCTCN2021105372-appb-000004
Figure PCTCN2021105372-appb-000005
或
Figure PCTCN2021105372-appb-000006
等等，第二介质层28的厚度可以为
Figure PCTCN2021105372-appb-000007
Figure PCTCN2021105372-appb-000008
或
Figure PCTCN2021105372-appb-000009
等等。将第一介质层28的厚度控制在
Figure PCTCN2021105372-appb-000010
以下，便于第一介质层28的厚度与第一电极层内侧较薄的第二介质层的厚度相加之后，接近或等同于第一电极层25外表面的较厚第二介质层的厚度，以使得第一电极层25和第二介质层28的内表面上的第二电极层29之间的漏电流与第一电极层25和第二介质层28的外表面上的第二电极层29之间的漏电流相同，从而消除第二介质层28上的漏电流不均匀的影响。
在本申请的一个实施例中提供的一种半导体结构中，请继续参考图10，半导体结构包括：衬底21；第一电极层25位于衬底21上；第一介质层26 覆盖第一电极层25的内表面；第二介质层28覆盖第一介质层26的内表面及第一电极层25的外表面；第二电极层29覆盖第二介质层28的内表面和外表面。
作为示例，衬底21中形成有存储器件结构；存储器件结构包括有多个焊盘211。存储器件结构还包括有晶体管字符线及位线，焊盘211电性连接存储器件结构内的晶体管源极。
在一个实施例中，第一电极层25和第二介质层28的内表面上的第二电极层29之间的漏电流与第一电极层25和第二介质层28的外表面上的第二电极层29之间的漏电流相同。
在一个实施例中，第一介质层26包括氧化铌层(Nb 2O 5)、氧化钌层(RuO 2)、氧化锆层(ZrO 2)、氧化铝层(Al 2O 3)、氧化铪层(HfO 2)或氧化硅层(SiO 2)中的任一种或其任意组合。
在一个实施例中，第一介质层26的厚度范围为
Figure PCTCN2021105372-appb-000011
第二介质层28的厚度范围为
Figure PCTCN2021105372-appb-000012
具体地，第一介质层26的厚度可以为
Figure PCTCN2021105372-appb-000013
Figure PCTCN2021105372-appb-000014
或
Figure PCTCN2021105372-appb-000015
等等，第二介质层28的厚度可以为
Figure PCTCN2021105372-appb-000016
Figure PCTCN2021105372-appb-000017
或
Figure PCTCN2021105372-appb-000018
等等。
在一个实施例中，第一介质层26的内表面的第二介质层28的厚度小于位于第一电极层25的外表面的第二介质层28的厚度。
在一个实施例中，请参考图7，半导体结构还包括：支撑层23位于衬底21上，支撑层23包括间隔排布的第一支撑层231和第二支撑层232；开口27位于第一电极层25和第一介质层26的顶部。具体地，开口27的底部低于第二支撑层232的底部，以提高牺牲层的去除速率以及后续形成第二介质层28和第二电极层29的形成速率。
在本申请的一个实施例中提供的一种存储器中，存储器包括如上所述的半导体结构。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

  1. 一种半导体结构的制造方法，包括：
    提供衬底；
    在所述衬底上形成包括交替层叠的牺牲层及支撑层的叠层结构；
    在所述叠层结构内形成电容孔；
    在所述电容孔的侧壁及底部形成第一电极层；
    在所述第一电极层的内表面形成第一介质层；
    在所述叠层结构上形成开口，所述开口暴露出所述牺牲层，并利用所述开口去除所述牺牲层；
    在所述第一介质层的内表面及所述第一电极层的外表面形成第二介质层；及
    在所述第二介质层的内表面和外表面形成第二电极层。
  2. 根据权利要求1所述的方法，其中，所述第一电极层和所述第二介质层的内表面上的所述第二电极层之间的漏电流与所述第一电极层和所述第二介质层的外表面上的所述第二电极层之间的漏电流相同。
  3. 根据权利要求2所述的方法，其中，所述第一介质层包括氧化铌层、氧化钌层、氧化锆层、氧化铝层、氧化铪层或氧化硅层中的任一种或其任意组合。
  4. 根据权利要求2所述的方法，其中，所述第一介质层的厚度范围为
    Figure PCTCN2021105372-appb-100001
    所述第二介质层的厚度范围为
    Figure PCTCN2021105372-appb-100002
  5. 根据权利要求2所述的方法，其中，位于所述第一介质层的内表面的所述第二介质层的厚度小于位于所述第一电极层的外表面的所述第二介质层的厚度。
  6. 根据权利要求1所述的方法，其中，所述支撑层包括第一支撑层和第二支撑层；所述牺牲层包括第一牺牲层和第二牺牲层；所述第一牺牲层、所述第一支撑层、所述第二牺牲层和所述第二支撑层依次形成于所述衬底上；
    在所述叠层结构上形成开口，所述开口暴露出所述牺牲层，并利用所述开口去除所述牺牲层包括：
    在所述叠层结构的上表面形成图形化掩膜层，所述图形化掩膜层具有多个开口图形，所述开口图形定义出所述开口的形状及位置；
    基于所述图形化掩膜层刻蚀所述第二支撑层，以于所述第二支撑层内形成第一开口，所述第一开口暴露出位于所述第二支撑层与所述第一支撑层之间的所述第二牺牲层；
    基于所述第一开口去除位于所述第二支撑层与所述第一支撑层之间的所述第二牺牲层；
    基于所述第一开口于所述第一支撑层上形成第二开口，所述第二开口暴露出位于所述第一支撑层与所述衬底之间的所述第一牺牲层；
    去除位于所述第一支撑层与所述衬底之间的所述第一牺牲层。
  7. 根据权利要求6所述的方法，其中，所述开口图形暴露出部分所述第一电极层和所述第一介质层。
  8. 一种半导体结构，包括：
    衬底；
    第一电极层，位于所述衬底上；
    第一介质层，覆盖所述第一电极层的内表面；
    第二介质层，覆盖所述第一介质层的内表面及所述第一电极层的外表面；
    第二电极层，覆盖所述第二介质层的内表面和外表面。
  9. 根据权利要求8所述的半导体结构，其中，所述第一电极层和所述第二介质层的内表面上的所述第二电极层之间的漏电流与所述第一电极层和所述第二介质层的外表面上的所述第二电极层之间的漏电流相同。
  10. 根据权利要求9所述的半导体结构，其中，所述第一介质层包括氧化铌层、氧化钌层、氧化锆层、氧化铝层、氧化铪层或氧化硅层中的任一种或其任意组合。
  11. 根据权利要求9所述的半导体结构，其中，所述第一介质层的厚度范围为
    Figure PCTCN2021105372-appb-100003
    所述第二介质层的厚度范围为
    Figure PCTCN2021105372-appb-100004
  12. 根据权利要求9所述的半导体结构，其中，所述第一介质层的内表面的所述第二介质层的厚度小于位于所述第一电极层外表面的所述第二介质层的厚度。
  13. 根据权利要求9所述的半导体结构，还包括：
    支撑层，位于衬底上，所述支撑层包括间隔排布的第一支撑层和第二支撑层；
    开口，位于所述第一电极层和所述第一介质层的顶部。
  14. 根据权利要求13所述的半导体结构，其中，所述开口的底部低于所述第二支撑层的底部。
  15. 一种存储器，包括如权利要求8至14中任一项所述的半导体结构。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113053898B (zh) * 2021-03-12 2022-05-24 长鑫存储技术有限公司 半导体结构及其制造方法
CN114121817B (zh) * 2021-10-18 2024-05-03 长鑫存储技术有限公司 存储器件及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107946302A (zh) * 2017-12-06 2018-04-20 睿力集成电路有限公司 半导体存储器及其制造方法
CN108538822A (zh) * 2018-06-07 2018-09-14 睿力集成电路有限公司 半导体电容装置及其制作方法
CN108987346A (zh) * 2017-06-02 2018-12-11 长鑫存储技术有限公司 半导体存储器及其制造方法
US20200075710A1 (en) * 2018-08-28 2020-03-05 Taiwan Semiconductor Manufacturing Company Ltd. Capacitor structure and method for manufacturing the same
CN113053898A (zh) * 2021-03-12 2021-06-29 长鑫存储技术有限公司 半导体结构及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100614803B1 (ko) * 2004-10-26 2006-08-22 삼성전자주식회사 커패시터 제조 방법
TWI358793B (en) * 2008-08-25 2012-02-21 Nanya Technology Corp Method of fabricating storage node of stack capaci
CN111755604B (zh) * 2020-07-14 2021-12-28 福建省晋华集成电路有限公司 一种半导体器件制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987346A (zh) * 2017-06-02 2018-12-11 长鑫存储技术有限公司 半导体存储器及其制造方法
CN107946302A (zh) * 2017-12-06 2018-04-20 睿力集成电路有限公司 半导体存储器及其制造方法
CN108538822A (zh) * 2018-06-07 2018-09-14 睿力集成电路有限公司 半导体电容装置及其制作方法
US20200075710A1 (en) * 2018-08-28 2020-03-05 Taiwan Semiconductor Manufacturing Company Ltd. Capacitor structure and method for manufacturing the same
CN113053898A (zh) * 2021-03-12 2021-06-29 长鑫存储技术有限公司 半导体结构及其制造方法

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