CN107946302A - 半导体存储器及其制造方法 - Google Patents
半导体存储器及其制造方法 Download PDFInfo
- Publication number
- CN107946302A CN107946302A CN201711273184.9A CN201711273184A CN107946302A CN 107946302 A CN107946302 A CN 107946302A CN 201711273184 A CN201711273184 A CN 201711273184A CN 107946302 A CN107946302 A CN 107946302A
- Authority
- CN
- China
- Prior art keywords
- capacitance
- bit line
- shielding wire
- contact
- wordline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 91
- 239000002184 metal Substances 0.000 claims abstract description 91
- 239000000758 substrate Substances 0.000 claims abstract description 81
- 239000003990 capacitor Substances 0.000 claims abstract description 52
- 238000002955 isolation Methods 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 239000007789 gas Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 238000001259 photo etching Methods 0.000 claims description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000005611 electricity Effects 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 238000003491 array Methods 0.000 claims description 4
- 239000011261 inert gas Substances 0.000 claims description 4
- 239000011148 porous material Substances 0.000 claims description 4
- 229910003978 SiClx Inorganic materials 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 claims description 3
- 230000007797 corrosion Effects 0.000 claims description 2
- 238000005260 corrosion Methods 0.000 claims description 2
- 238000005253 cladding Methods 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 5
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 4
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 4
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910001928 zirconium oxide Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 229910018316 SbOx Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910000410 antimony oxide Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- VTRUBDSFZJNXHI-UHFFFAOYSA-N oxoantimony Chemical compound [Sb]=O VTRUBDSFZJNXHI-UHFFFAOYSA-N 0.000 description 2
- ZARVOZCHNMQIBL-UHFFFAOYSA-N oxygen(2-) titanium(4+) zirconium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4] ZARVOZCHNMQIBL-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- PBZHKWVYRQRZQC-UHFFFAOYSA-N [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O Chemical compound [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O PBZHKWVYRQRZQC-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- -1 category Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种半导体存储器及其制造方法，包括：半导体结构，包含一半导体衬底，其形成有字线隔离线、位线金属以及电容触点，位线金属与电容触点位于字线隔离线两侧；去除字线隔离线的一上层部分，形成凹槽；于半导体结构表面形成电容支撑底层，并同时于凹槽中填充保护衬垫；于电容支撑底层表面形成电容牺牲层；于电容牺牲层及电容支撑底层中形成与电容触点对应的电容孔；及于电容孔中制作电容器。本发明既可以避免位线金属露出而导致损坏；同时可以避免在制作电容器时，电容器的金属电极的填充而造成位线金属及电容触点之间短路的缺陷，保证存储器的良率，并提高存储器的性能。
Description
技术领域
本发明属于半导体制造领域，特别是涉及一种半导体存储器及其制造方法。
背景技术
现有的一种半导体存储器的制造方法如图1～图4所示。
首先，如图1所示，提供一半导体结构，包括：一半导体衬底101，所述半导体衬底內形成有字线122，所述半导体衬底上设置有位线隔离线105、电容触点104以及对准在所述字线且位于所述位线隔离线105与所述电容触点104之间的字线隔离线102，所述位线隔离线105覆盖在所述半导体衬底上的位线金属103，所述电容触点104与所述半导体衬底101之间包含有第一连接结构，所述第一连接结构包括依次层叠于所述半导体衬底101上方的多晶硅层123、导电层124以及金属粘附层125，所述位线金属103与所述半导体衬底101之间包含有第二连接结构，所述第二连接结构包括依次层叠于所述半导体衬底101上方的多晶硅层123以及金属粘附层125，所述字线122包含栅极120以及栅电容牺牲层121，所述栅电容牺牲层121的两侧为有源区126，另外，所述半导体衬底中还形成有沟道隔离结构(STI)106，所述沟道隔离结构(STI)106上具有氮化硅隔层127。
然后，如图2所示，于所述半导体结构表面形成电容支撑底层107及电容牺牲层108；
接着，如图3所示，基于光刻工艺及刻蚀工艺于所述电容牺牲层108及电容支撑底层107中形成电容孔109及111，其中，所述电容孔包括未与所述电容触点对准的第一电容孔109，以及与所述电容触点对准的第二电容孔111。
随着线宽的不断缩小，光刻工艺及刻蚀工艺可能会存在对准困难的问题，导致所述电容孔不能完全于所述电容触点，或者，由于所述电容孔具有非常高的深宽比，在刻蚀的过程中，也可能会存在偏移的风险，而显露出下方的所述字线隔离线102，在制作电容孔的过程中，所述字线隔离线102顶部的绝缘层较容易被去除而露出所述位线金属103，如图3及图4所示的电容孔109。
所述字线隔离线102顶部的绝缘层被去除而露出所述位线金属103，会造成以下问题：
第一，所述位线金属103露出，容易对位线金属103造成破坏；
第二，由于所述字线隔离线102顶部的绝缘层被去除形成一凹槽110，在制作电容器的过程中，电容器的金属电极会填充于该凹槽110中，而造成所述位线金属103及电容触点104之间短路，导致器件严重的漏电或直接失效。
基于以上所述，提供一种可以有效防止位线金属及电容触点之间的字线隔离线顶部的绝缘层被去除而导致位线金属损坏，以及导致位线金属及电容触点之间短路的半导体存储器及其制造方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体存储器及其制造方法，用于解决现有技术中位线金属及电容触点之间字线隔离线顶部的绝缘层被去除而导致位线金属损坏，以及导致位线金属及电容触点之间短路的问题。
为实现上述目的及其他相关目的，一种半导体存储器的制造方法，所述制造方法包括：1)提供一半导体结构，包括：半导体衬底，其內形成有字线，所述半导体衬底上设置有位线隔离线、电容触点以及对准在所述字线且位于所述位线隔离线与所述电容触点之间的字线隔离线，所述位线隔离线覆盖在所述半导体衬底上的位线金属；2)去除所述字线隔离线的一上层部分，以形成凹槽，所述凹槽由所述电容触点的上表面形成的平面往内凹入并显露所述电容触点的侧边；3)于所述半导体结构上形成电容支撑底层，并同时于所述凹槽中填充保护衬垫；4)于所述电容支撑底层上形成电容牺牲层；5)于所述电容牺牲层中形成与所述电容触点对应的电容孔，所述电容孔更贯穿所述电容支撑底层，以连通至所述电容触点；以及6)于所述电容孔中制作电容器，藉由所述保护衬垫的隔离，所述保护衬垫相对抗蚀于所述电容牺牲层且埋入式隔离在所述电容器的下电极和所述位线金属之间，使所述电容器的所述下电极不接触至在所述位线隔离线下的所述位线金属。
优选地，步骤5)中，采用光刻工艺及刻蚀工艺于所述电容牺牲层及所述电容支撑底层中刻蚀出所述电容孔，当在所述光刻工艺及刻蚀工艺中所述电容孔未完全与所述电容触点对准，所述保护衬垫显露于所述电容孔中，所述保护衬垫用以保护所述字线隔离线，并保持所述位线金属与所述电容触点之间绝缘。
优选地，步骤5)中，所述保护衬垫显露于所述电容孔中时，所述保护衬垫的上表面被刻蚀而呈U形包覆所述电容触点的侧边以及所述位线隔离线的侧边，所述U形内的空间用于填充所述电容器的下电极。
优选地，所述保护衬垫包含氮化硅衬垫。
优选地，所述电容支撑底层的厚度范围在20～40纳米(nm)之间，所述电容牺牲层的厚度范围在1000～1400纳米(nm)之间，所述电容孔的孔径范围在25～30纳米(nm)之间。
优选地，所述凹槽的深度不大于所述位线隔离线的厚度，以避免所述位线金属显露于所述凹槽中而造成损伤。
优选地，步骤2)中所述凹槽包含沟槽及槽孔所组成的群组中的一种或两种组合，所述位线金属呈波浪形延伸，所述电容触点呈六方阵列排布。
优选地，所述字线隔离线的材料包含二氧化硅，步骤2)中，采用干法刻蚀去除所述字线隔离线的一上层部分，所述干法刻蚀采用的气源包括反应气体及惰性气体，所述反应气体包括氯化硼(BCl3)、氯气(Cl2)、氟化碳(CF4)所组成的群组中的一种或多种，所述惰性气体包括氩气(Ar)，所述干法刻蚀选用的气压范围在10～20毫托(mTorr)之间。
优选地，所述电容牺牲层的中间和顶面分别还形成有电容支撑中间层和电容支撑顶层，步骤6)包括：6-1)于所述电容孔的底部及侧壁形成下电极，且所述下电极与所述电容触点的上表面连接，所述下电极更下沉延伸到所述电容触点的侧边及所述保护衬垫的表面；6-2)去除所述电容牺牲层，以显露所述下电极的外表面；6-3)于所述下电极的内表面及外表面形成电容介质；6-4)于所述电容介质表面形成上电极；以及6-5)于所述上电极的上表面形成导电层，以引出所述上电极。
本发明还提供一种半导体存储器，包括：半导体结构，包括：半导体衬底，其內形成有字线，所述半导体衬底上设置有位线隔离线、电容触点以及对准在所述字线且位于所述位线隔离线与所述电容触点之间的字线隔离线，所述位线隔离线覆盖在所述半导体衬底上的位线金属，由所述字线隔离线的一上层部分去除而成凹槽；电容支撑底层，形成于所述半导体结构表面，与所述电容支撑底层相同材料的保护衬垫填充于所述凹槽中；以及电容器，制作于所述电容触点上，所述电容器包括下电极、电容介质及上电极，所述电容支撑底层具有电容贯穿孔，所述下电极经由所述电容贯穿孔连接到所述电容触点的上表面；藉由所述保护衬垫的隔离，所述保护衬垫埋入式隔离在所述电容器的下电极和所述位线金属之间，所述电容器的下电极不接触至在所述位线隔离线下的所述位线金属。
优选地，所述电容贯穿孔未完全与所述电容触点对准，所述保护衬垫显露于所述电容贯穿孔中，所述保护衬垫用以保护所述字线隔离线，并保持所述位线金属与所述电容触点之间绝缘。
优选地，所述保护衬垫显露于所述电容贯穿孔中，所述保护衬垫的上表面呈U形包覆所述电容触点的侧边以及所述位线隔离线的侧边，所述U形内的空间填充所述电容器的所述下电极。
优选地，所述保护衬垫包含氮化硅衬垫。
优选地，所述电容支撑底层的厚度范围在20～40纳米(nm)之间，所述电容孔的贯穿孔径范围在25～30纳米(nm)之间。
优选地，所述凹槽的深度不大于所述位线隔离线的厚度，以避免所述位线金属显露于所述凹槽中而造成损伤。
优选地，所述下电极更下沉延伸到所述电容触点的侧边及所述保护衬垫的表面。
如上所述，本发明的半导体存储器及其制造方法，具有以下有益效果：
本发明通过在电容孔刻蚀前，在隔离位线金属及电容触点的字线隔离线顶部制作凹槽，并在该凹槽中形成保护衬垫，以保护字线隔离线中的绝缘材料。第一，本发明可以避免所述位线金属露出而导致位线金属损坏；第二，本发明可以避免在制作电容器的过程中，电容器的金属电极的填充而造成所述位线金属及电容触点之间短路的缺陷，保证存储器的良率，并提高存储器的性能。
附图说明
图1～图4显示为现有技术中半导体存储器的制造方法各步骤所呈现的结构示意图。
图5～图13显示为本发明的半导体存储器的制造方法各步骤所呈现的结构示意图。
元件标号说明
101、201 半导体衬底
102、202 字线隔离线
103、203 位线金属
104、204 电容触点
105、205 位线隔离线
106、206 沟道隔离结构(STI)
107、207 电容支撑底层
108、208 电容牺牲层
109、209 第一电容孔
110 凹槽
111、211 第二电容孔
20 电容孔
120、220 栅极
121、221 栅介质层
122、222 字线
123、223 多晶硅层
124、224 导电层
125、225 金属粘附层
126、226 有源区
127、227 氮化硅隔层
212 凹槽
213 保护衬垫
214 下电极
215 电容介质
216 上电极
217 导电层
301 电容支撑中间层
302 电容支撑顶层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图5～图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图5～图13所示，本实施例提供一种半导体存储器的制造方法，所述制造方法包括：
如图5所示，首先进行步骤1)，提供一半导体结构，包括：一半导体衬底201，所述半导体衬底201内形成有字线222，所述半导体衬底上设置有位线隔离线205、电容触点204以及对准在所述字线且位于所述位线隔离线205与所述电容触点204之间的字线隔离线202，所述位线隔离线205覆盖在所述半导体衬底上的位线金属203，所述电容触点204与所述半导体衬底201之间包含有第一连接结构，所述第一连接结构包括依次层叠于所述半导体衬底201上方的多晶硅层223、导电层224以及金属粘附层225，所述位线金属203与所述半导体衬底201之间包含有第二连接结构，所述第二连接结构包括依次层叠于所述半导体衬底201上方的多晶硅层223以及金属粘附层225，所述字线222包含栅极220以及栅介质层221，所述栅介质层221的两侧为有源区226，另外，所述半导体衬底中还形成有沟道隔离结构(STI)206，所述沟道隔离结构(STI)206中填充的绝缘材料为二氧化硅，所述沟道隔离结构(STI)206上具有氮化硅隔层227。
所述字线隔离线202的材料可以为二氧化硅，所述位线隔离线205的材料选用为氮化硅。
所述位线金属203呈波浪形延伸，以使所述电容触点204可以呈六方阵列排布，如图10所示。
如图6所示，然后进行步骤2)，去除所述字线隔离线202的一上层部分，以形成凹槽212，所述凹槽212由所述电容触点204的上表面形成的平面往内凹入并显露所述电容触点204的侧边。
作为示例，采用干法刻蚀去除所述字线隔离线202的一上层部分，以形成凹槽212，所述凹槽212可以为沟槽也可以为槽孔，所述干法刻蚀采用的气源包括反应气体及惰性气体，所述反应气体包括氯化硼(BCl3)、氯气(Cl2)、氟化碳(CF4)所组成的群组中的一种或多种，所述惰性气体包括氩气(Ar)，所述干法刻蚀选用的气压范围包括10～20毫托(mTorr)。在本实施例中，所述干法刻蚀采用的气源为氟化碳(CF4)与氩气(Ar)的混合气体，所述干法刻蚀选用的气压为15毫托(mTorr)。
作为示例，所述凹槽212的深度选用为不大于所述位线金属203顶部的位线隔离线205的厚度，以避免所述位线金属203显露于所述凹槽212中而造成损伤。
如图7所示，接着进行步骤3)，于所述半导体结构表面形成电容支撑底层207，并同时于所述凹槽212中填充保护衬垫213。
作为示例，采用等离子体增强化学气相沉积(PECVD)于所述半导体衬底201表面形成电容支撑底层207，并同时于所述凹槽212中填充保护衬垫213，所述保护衬垫213为氮化硅衬垫，所述氮化硅衬底充满所述凹槽212，所述电容支撑底层207的厚度范围为20～40纳米(nm)，例如，所述电容支撑底层207的厚度为30纳米(nm)。
如图8所示，接着进行步骤4)，于所述电容支撑底层207表面形成电容牺牲层208，所述电容牺牲层的中间和顶面分别还形成有电容支撑中间层301和电容支撑顶层302。
作为示例，采用等离子体增强化学气相沉积(PECVD)于所述电容支撑底层207表面形成电容牺牲层208，所述电容牺牲层208的厚度范围介于1000～1400纳米(nm)之间，例如，所述电容牺牲层208的厚度为1200纳米(nm)，所述电容牺牲层208的材料包含二氧化硅。所述电容支撑中间层301和电容支撑顶层302包含氮化硅。
如图9及图10所示，接着进行步骤5)，于所述电容牺牲层208及所述电容支撑底层207中形成与所述电容触点204对应的电容孔20，所述电容孔20更贯穿所述电容支撑底层207，以连通至所述电容触点204。
作为示例，采用光刻工艺及刻蚀工艺于所述电容牺牲层208及所述电容支撑底层207中刻蚀出所述电容孔20，当所述光刻工艺及刻蚀工艺中所述电容孔20未完全与所述电容触点204对准，而导致所述保护衬垫213显露于所述电容孔20中时，如图9及图10所示，所述电容孔20可能会包括未与所述电容触点204对准的第一电容孔209，以及与所述电容触点204对准的第二电容孔211，所述保护衬垫213用以保护所述第一电容孔209下方的字线隔离线202中的绝缘层，并保持所述位线金属203与电容触点204之间绝缘。
如图9所示，所述保护衬垫213显露于所述第一电容孔209中时，所述保护衬垫213的上表面被刻蚀而呈U形包覆所述电容触点204的侧边以及所述位线隔离线的侧边，所述U形内的空间用于填充所述电容器的下电极214。
作为示例，所述电容孔20的宽度范围介于25～30纳米(nm)之间，例如为25纳米(nm)，当所述电容牺牲层的厚度为1200纳米(nm)时，所述电容孔20的深宽比大约为48:1，如此大的深宽比也可能会导致最终电容孔20的偏移，所述保护衬垫213同样可以保护这种偏移情况下的字线隔离线202中的绝缘层，并保持所述位线金属203与电容触点204之间绝缘。
如图11～图13所示，最后进行步骤6)，于所述电容孔20中制作电容器，所述保护衬垫213相对抗蚀于所述电容牺牲层208且埋入式隔离在所述电容器的下电极214和所述位线金属203之间，使所述电容器的所述下电极214不接触至在所述位线隔离线205下的所述位线金属203。
作为示例，步骤6)包括：
步骤6-1)，于所述电容孔20的底部及侧壁形成下电极214，且所述下电极214与所述电容触点204且所述下电极214与所述电容触点204的上表面连接，所述下电极214更下沉延伸到所述电容触点204的侧边及所述保护衬垫213的表面，所述下电极214的材料可以为金属、金属氮化物、金属硅化物等。
需要说明的是，当所述电容器制作于显露有U形的保护衬垫213的第一电容孔209时，所述下电极214填充于所述U形内的空间，以提高所述下电极214的结合强度，提高电容器的机械强度。
步骤6-2)，去除所述电容牺牲层208，以显露所述下电极的外表面，保留所述电容支撑中间层301和电容支撑顶层302。
步骤6-3)于所述下电极214的内表面及外表面形成电容介质215，所述电容介质215可以为氧化锆(ZrOx)、氧化铪(HfOx)、氧化钛锆(ZrTiOx)、氧化钌(RuOx)、氧化锑(SbOx)、氧化铝(AlOx)等。
步骤6-4)，于所述电容介质215表面形成上电极216，所述上电极216可以包括金属、金属氮化物、金属硅化物等材料。
步骤6-5)，于所述上电极的上表面形成导电层217，以引出所述上电极216，所述导电层包含氮化钛(TiN)。
本发明通过在电容孔20刻蚀前，在隔离位线金属203及电容触点204的字线隔离线202顶部制作凹槽，并在该凹槽中形成保护衬垫213，以保护字线隔离线202的绝缘材料。第一，本发明可以避免所述位线金属203露出而导致位线金属203损坏；第二，本发明可以避免在制作电容器的过程中，电容器的金属电极的填充而造成所述位线金属203及电容触点204之间短路的缺陷，保证存储器的良率，并提高存储器的性能。
如图13所示，本实施例还提供一种半导体存储器，包括：半导体结构、凹槽212、保护衬垫213、电容支撑底层207、电容牺牲层208、电容贯穿孔以及电容器。
所述半导体结构，包括：半导体衬底201，，所述半导体衬底內形成有字线222，所述半导体衬底上设置有位线隔离线205、电容触点204以及对准在所述字线且位于所述位线隔离线205与所述电容触点204之间的字线隔离线202，所述位线隔离线205覆盖在所述半导体衬底上的位线金属203，由所述字线隔离线202的一上层部分去除而成凹槽212，所述电容触点204与所述半导体衬底201之间包含有第一连接结构，所述第一连接结构包括依次层叠于所述半导体衬底201上方的多晶硅层223、导电层224以及金属粘附层225，所述位线金属203与所述半导体衬底201之间包含有第二连接结构，所述第二连接结构包括依次层叠于所述半导体衬底201上方的多晶硅层223以及金属粘附层225，所述字线222包含栅极220以及栅介质层221，所述栅介质层221的两侧为有源区226，另外，所述半导体衬底中还形成有沟道隔离结构(STI)206，所述沟道隔离结构(STI)206中填充的绝缘材料为二氧化硅，所述沟道隔离结构(STI)206上具有氮化硅隔层227。
所述字线隔离线202的材料选用为二氧化硅，所述位线隔离线205的材料选用为氮化硅。
所述位线金属203呈波浪形延伸，以使所述电容触点204可以呈六方阵列排布。
所述凹槽212为去除所述字线隔离线202的一上层部分而成。
所述凹槽212的深度选用为不大于所述位线金属203顶部的位线隔离线205的厚度，以避免在制作过程中，所述位线金属203显露于所述凹槽212中而造成损伤。
所述保护衬垫213填充于所述凹槽212中，所述保护衬垫213为氮化硅衬垫。所述保护衬垫213显露于所述电容贯穿孔(对应于第一电容孔209)中时，所述保护衬垫213的上表面呈U形包覆所述电容触点204的侧边以及所述位线隔离线205的侧边，所述U形内的空间用于填充所述电容器的下电极214。
所述电容支撑底层207形成于所述半导体结构表面，与所述电容支撑底层207相同材料的保护衬垫213填充于所述凹槽212中，所述电容支撑底层207的厚度范围介于20～40纳米(nm)之间，例如，所述电容支撑底层207的厚度为30纳米(nm)。
所述电容牺牲层208形成于所述电容支撑底层207表面。所述电容牺牲层208的厚度范围介于1000～1400纳米(nm)之间，例如，所述电容牺牲层208的厚度为1200纳米(nm)，所述电容牺牲层208的材料为二氧化硅。
所述电容贯穿孔对应于所述电容触点204，形成于所述电容牺牲层208及所述电容支撑底层207中，若干所述电容贯穿孔偏离所述电容触点204，以显露所述保护衬垫，如图9所示的与第一电容孔209对应的电容贯穿孔。
在所述电容贯穿孔在未完全与所述电容触点204对准，而导致所述保护衬垫213显露于所述电容贯穿孔中时，可参阅图9及图10，所述电容孔20可能会包括未与所述电容触点204对准的第一电容孔209，以及与所述电容触点204对准的第二电容孔211，所述保护衬垫213用以保护所述第一电容孔209对应的电容贯穿孔下方的字线隔离线202中的绝缘层，并保持所述位线金属203与电容触点204之间绝缘。
所述电容贯穿孔贯穿于所述电容支撑底层207，其宽度范围介于25～30纳米(nm)之间，例如为25纳米(nm)。
所述电容器包含双面电容器，具体包括下电极214、电容介质215、上电极216以及导电层217。
所述下电极214包含U型结构，且所述下电极214由所述电容贯穿孔与所述电容触点204连接，所述保护衬垫213埋入式隔离在所述电容器的下电极216和所述位线金属203之间，所述下电极214的材料可以为金属、金属氮化物、金属硅化物等。需要说明的是，当所述电容器制作于显露有U形的保护衬垫213的电容贯穿孔时，所述下电极214填充于所述U形内的空间，即所述下电极214更下沉延伸到所述电容触点204的侧边及所述保护衬垫213的表面，以提高所述下电极214的结合强度，提高电容器的机械强度。
所述电容介质215形成于所述下电极214的内表面及外表面，呈M型结构，所述电容介质215可以为氧化锆(ZrOx)、氧化铪(HfOx)、氧化钛锆(ZrTiOx)、氧化钌(RuOx)、氧化锑(SbOx)、氧化铝(AlOx)等。
所述上电极216形成于所述电容介质215表面，呈M型结构，所述上电极216可以为金属、金属氮化物、金属硅化物等。
所述导电层217填充于所述电容孔20中，以引出所述上电极216，所述导电层包含氮化钛(TiN)。
如上所述，本发明的半导体存储器及其制造方法，具有以下有益效果：
本发明通过在电容孔刻蚀前，在隔离位线金属及电容触点的字线隔离线顶部制作凹槽，并在该凹槽中形成保护衬垫，以保护字线隔离线中的绝缘材料。第一，本发明可以避免所述位线金属露出而导致位线金属损坏；第二，本发明可以避免在制作电容器的过程中，电容器的金属电极的填充而造成所述位线金属及电容触点之间短路的缺陷，保证存储器的良率，并提高存储器的性能。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (16)
1.一种半导体存储器的制造方法，其特征在于，所述制造方法包括：
1)提供一半导体结构，包括：半导体衬底，其內形成有字线，所述半导体衬底上设置有位线隔离线、电容触点以及对准在所述字线且位于所述位线隔离线与所述电容触点之间的字线隔离线，所述位线隔离线覆盖在所述半导体衬底上的位线金属；
2)去除所述字线隔离线的一上层部分，以形成凹槽，所述凹槽由所述电容触点的上表面形成的平面往内凹入并显露所述电容触点的侧边；
3)于所述半导体结构上形成电容支撑底层，并同时于所述凹槽中填充保护衬垫；
4)于所述电容支撑底层上形成电容牺牲层；
5)于所述电容牺牲层中形成与所述电容触点对应的电容孔，所述电容孔更贯穿所述电容支撑底层，以连通至所述电容触点；以及
6)于所述电容孔中制作电容器，藉由所述保护衬垫的隔离，所述保护衬垫相对抗蚀于所述电容牺牲层且埋入式隔离在所述电容器的下电极和所述位线金属之间，使所述电容器的所述下电极不接触至在所述位线隔离线下的所述位线金属。
2.根据权利要求1所述的半导体存储器的制造方法，其特征在于：步骤5)中，采用光刻工艺及刻蚀工艺于所述电容牺牲层及所述电容支撑底层中刻蚀出所述电容孔，当在所述光刻工艺及刻蚀工艺中所述电容孔未完全与所述电容触点对准，所述保护衬垫显露于所述电容孔中，所述保护衬垫用以保护所述字线隔离线，并保持所述位线金属与所述电容触点之间绝缘。
3.根据权利要求2所述的半导体存储器的制造方法，其特征在于：步骤5)中，所述保护衬垫显露于所述电容孔中时，所述保护衬垫的上表面被刻蚀而呈U形包覆所述电容触点的侧边以及所述位线隔离线的侧边，所述U形内的空间用于填充所述电容器的下电极。
4.根据权利要求1所述的半导体存储器的制造方法，其特征在于：所述保护衬垫包含氮化硅衬垫。
5.根据权利要求1所述的半导体存储器的制造方法，其特征在于：所述电容支撑底层的厚度范围在20～40纳米(nm)之间，所述电容牺牲层的厚度范围在1000～1400纳米(nm)之间，所述电容孔的孔径范围在25～30纳米(nm)之间。
6.根据权利要求1所述的半导体存储器的制造方法，其特征在于：所述凹槽的深度不大于所述位线隔离线的厚度，以避免所述位线金属显露于所述凹槽中而造成损伤。
7.根据权利要求1所述的半导体存储器的制造方法，其特征在于：步骤2)中所述凹槽包含沟槽及槽孔所组成的群组中的一种或两种组合，所述位线金属呈波浪形延伸，所述电容触点呈六方阵列排布。
8.根据权利要求1所述的半导体存储器的制造方法，其特征在于：所述字线隔离线(202)的材料包含二氧化硅，步骤2)中，采用干法刻蚀去除所述字线隔离线的一上层部分，所述干法刻蚀采用的气源包括反应气体及惰性气体，所述反应气体包括氯化硼(BCl3)、氯气(Cl2)、氟化碳(CF4)所组成的群组中的一种或多种，所述惰性气体包括氩气(Ar)，所述干法刻蚀选用的气压范围在10～20毫托(mTorr)之间。
9.根据权利要求1至8中任意一项所述的半导体存储器的制造方法，其特征在于：所述电容牺牲层的中间和顶面分别还形成有电容支撑中间层和电容支撑顶层，步骤6)包括：
6-1)于所述电容孔的底部及侧壁形成下电极，且所述下电极与所述电容触点的上表面连接，所述下电极更下沉延伸到所述电容触点的侧边及所述保护衬垫的表面；
6-2)去除所述电容牺牲层，以显露所述下电极的外表面；
6-3)于所述下电极的内表面及外表面形成电容介质；
6-4)于所述电容介质表面形成上电极；以及
6-5)于所述上电极的上表面形成导电层，以引出所述上电极。
10.一种半导体存储器，其特征在于，包括：
半导体结构，包括：半导体衬底，其內形成有字线，所述半导体衬底上设置有位线隔离线、电容触点以及对准在所述字线且位于所述位线隔离线与所述电容触点之间的字线隔离线，所述位线隔离线覆盖在所述半导体衬底上的位线金属，由所述字线隔离线的一上层部分去除而成凹槽；
电容支撑底层，形成于所述半导体结构表面，与所述电容支撑底层相同材料的保护衬垫填充于所述凹槽中；以及
电容器，制作于所述电容触点上，所述电容器包括下电极、电容介质及上电极，所述电容支撑底层具有电容贯穿孔，所述下电极经由所述电容贯穿孔连接到所述电容触点的上表面；藉由所述保护衬垫的隔离，所述保护衬垫埋入式隔离在所述电容器的下电极和所述位线金属之间，所述电容器的下电极不接触至在所述位线隔离线下的所述位线金属。
11.根据权利要求10所述的半导体存储器，其特征在于：所述电容贯穿孔未完全与所述电容触点对准，所述保护衬垫显露于所述电容贯穿孔中，所述保护衬垫用以保护所述字线隔离线，并保持所述位线金属与所述电容触点之间绝缘。
12.根据权利要求11所述的半导体存储器，其特征在于：所述保护衬垫显露于所述电容贯穿孔中，所述保护衬垫的上表面呈U形包覆所述电容触点的侧边以及所述位线隔离线的侧边，所述U形内的空间填充所述电容器的所述下电极。
13.根据权利要求10所述的半导体存储器，其特征在于：所述保护衬垫包含氮化硅衬垫。
14.根据权利要求10所述的半导体存储器，其特征在于：所述电容支撑底层的厚度范围在20～40纳米(nm)之间，所述电容孔的贯穿孔径范围在25～30纳米(nm)之间。
15.根据权利要求10所述的半导体存储器，其特征在于：所述凹槽的深度不大于所述位线隔离线的厚度，以避免所述位线金属显露于所述凹槽中而造成损伤。
16.根据权利要求11至15中任一项所述的半导体存储器，其特征在于：所述下电极更下沉延伸到所述电容触点的侧边及所述保护衬垫的表面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711273184.9A CN107946302A (zh) | 2017-12-06 | 2017-12-06 | 半导体存储器及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711273184.9A CN107946302A (zh) | 2017-12-06 | 2017-12-06 | 半导体存储器及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107946302A true CN107946302A (zh) | 2018-04-20 |
Family
ID=61944910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711273184.9A Pending CN107946302A (zh) | 2017-12-06 | 2017-12-06 | 半导体存储器及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107946302A (zh) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110931485A (zh) * | 2018-09-20 | 2020-03-27 | 长鑫存储技术有限公司 | 半导体存储器电容连接线结构及制备方法 |
| CN113675200A (zh) * | 2021-08-12 | 2021-11-19 | 长鑫存储技术有限公司 | 半导结构及半导体结构的制备方法 |
| WO2022022171A1 (zh) * | 2020-07-31 | 2022-02-03 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
| CN114188282A (zh) * | 2020-09-14 | 2022-03-15 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
| WO2022188322A1 (zh) * | 2021-03-12 | 2022-09-15 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
| WO2022205664A1 (zh) * | 2021-03-30 | 2022-10-06 | 长鑫存储技术有限公司 | 存储器的制作方法及存储器 |
| CN115223945A (zh) * | 2021-04-16 | 2022-10-21 | 长鑫存储技术有限公司 | 半导体结构的制造方法、半导体结构与存储器 |
| WO2023133995A1 (zh) * | 2022-01-11 | 2023-07-20 | 长鑫存储技术有限公司 | 存储器及其制作方法 |
| US11882682B2 (en) | 2020-07-31 | 2024-01-23 | Changxin Memory Technologies, Inc. | Method for manufacturing semiconductor structure, and semiconductor structure |
| US12075612B2 (en) | 2020-04-27 | 2024-08-27 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for forming the same, and memory and method for forming the same |
| US12106817B2 (en) | 2021-03-30 | 2024-10-01 | Changxin Memory Technologies, Inc. | Method for manufacturing a memory |
| US12132077B2 (en) | 2021-03-12 | 2024-10-29 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255160B1 (en) * | 1999-10-29 | 2001-07-03 | Taiwan Semiconductor Manufacturing Company | Cell design and process for making dynamic random access memory (DRAM) having one or more Gigabits of memory cells |
| US20010046737A1 (en) * | 2000-05-26 | 2001-11-29 | Tae-Hyuk Ahn | Semiconductor memory device and fabricating method thereof |
| JP2002083881A (ja) * | 2001-07-09 | 2002-03-22 | Nec Corp | 半導体装置及びその製造方法 |
| US6436762B1 (en) * | 2001-05-14 | 2002-08-20 | Taiwan Semiconductor Manufactoring Company | Method for improving bit line to capacitor electrical failures on DRAM circuits using a wet etch-back to improve the bit-line-to-capacitor overlay margins |
| CN1495881A (zh) * | 2002-08-20 | 2004-05-12 | ���ش�洢����ʽ���� | 制造带有锥形平顶侧壁膜的半导体设备的方法 |
| US20070023784A1 (en) * | 2005-07-29 | 2007-02-01 | Till Schloesser | Method for fabricating a memory cell arrangement with a folded bit line arrangement and corresponding memory cell arrangement with a folded bit line arrangement |
| US20070037345A1 (en) * | 2005-08-15 | 2007-02-15 | Dirk Manger | Memory cell array and memory cell |
| CN101872745A (zh) * | 2009-04-24 | 2010-10-27 | 海力士半导体有限公司 | 半导体存储器件及其制造方法 |
| CN102881658A (zh) * | 2011-07-14 | 2013-01-16 | 南亚科技股份有限公司 | 制作具有埋入式位线与埋入式字线的内存装置的方法 |
| US9099302B2 (en) * | 2012-07-30 | 2015-08-04 | SK Hynix Inc. | Semiconductor devices including spacers on sidewalls of conductive lines and methods of manufacturing the same |
| US20150364475A1 (en) * | 2013-01-28 | 2015-12-17 | Yasushi Yamazaki | Semiconductor device and method for producing same |
| CN107301976A (zh) * | 2017-07-25 | 2017-10-27 | 睿力集成电路有限公司 | 半导体存储器及其制造方法 |
| CN207868200U (zh) * | 2017-12-06 | 2018-09-14 | 睿力集成电路有限公司 | 半导体存储器 |
-
2017
- 2017-12-06 CN CN201711273184.9A patent/CN107946302A/zh active Pending
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255160B1 (en) * | 1999-10-29 | 2001-07-03 | Taiwan Semiconductor Manufacturing Company | Cell design and process for making dynamic random access memory (DRAM) having one or more Gigabits of memory cells |
| US20010046737A1 (en) * | 2000-05-26 | 2001-11-29 | Tae-Hyuk Ahn | Semiconductor memory device and fabricating method thereof |
| US6436762B1 (en) * | 2001-05-14 | 2002-08-20 | Taiwan Semiconductor Manufactoring Company | Method for improving bit line to capacitor electrical failures on DRAM circuits using a wet etch-back to improve the bit-line-to-capacitor overlay margins |
| JP2002083881A (ja) * | 2001-07-09 | 2002-03-22 | Nec Corp | 半導体装置及びその製造方法 |
| CN1495881A (zh) * | 2002-08-20 | 2004-05-12 | ���ش�洢����ʽ���� | 制造带有锥形平顶侧壁膜的半导体设备的方法 |
| US20070023784A1 (en) * | 2005-07-29 | 2007-02-01 | Till Schloesser | Method for fabricating a memory cell arrangement with a folded bit line arrangement and corresponding memory cell arrangement with a folded bit line arrangement |
| US20070037345A1 (en) * | 2005-08-15 | 2007-02-15 | Dirk Manger | Memory cell array and memory cell |
| CN101872745A (zh) * | 2009-04-24 | 2010-10-27 | 海力士半导体有限公司 | 半导体存储器件及其制造方法 |
| CN102881658A (zh) * | 2011-07-14 | 2013-01-16 | 南亚科技股份有限公司 | 制作具有埋入式位线与埋入式字线的内存装置的方法 |
| US9099302B2 (en) * | 2012-07-30 | 2015-08-04 | SK Hynix Inc. | Semiconductor devices including spacers on sidewalls of conductive lines and methods of manufacturing the same |
| US20150364475A1 (en) * | 2013-01-28 | 2015-12-17 | Yasushi Yamazaki | Semiconductor device and method for producing same |
| CN107301976A (zh) * | 2017-07-25 | 2017-10-27 | 睿力集成电路有限公司 | 半导体存储器及其制造方法 |
| CN207868200U (zh) * | 2017-12-06 | 2018-09-14 | 睿力集成电路有限公司 | 半导体存储器 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110931485B (zh) * | 2018-09-20 | 2024-06-07 | 长鑫存储技术有限公司 | 半导体存储器电容连接线结构及制备方法 |
| CN110931485A (zh) * | 2018-09-20 | 2020-03-27 | 长鑫存储技术有限公司 | 半导体存储器电容连接线结构及制备方法 |
| US12075612B2 (en) | 2020-04-27 | 2024-08-27 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for forming the same, and memory and method for forming the same |
| WO2022022171A1 (zh) * | 2020-07-31 | 2022-02-03 | 长鑫存储技术有限公司 | 半导体结构的制作方法及半导体结构 |
| US11882682B2 (en) | 2020-07-31 | 2024-01-23 | Changxin Memory Technologies, Inc. | Method for manufacturing semiconductor structure, and semiconductor structure |
| CN114188282A (zh) * | 2020-09-14 | 2022-03-15 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
| CN114188282B (zh) * | 2020-09-14 | 2022-10-28 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
| US12132077B2 (en) | 2021-03-12 | 2024-10-29 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
| WO2022188322A1 (zh) * | 2021-03-12 | 2022-09-15 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
| WO2022205664A1 (zh) * | 2021-03-30 | 2022-10-06 | 长鑫存储技术有限公司 | 存储器的制作方法及存储器 |
| US12106817B2 (en) | 2021-03-30 | 2024-10-01 | Changxin Memory Technologies, Inc. | Method for manufacturing a memory |
| CN115223945B (zh) * | 2021-04-16 | 2024-07-02 | 长鑫存储技术有限公司 | 半导体结构的制造方法、半导体结构与存储器 |
| CN115223945A (zh) * | 2021-04-16 | 2022-10-21 | 长鑫存储技术有限公司 | 半导体结构的制造方法、半导体结构与存储器 |
| CN113675200B (zh) * | 2021-08-12 | 2024-02-09 | 长鑫存储技术有限公司 | 半导结构及半导体结构的制备方法 |
| CN113675200A (zh) * | 2021-08-12 | 2021-11-19 | 长鑫存储技术有限公司 | 半导结构及半导体结构的制备方法 |
| WO2023133995A1 (zh) * | 2022-01-11 | 2023-07-20 | 长鑫存储技术有限公司 | 存储器及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107946302A (zh) | 半导体存储器及其制造方法 | |
| CN207868200U (zh) | 半导体存储器 | |
| CN103456694B (zh) | 具有气隙的半导体器件及其制造方法 | |
| TWI682545B (zh) | 用於改良的鰭式裝置性能之氣隙間隔件整合 | |
| CN104900584B (zh) | 具有线型气隙的半导体器件及其制造方法 | |
| CN102543944B (zh) | 半导体器件及其制造方法 | |
| CN104425453B (zh) | 3dic互连装置和方法 | |
| CN108777253A (zh) | 一种动态随机存储器结构及其形成方法 | |
| MX2012008755A (es) | Estructura y metodo para fabricar estructuras de interconexion que tienen capuchones dielectricos autoalineables. | |
| US8865544B2 (en) | Methods of forming capacitors | |
| TWI718859B (zh) | 動態隨機存取記憶體裝置及其製造方法 | |
| CN101308793B (zh) | 集成电路结构及其形成方法 | |
| CN103426749B (zh) | 开口的形成方法和堆叠结构 | |
| TWI497649B (zh) | 埋入式字元線結構及其製造方法 | |
| CN103227101B (zh) | 半导体器件及其制造方法 | |
| CN112652623B (zh) | 半导体器件的制作方法 | |
| CN116779530A (zh) | 半导体结构及其制作方法 | |
| US11355386B2 (en) | Method for manufacturing a semiconductor device and semiconductor device | |
| KR20070099933A (ko) | 증가된 센싱마진을 갖는 반도체 메모리소자의 제조방법 | |
| US20220310617A1 (en) | Semiconductor device and manufacturing method thereof | |
| US7678661B2 (en) | Method of forming an insulating layer in a semiconductor device | |
| CN104716029B (zh) | 半导体器件的制作方法 | |
| CN115312464A (zh) | 存储器件、半导体结构及其形成方法 | |
| CN102569049B (zh) | 一种金属栅极的制作方法 | |
| US7696108B2 (en) | Method of forming shadow layer on the wafer bevel |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20181008 Address after: 230601 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant after: CHANGXIN MEMORY TECHNOLOGIES, Inc. Address before: 230000 room 526, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant before: INNOTRON MEMORY CO.,Ltd. |
|
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20180420 |