KR20070099933A - 증가된 센싱마진을 갖는 반도체 메모리소자의 제조방법 - Google Patents

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Abstract

본 발명의 증가된 센싱마진을 갖는 반도체 메모리소자의 제조방법은, 반도체기판 위의 층간절연막 상에 비트라인 스택을 형성하는 단계와, 비트라인 스택 측면에 육방결정의 보론 나이트라이드(h-BN)막으로 이루어진 스페이서막을 형성하는 단계와, 그리고 육방결정의 보론 나이트라이드막으로 이루어진 스페이서막 사이의 공간을 산화막으로 매립하는 단계를 포함한다.
디램, 센싱마진(sensing margin), h-BN, 기생 커패시턴스

Description

증가된 센싱마진을 갖는 반도체 메모리소자의 제조방법{Method of fabricating the semiconductor memory device having increased sensing margin}
도 1 내지 도 3은 본 발명에 따른 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 메모리소자의 제조방법에 관한 것으로서, 특히 증가된 센싱마진(sensing margin)을 갖는 반도체 메모리소자의 제조방법에 관한 것이다.
최근 디램(DRAM; Dynamic Random Access Memory)과 같은 반도체 메모리소자의 집적도가 크게 증가함에 따라 소자의 센싱마진을 높이는 것이 중요한 문제로 대두되고 있다. 통상적으로 비트라인의 경우 텅스텐(W)을 사용하여 형성하는데, 이 텅스텐 비트라인의 센싱마진을 높이기 위한 한 가지 방법은 텅스텐 비트라인의 두께를 감소시키는 것이다. 구체적으로 기존의 화학기상증착(CVD)방법에 의한 텅스텐막 대신에 낮은 비저항을 갖는 텅스텐(LRW; Low Resistivity W)을 이용하여 두께를 낮추면서도 비트라인 저항 자체는 화학기상증착 텅스텐과 동일하거나 더 낮은 정도의 라인저항을 유지할 수 있다. 그런데 이와 같은 방법은 새로운 장비에 대한 투자 문제를 수반하며, 특히 낮은 비저항의 텅스텐(LRW)의 경우 텅스텐 패턴 및 에치 문제가 있는 것으로 알려져 있다.
일반적으로 디램의 센싱마진(α)은 아래의 수학식 1과 같이 나타낼 수 있다.
Figure 112006024061913-PAT00001
여기서 CB는 텅스텐 비트라인의 기생 커패시턴스이며, 이 기생 커패시턴스(CB)가 작으면 작을수록 센싱마진(α)은 증가하여 소자의 데이터를 인식하는데 있어서 유리하며 소자의 신뢰성을 향상시킬 수 있다. 기생 커패시턴스(CB)의 경우, 비트라인의 높이에 반비례하여 비트라인 사이에 있는 절연막의 유전상수에 비례한다. 따라서 낮은 비저항의 텅스텐(LRW) 공정을 도입하여 비트라인의 높이를 감소시키는 경우, 높이 감소에 따른 기생 커패시턴스(CB)의 감소를 유도할 수 있게 된다. 그러나 비트라인의 높이를 감소시키는데는 한계가 있으며, 따라서 기생 커패시턴스(CB)를 더욱 더 감소시키기 위해서는 유전상수가 낮은 물질로 절연막을 형성하여야 한다.
그런데 비트라인과 비트라인 사이는 자기정렬컨택(SAC; Self Align Contact) 식각을 위하여 옥사이드막과 선택비가 높은 나이트라이드를 스페이서로 이용하여야 한다. 이 경우 나이트라이드의 높은 유전상수로 인하여 기생 커패시턴스(CB)의 증가는 필연적이다. 더욱이 소자의 집적도 증가에 따라 비트라인과 비트라인 사이의 간 격이 점점 작아짐에 따라 이와 같은 기생 커패시턴스(CB)의 증가는 더욱 더 심해지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 텅스텐 비트라인의 기생 커패시턴스를 감소시킴으로써 증가된 센싱마진을 갖는 반도체 메모리소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 메모리소자의 제조방법은, 반도체기판 위의 층간절연막 상에 비트라인 스택을 형성하는 단계; 상기 비트라인 스택 측면에 육방결정의 보론 나이트라이드(h-BN)막으로 이루어진 스페이서막을 형성하는 단계; 및 상기 육방결정의 보론 나이트라이드막으로 이루어진 스페이서막 사이의 공간을 산화막으로 매립하는 단계를 포함하는 것을 특징으로 한다.
상기 비트라인 스택은, 장벽금속막, 텅스텐막 및 나이트라이드막이 순차적으로 적층되는 구조로 형성하는 것이 바람직하다.
상기 육방결정의 보론 나이트라이드막의 형성은 보래이징(B3N3H6) 소스가스를 이용하여 800℃ 이상의 열적 화학기상증착방법을 사용하여 수행하는 것이 바람직하다.
이 경우, 상기 육방결정의 보론 나이트라이드막은 130-150Å의 두께로 형성 하는 것이 바람직하다.
상기 스페이서막 사이의 공간을 매립하는 산화막은 고밀도 플라즈마 방법을 이용하여 형성할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 3은 본 발명에 따른 반도체 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 1을 참조하면, 반도체기판(100) 위에 층간절연막(110)을 형성하고, 그 위에 비트라인 스택(120)을 형성한다. 비록 도면에는 나타내지 않았지만, 반도체기판(100)에는 불순물영역이 존재하며, 층간절연막(110) 내에는 이 불순물영역과 비트라인 스택(120)을 연결하는 랜딩플러그컨택(LPC; Landing Plug Contact)이 배치될 수 있다. 비트라인 스택(120)은 티타늄/티타늄나이트라이드(Ti/TiN)과 같은 장벽금속막(121), 텅스텐(W)막(122) 및 나이트라이드 하드마스크막(123)이 순차적으로 적층되는 구조로 형성된다. 경우에 따라서 장벽금속막(121)과 텅스텐막(122) 사이에는 접착층이 더 배치될 수도 있다.
도 2를 참조하면, 비트라인 스택(120) 측면에 비트라인 스페이서막(130)을 형성한다. 비트라인 스페이서막(130)은 전면에 비트라인 스페이서막용 절연막(미도시)을 형성하고, 이후 블랑켓(blanket) 식각을 수행함으로써 형성할 수 있다. 구체 적으로 비트라인 스페이서막용 절연막으로는 육방(hexagonal)결정의 보론 나이트라이드(h-BN)을 대략 130-150Å의 두께로 증착한다. 증착방법으로는 대략 800℃ 이상의 열적(thermal) 화학기상증착방법을 사용하며, 이때 소스가스로는 보래이징(B3N3H6) 가스를 이용하고, 챔버 압력은 대략 10-4 Pa 정도로 유지한다. 육방결정의 보론 나이트라이드(h-BN)의 경우, 유전상수를 나타내는 k값이 3.67 정도로 기존의 일반적인 나이트라이드(Si3N4)의 k값인 7보다 대략 절반 정도의 값을 유지할 수 있으며, 옥사이드와의 식각선택비가 10:1 이상으로 역시 일반적인 나이트라이드(Si3N4)의 경우보다 높은 식각선택비를 나타낸다.
도 3을 참조하면, 전면에 매립산화막(140)을 형성하여 비트라인 스택 사이를 매립시킨다. 매립산화막(140)은 고밀도 플라즈마(HDP; High Density Plasma) 방법을 사용한 화학기상증착방법으로 형성할 수 있다. 다음에 육방결정의 보론 나이트라이드(h-BN)로 이루어진 비트라인 스페이서막(130)을 장벽층으로 하여 통상의 자기정렬컨택(SAC) 공정을 수행한다.
지금까지 설명한 바와 같이, 본 발명에 따른 증가된 센싱마진을 갖는 반도체 메모리소자의 제조방법에 의하면, 일반적인 나이트라이드(Si3N4) 대신 유전상수가 낮고 식각선택비가 뛰어난 육방결정의 보론 나이트라이드(h-BN)를 이용하여 비트라인 스페이서막을 형성함으로써, 기생 커패시턴스(CB)를 줄일 수 있으며, 결과적으로 기생 커패시턴스(CB)에 반비례하는 센싱마진을 증가시킬 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (5)

  1. 반도체기판 위의 층간절연막 상에 비트라인 스택을 형성하는 단계;
    상기 비트라인 스택 측면에 육방결정의 보론 나이트라이드(h-BN)막으로 이루어진 스페이서막을 형성하는 단계; 및
    상기 육방결정의 보론 나이트라이드막으로 이루어진 스페이서막 사이의 공간을 산화막으로 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  2. 제1항에 있어서,
    상기 비트라인 스택은, 장벽금속막, 텅스텐막 및 나이트라이드막이 순차적으로 적층되는 구조로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  3. 제1항에 있어서,
    상기 육방결정의 보론 나이트라이드막의 형성은 보래이징(B3N3H6) 소스가스를 이용하여 800℃ 이상의 열적 화학기상증착방법을 사용하여 수행하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  4. 제3항에 있어서,
    상기 육방결정의 보론 나이트라이드막은 130-150Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  5. 제1항에 있어서,
    상기 스페이서막 사이의 공간을 매립하는 산화막은 고밀도 플라즈마 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009137199A2 (en) * 2008-04-04 2009-11-12 Applied Materials, Inc. Boron nitride and boron-nitride derived materials deposition method
US8337950B2 (en) 2007-06-19 2012-12-25 Applied Materials, Inc. Method for depositing boron-rich films for lithographic mask applications

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210027622A (ko) 2019-08-29 2021-03-11 삼성전자주식회사 집적회로 소자
US11624127B2 (en) 2019-10-29 2023-04-11 Samsung Electronics Co., Ltd. Boron nitride layer, apparatus including the same, and method of fabricating the boron nitride layer
US11424186B2 (en) 2019-10-29 2022-08-23 Samsung Electronics Co., Ltd. Semiconductor memory device and apparatus including the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100190085B1 (ko) * 1996-08-27 1999-06-01 윤종용 얕은 접합층을 갖는 모스(mos) 트랜지스터 및 그제조 방법
KR19980084297A (ko) 1997-05-22 1998-12-05 윤종용 반도체 장치의 셀프 얼라인 콘택 형성방법
JP3598381B2 (ja) * 2002-07-02 2004-12-08 独立行政法人物質・材料研究機構 一般式；ＢＮで示され、六方晶系５Ｈ型ないしは６Ｈ型多形構造を有し、紫外域で発光するｓｐ３結合型窒化ホウ素とその製造方法、及びこれを利用した機能性材料

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8337950B2 (en) 2007-06-19 2012-12-25 Applied Materials, Inc. Method for depositing boron-rich films for lithographic mask applications
WO2009137199A2 (en) * 2008-04-04 2009-11-12 Applied Materials, Inc. Boron nitride and boron-nitride derived materials deposition method
WO2009137199A3 (en) * 2008-04-04 2009-12-30 Applied Materials, Inc. Boron nitride and boron-nitride derived materials deposition method
US8148269B2 (en) 2008-04-04 2012-04-03 Applied Materials, Inc. Boron nitride and boron-nitride derived materials deposition method

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