KR20060041408A - 반도체 소자의 미세 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 CVD 베리어 메탈 증착 전 또는 CVD 베리어 메탈 증착 후에 질소가 함유된 분위기에서 어닐링하거나, 플라즈마 처리를 하여 노출된 폴리실리콘의 표면이 WF6과 반응하는 것을 방지하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 기판 상에 실리콘막을 형성하는 단계; 상기 실리콘막을 덮는 층간절연막을 형성하는 단계; 상기 층간절연막과 상기 실리콘막을 식각하여 상기 실리콘막을 관통하는 콘택홀을 형성하는 단계; 상기 콘택홀의 측벽에 드러난 상기 실리콘을 질화 처리 하는 단계; 상기 콘택홀의 내부에 증착 없는 최소한의 두께로 베리어 메탈을 형성하는 단계; 상기 콘택홀을 포함하는 전체 구조를 따라 희생막을 형성하는 단계; 및 상기 희생막과 반응하는 방법으로 CVD 텅스텐을 형성하는 단계를 포함한다.
베리어 메탈, 희생막, CVD 텅스텐, 질화 처리
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 콘택 형성 방법을 도시한 공정 단면도,
도 2는 PVD 방법을 이용하여 베리어 메탈 증착을 나타낸 공정 단면도,
도 3a 및 도 3b는 CVD 방법을 이용한 베리어 메탈 형성시 콘택 사이즈 및 베리어 메탈 두께에 따른 콘택 저항의 변화를 도시한 그래프,
도 4a 내지 도 4e는 베리어 메탈 상부에 희생막을 형성한 반도체 소자의 콘택 형성 방법을 도시한 공정 단면도,
도 5a 내지 도 5c는 CVD 텅스텐 증착 과정 중 발생하는 문제점을 도시한 공정 단면도,
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 반도체 소자의 콘택 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
61 : 반도체 기판 62 : 절연막
63 : 플레이트 TiN 64 : 플레이트 폴리실리콘
65 : 층간절연막 66 : 질화막
67 : 메탈 베리어막 68 : CVD 텅스텐
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 미세 콘택 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 산업의 발전에 따라 웨이퍼 당 생산 가능한 칩의 수를 증가시키기 위해 제품의 생산에 적용되는 패턴 사이즈(pattern size)의 감소가 계속 요구되어 지고 있다. 반면 평면적인 디멘젼(demension)의 감소에 의해 발생하는 성능의 악화를 상쇄시키기 위해 높이는 증가하는 경향을 띄고 있다.
반도체 소자들 중 DRAM(Cynamic Random Access Memory)의 경우 그러한 경향이 가장 뚜렷한 제품으로서 셀 당 요구되는 충전 용량은 변화가 없거나 패턴 슈링크(pattern shrink)에 따른 트랜지스터 특성의 열화를 감쇄시킬 목적으로 필요 축전 용량을 오히려 더 높게 요구하는 현상까지도 발생하고 있다. 축전 용량은 두 전극간의 면적을 넓혀 증가 시킬 수가 있는데, 앞에서 언급한 바와 같이 칩 사이즈의 감소를 위해 평면적은 계속 감소시킬 필요가 있기 때문에 필연적으로 수직 방향으로의 높이 증가가 필요하다. 그 영향으로 후속에 진행되는 메탈 콘택(metal contact)의 높이가 증가하는 현상이 발생한다. 메탈 콘택 높이가 증가하게 되면, 깊은 콘택홀을 채울 수 있는 메탈 공정이 필요하며, 현재 가장 널리 사용되는 콘택홀 필링(filling) 물질로는 CVD(Chemical Vapor Deposition; CVD) 텅스텐이 있다.
CVD 텅스텐 공정은 WF6 가스를 H2 또는 SiH4와 같은 환원 가스와 반응시켜 텅스텐을 증착하는 공정으로서, 산화막과 같은 절연막 상에는 텅스텐막 증착이 잘 되지 않고, 증착이 되는 경우에도 접착력이 떨어지는 문제가 있어 산화막 위에 접착력이 우수한 베리어 메탈을 증착하고 그 위에 CVD 텅스텐을 증착하게 된다.
이 때 많이 사용되는 베리어 메탈 물질로는 TiN이 있으며, 콘택홀 내에도 베리어 메탈이 증착될 수 있게 하기 위해 CVD 방법에 의해 TiN을 형성하거나, PVD(Physical Vapor Deposition; PVD) 방법을 사용하는 경우에도 금속을 이온화하여 웨이퍼 쪽으로 방향성을 가하므로서 스텝 커버리지(step coverage)를 개선하는 방법들을 사용한다.
그런데, 스텝 커버리지이 우수한 방법을 사용하여도 종횡비(aspect ratio)가 증가함에 따라 콘택홀의 하부에는 베리어 메탈이 증착되지 않아 후속에 증착되는 CVD 텅스텐이 콘택홀 내에 증착되지 않는 문제가 발생하여 PVD 방법을 사용하지 못하게 된다.
반면에 스텝 커버리지 특성을 개선할 목적으로 CVD TiN을 사용하게 되는 경우 콘택홀의 크기가 감소함에 따라 콘택홀에서 차지하는 베리어 메탈의 면적 비율이 급속하게 증가함에 따른 저항 증가 현상이 발생한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 콘택 플러그 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 하부전도막(12)를 형성하고, 하부전도막(12) 상에 층간절연막(13)을 증착한다. 여기서, 하부전도막(12)은 금속막, 금속산화막, 금속질화막 또는 금속규화막 등을 사용할 수 있다.
이어서, 층간절연막(12)의 일정 부분을 식각하여 하부전도막(11)이 노출되는 콘택홀(14)을 형성한다.
이 때, 콘택홀 형성 전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정을 진행한다.
도 1b에 도시된 바와 같이, 콘택홀(14)을 포함하는 전체 구조를 따라 화학기상증착(CVD)을 이용하여 베리어 메탈(15)을 증착한다. 이는 콘택홀(14)을 매립하는 메탈 공정시, 산화막과 같은 절연막상에서 메탈 증착이 잘 되지 않고, 증착이 되는 경우에도 접착력이 떨어지는 문제가 있어 절연막 상에서 접착력이 우수한 베리어 메탈(15)을 증착하는 것이다. 이 때 많이 사용되는 물질로는 TiN을 사용한다.
도 1c에 도시된 바와 같이, 베리어 메탈(15a)을 증착한 콘택홀(14)을 포함하는 구조 전면에 플러그 물질로 사용될 CVD 텅스텐(16)을 증착한다.
다음으로, CMP 또는 에치백(Etch back) 공정을 적용하여 CVD 텅스텐(16)을 식각하여 표면을 평탄화한다.
도 2는 PVD 방법으로 베리어 메탈을 증착하는 방법을 나타낸 공정 단면도이다.
도 2에 도시된 바와 같이, 반도체 기판(21) 상에, 하부전도막(22)을 증착하고, 하부전도막(22) 상의 층간절연막(23)을 관통하여 반도체 기판(21)의 일부와 연결되는 콘택홀을 형성한다. 이 때, 콘택홀 형성 전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정을 진행한다.
이어서, 콘택홀을 포함하는 전체 구조에 베리어 메탈(24)을 증착한다. 이는 콘택홀을 채울 수 있는 메탈 공정이 필요한데, 절연막상에서 막증착이 잘 되지 않고, 증착이 되는 경우에도 접착력이 떨어지는 문제가 있어 절연막 상에서 접착력이 우수한 베리어 메탈(24)을 증착하는 것이다.
이 때 많이 사용되는 물질로는 TiN을 사용한다. 베리어 메탈(24)을 증착한 콘택홀을 포함하는 구조 전면에 물리적기상증착(Physical Vapor Deposition ; PVD) 텅스텐(25)을 증착한다.
그러나, PVD 방법을 사용하여 베리어 메탈(24)을 증착하는 경우 금속을 이온화하여 웨이퍼 쪽으로 방향성을 가하므로써, 스텝 커버리지는 개선되지만. 스텝 커버리지가 우수한 방법을 사용하여도 종횡비(Aspect ratio)가 증가함에 따라 콘택홀 하부에는 베리어 메탈(24)이 증착되지 않아, 후속에 증착되는 CVD 텅스텐(25)이 콘택홀 내에 증착되지 않는 문제가 발생한다.
즉, PVD 방법 중에서 단차피복성이 비교적 우수한 IMP(Ion Metal Plasma) 방법을 사용하더라도, 깊은 콘택홀의 측벽 및 바닥에 일정 두께의 TiN 막을 증착하기 위해서는, 콘택홀의 평판상에는 매우 두꺼운 TiN 막이 형성되기 때문이다.
반면에, 스텝 커버리지 특성을 개선할 목적으로 CVD TiN을 사용하게 되는 경 우, 콘택홀의 크기가 감소함에 따라 홀에서 차지하는 베리어 메탈의 면적 비율이 급속하게 증가함에 따른 저항 증가 현상이 발생한다.
도 3a 및 도 3b는 CVD 방법에 의해 베리어 메탈 형성시 콘택 사이즈 및 베리어 메탈 두께에 따른 콘택 저항 경향성에 나타낸 그래프로서, 비저항 12μohm-cm인 CVD 텅스텐과 비저항 150μohm-cm인 CVD TiN을 사용한 경우이다.
도 3a에 도시된 바와 같이, 콘택 깊이가 30000Å에서 콘택 사이즈와 콘택 저항에 대한 그래프로서, 전체적인 층간 연결 저항(도 3a에서 '전체 저항'으로 표시됨)은, 플러그 물질과 하부전도 물질간의 콘택 저항(도 3a에서 '접촉 저항'으로 표시됨)과 플러그 물질 자체의 저항(도 3a에서 '플러그 저항'으로 표시됨)의 합으로 표시될 수 있다.
콘택 저항은 콘택과 반도체 기판이 접촉했을 때의 저항으로, 콘택 사이즈가 증가할수록 접촉 저항은 작아지고, 플러그 저항은 플러그 내부에서의 저항을 말하는 것으로, 역시 콘택 사이즈가 증가할수록 저항은 줄어드는 것을 볼 수 있다.
그러나 플러그 저항의 경우 콘택 사이즈 감소에 따른 저항 증가 경향이 콘택 저항에 비해 월등히 커져 0.1μm 정도의 지름을 갖는 콘택홀에서는 대부분의 콘택 저항은 플러그 저항에 의해 결정된다.
도 3b에 도시된 바와 같이, 베리어 메탈에 두께에 따른 저항 변화를 나타낸 그래프로서, 베리어 메탈 두께가 두꺼울수록 층간 연결 저항은 증가하는 것을 알 수 있다.
즉, 플러그 저항 값이 작을수록, 베리어 메탈을 얇게 증착할수록 베리어 메 탈 증착에 따른 저항값을 줄일 수 있다는 것을 알 수 있다.
이러한, 단점을 극복하기 위해, 콘택홀에는 저항이 낮은 텅스텐 플러그만을 남기어 플러그 저항을 낮춤으로서, 전체 콘택 저항을 낮추기도 한다.
그러나 위와 같은 기술은 콘택 저항을 낮추는 데이는 효과적이나, 하부에 실리콘이 있을 경우, 텅스텐을 증착하기 위해 사용하는 WF6 가스에 의해 실리콘이 부식되는 문제가 있다.
스택(stack) 구조 캐패시터를 갖는 DRAM에 있어서, metal contact은 메탈과 비트 라인(Bit Line), 캐패시터, 탑 전극(top electrode)를 연결하는 역할을 하게 되며, DRAM에서 비트라인으로 사용되는 물질은 텅스텐, TiN, 텅스텐실리사이드(WSix)와 같은 금속 계열 물질이기 때문에 위에서 언급한 문제가 발생하지 않는다. 그러나, 위의 공정을 바로 사용할 경우 캐패시터 전극에서 문제가 발생한다.
좁은 면적에 축전 용량을 증가시키기 위해 메탈 계열의 전극을 사용하는 것이 일반적이며, 그 중에서도 TiN이 많이 사용된다. 그러나 메탈 계열의 물질만 캐패시터 탑 전극으로 사용할 경우 신뢰성의 문제가 발생하기 때문에 탑 전극위에는 플레이트 전극으로 폴리실리콘(poly-Si)을 증착한다.
도 4a 내지 도 4d는 베리어 메탈 상부에 희생막을 증착한 반도체 소자의 콘택 플러그 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(41) 상에 하부전도막(42)을 증착하고, 하부전도막(42) 상에 층간절연막(43)을 증착한다. 이어서, 층간절연막(43) 상 부에 포토레지스트 패턴(도시하지 않음)을 형성하여 층간절연막(43)의 일정 부분을 제거하여 하부전도막(42)이 노출되는 콘택홀을 형성한다. 이어서, 포토레지스트 패턴을 제거한다. 다음으로, 콘택홀 내부를 세정하는 세정 공정이 진행된다.
세정 공정으로는 불소를 함유한 습식 세정 또는 건식 세정 공정을 적용하여 콘택홀 내부를 세정할 수도 있고, 또는 인가된 바이어스(bias)를 이용하여 이온을 기판에 충돌시켜 콘택홀 내부를 세정하는 방법을 이용할 수도 있다.
이어서, 도 4b에 도시된 바와 같이, 층간절연막(43) 상에 CVD 방법을 이용하여 베리어 메탈(44)을 증착한다. 이 때, 베리어 메탈(44)의 두께는 콘택홀 내부가 아닌 평판에서 텅스텐 증착 공정 중 텅스텐막의 접착성을 확보할 수 있는 최소한의 두께를 의미한다. CVD 방법을 이용하여 20Å∼100Å 정도의 얇은 두께를 갖는 베리어 메탈(44)을 증착한다.
베리어 메탈(44)은 TiN 이외에도 텅스텐, 텅스텐나이트나이드, TaN을 선택하여 사용할 수 있다.
이어서, 도 4c에 도시된 바와 같이, 콘택홀 평판에 TiN 베리어 메탈(44)을 증착한 후, 300℃∼400℃로 유지된 웨이퍼에 B2H6 가스를 흘려줌으로서 베리어 메탈 및 콘택홀(43) 내부의 절연막 위에 얇은 두께의 희생막(45)을 증착한다.
희생막(45)는 절연막(예컨대, SiO2) 상부에 메탈이 잘 증착되도록 하기 위해 형성하는 것으로, 희생막 물질로는 B, Ti, P, Si의 그룹에서 선택된 물질을 사용한다.
도 4d에 도시된 바와 같이, CVD 텅스텐(46)을 형성한다. 이 때, 희생막(45)에 WF6 가스만 단독으로 또는 WF6와 함께 SiH4, H2와 같은 환원 가스를 흘려주면 앞서 증착한 희생막(45)과 WF6이 반응하여 희생막(45)이 없어진다.
결국 CVD 텅스텐 형성 과정 중 대부분의 희생막은 웨이퍼 상에서 없어지며, 최종적으로 형성된 웨이퍼의 모습은 평판위에서는 베리어 메탈(44) 및 텅스텐(46)이 증착되고, 콘택홀 내부에는 텅스텐(46)만 매립되어 있다.
도 4e에 도시된 바와 같이, 반도체 기판(41) 전면에 증착된 텅스텐(46)을 텅스텐 에치백 또는 텅스텐 CMP 공정에 의해 평판 위의 베리어 메탈(44)과 텅스텐(46)을 제거하고, 콘택홀 내에 텅스텐 플러그(46a)만 매립되어 있도록 한다.
전술한 바와 같이, 얇은 두께의 TiN 막과 희생막을 사용하여, 콘택홀 내부에는 텅스텐만을 형성하므로써 콘택 저항을 개선할 수 있으나, 이는 하부 콘택층이 폴리실리콘인 경우 오히려 CVD 텅스텐의 층덮힘이 악화되는 문제가 발생된다.
도 5a 내지 도 5c는 캐패시터 상부 전극으로서 폴리실리콘을 포함하는 경우 CVD 텅스텐 증착 과정 중 발생하는 문제점을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(51) 상에 절연막(52)을 증착한다. 이어서 절연막(52) 상부에 플레이트 전극으로 사용하는 TiN막(53)과 폴리실리콘(54)으로 이루어진 전도막을 차례로 증착한다.
계속해서, 플레이트 폴리실리콘(54) 상부에 층간절연막(55)을 형성하고, 층간절연막(55) 상에 콘택홀을 형성하기 위한 포토레지스트 패턴(도시하지 않음)을 형성한다. 포토레지스트 패턴을 이용한 식각 공정을 진행하여 콘택홀을 형성한다. 이 때, 콘택홀은 플레이트 전극과 그 하부 구조인 비트라인을 각각 오픈시켜 형성된다. 콘택의 높이는 비트라인위에서와 플레이트 전극 위에서 많은 차이를 보이며, 이는 전하를 저장하는 높은 캐패시터 높이 때문이다.
따라서, 콘택 식각시 플레이트 위에 형성되는 콘택홀은 플레이트를 뚫고 아래로 일정량 내려가는 것이 일반적이다.
도 5b에 도시된 바와 같이, 콘택홀의 평판에 베리어 메탈(56)을 증착한다. 이 때, 베리어 메탈은 TiN, W, WN 의 그룹에서 선택된 물질을 사용한다.
계속해서, 콘택홀을 포함하는 상부 구조 전면에 얇은 희생막(도시하지 않음)을 증착한다. 이 때, 희생막은 B, P, Si, Ti의 그룹에서 선택된 물질을 사용한다.
이어서, 도 5c에 도시된 바와 같이, WF6 가스 단독 또는 SiH4, H2와 같은 환원 가스를 흘려주어 앞서 증착된 희생막과 WF6가 반응하여 텅스텐이 증착되도록 한다. 그러나, 희생막의 두께가 워낙 얇기 때문에 WF6가 폴리실리콘(54)으로 침투하여 디펙트(58)를 발생시킬 수 있다.
따라서, 플러그 형성을 위해 CVD 텅스텐(57)을 증착하게 되면 콘택 내부에는 보이드(void)(59)가 발생한다.
전술한 바와 같이, 플레이트 전극의 Si이 WF6와 만나 SiF4 형태로 없어지고 커다란 홀을 형성할 뿐만 아니라, 플레이트 전극인 폴리실리콘막의 디펙트도 유발 한다. 그리고 이 과정 중 발생하는 SiF4 가스 분압이 콘택홀 내에 증가하여 CVD 텅스텐의 스텝 커버리지 특성도 악화되는 것이다.
상술한 것처럼, 종래 기술은 콘택홀 내에 CVD 텅스텐을 증착하여 플러그를 형성하는 공정 중, 콘택 플러그 저항을 낮추기 위해 콘택홀 내에 증착되는 베리어메탈의 두께를 최소화하여 진행함에 있어 실리콘이 드러나는 경우 CVD 텅스텐 증착 공정 중 WF6 가스와 실리콘이 반응하여 실리콘에 보이드를 형성하고 CVD 텅스텐의 스텝 커버리지를 악화시킨다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, CVD 베리어 메탈 증착 전 또는 CVD 베리어 메탈 증착 후에 질소가 함유된 분위기에서 어닐링하거나, 플라즈마 처리를 하여 노출된 폴리실리콘의 표면을 WF6과 반응하는 것을 방지하는데 적합한 반도체 소자의 미세 콘택 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 미세 콘택 제조 방법은 기판 상에 실리콘막을 형성하는 단계; 상기 실리콘막을 덮는 층간절연막을 형성하는 단계; 상기 층간절연막과 상기 실리콘막을 식각하여 상기 실리콘막을 관통하는 콘택홀을 형성 하는 단계; 상기 콘택홀의 측벽에 드러난 상기 실리콘을 질화 처리 하는 단계; 상기 콘택홀의 내부에 증착 없는 최소한의 두께로 베리어 메탈을 형성하는 단계; 상기 콘택홀을 포함하는 전체 구조를 따라 희생막을 형성하는 단계; 및 상기 희생막과 반응하는 방법으로 CVD 텅스텐을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 6a 내지 도 6c는 본 발명의 일실시예에 따른 반도체 소자의 미세 콘택 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 반도체 기판(61) 상에 절연막(62)을 형성한다. 절연막(62) 상부에 플레이트 TiN(63)과 플레이트 폴리실리콘(64) 전도막을 차례로 증착한다.
플레이트 폴리실리콘(64) 상부에 층간절연막(65)을 형성하고, 층간절연막(65) 상부에 콘택홀을 형성하기 위한 포토레지스트 패턴(도시하지 않음)를 도포하고, 일정 영역을 식각하여 절연막(62)이 노출되는 메탈 콘택을 형성한다. 포토레지스트 패턴을 제거하고 콘택홀 세정 공정을 진행한다.
도 6b에 도시된 바와 같이, 전체 구조를 포함하는 반도체 기판(61) 전면에 질화 공정을 진행하여, 노출된 플레이트 폴리실리콘(64)의 측면에 질화막(66)을 형성한다.
질화 공정은 물질을 치밀화시키는 공정으로 N2 플라즈마 방법 또는 열처리 방법이 있다. 질화 분위기를 만들기 위해 N2, NH3 가스를 사용한다. 질화 분위기에서 열처리 온도는 400℃∼650℃이다. 메탈 콘택 식각을 실시한 후, 노출되는 전도체 물질의 질화 처리한다.
전도막의 물질로 텅스텐, TiN, 실리콘 등이 있는데, 이러한 물질들을 질화 처리할 경우 WNx, TiN, SiNx 형태의 물질이 만들어지며 이들은 WF6가 하부막으로 침투하는 것을 방지하는 특성을 갖는다.
도 6c에 도시된 바와 같이, 질화 처리를 진행한 후, 콘택의 평판 위에 CVD 방법으로 예컨대 TiN으로 베리어 메탈(67)을 증착한다. 베리어 메탈로 W, WN등의 물질을 사용한다. 한편, 이 때 증착되는 TiN 베리어 메탈(67)은 콘택홀 내부에 형성되지 않도록 최소한의 두께로 형성한다. 이어서, B2F6 등의 가스를 흘려주어 희생막(도시하지 않음)을 형성하고, 마지막으로 CVD 텅스텐(68)을 증착하여 희생막과 CVD 텅스텐 소스가 반응하여 텅스텐이 형성되도록 한다. 희생막은 B, P, Si, Ti의 그룹에서 선택된 물질을 사용한다.
이 때, WNx, TiN의 금속류는 질화 처리 후에 형성되는 금속질화물도 전도성을 띄고 있으므로, 메탈 콘택 저항에 문제를 일으키지 않게 된다. 따라서, 비트라인 텅스텐과 메탈과의 연결은 전혀 문제 되지 않고, 메탈/플레이트 간의 콘택에 있어서도 메탈 플러그와 TiN의 접촉 지역을 통해 대부분의 전류 흐름이 이루어지기 때문에 메탈과 하부 전도층과의 콘택은 전혀 문제가 되지 않는다.
본 발명에서도 플레이트 구조가 TiN/폴리실리콘막 구조로 되어있지만, 폴리실리콘막은 저온에서 증착되기 때문에 저항이 극히 높아, 실제 전류는 TiN을 통해 대부분 전달된다.
전술한 바와 같이, 본 발명에서는 콘택저항을 낮추기 위하여 콘택홀 내부에 증착되는 베리어 메탈의 두께를 최소화하여 진행함에 있어, 노출된 폴리실리콘막의 표면을 WF6와 반응하지 않도록 조치하기 위해 N2 플라즈마 처리에 의해 폴리실리콘을 질화시킨다. 전도체 물질을 질화 처리할 경우 질화 물질이 만들어지며, 이들은 WF6가 하부막으로 침투하는 것을 방지하는 특성을 갖는다. 그런 후, 콘택홀에 CVD 텅스텐을 증착하면, WF6에 의한 디펙트는 발생하지 않는다.
본 발명에서 적용하고 있는 질화 처리 공정은 베리어 메탈 증착 전 또는 증착 후 모두 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 CVD 텅스텐 증착에 앞서 질소를 함유한 분위기에서 플라즈 마처리 또는 열처리하여 드러나 있는 폴리실리콘의 표면을 질화막으로 특징을 변화시킴으로서, CVD 텅스텐 공정 중 WF6에 의해 발생하는 디펙트를 방지하는 효과가 있다.
Claims (6)
- 기판 상에 실리콘막을 형성하는 단계;상기 실리콘막을 덮는 층간절연막을 형성하는 단계;상기 층간절연막과 상기 실리콘막을 식각하여 상기 실리콘막을 관통하는 콘택홀을 형성하는 단계;상기 콘택홀의 측벽에 드러난 상기 실리콘을 질화 처리 하는 단계;상기 콘택홀의 내부에 증착 없는 최소한의 두께로 베리어 메탈을 형성하는 단계;상기 콘택홀을 포함하는 전체 구조를 따라 희생막을 형성하는 단계; 및상기 희생막과 반응하는 방법으로 CVD 텅스텐을 형성하는 단계를 포함하는 반도체 소자의 콘택 형성 방법.
- 제 1항에 있어서,상기 희생막은 B, P. Si. Ti의 그룹에서 선택된 어느 한 물질을 사용하는 반도체 소자의 콘택 형성 방법.
- 제 1항에 있어서,상기 베리어 메탈은 TiN, W, WN의 그룹에서 선택된 어느 한 물질을 사용하는 반도체 소자의 콘택 형성 방법.
- 제 1항에 있어서,상기 질화 처리는 N2, NH3 가스를 사용하는 반도체 소자의 콘택 형성 방법.
- 제 1항에 있어서,상기 질화 처리는 400℃∼650℃의 열처리로 가능한 반도체 소자의 콘택 형성 방법.
- 제 1항에 있어서,상기 CVD 텅스텐은 WF6 가스와 SiH4, H2 보조 가스를 사용하는 반도체 소자의 콘택 형성 방법.
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