TW201937602A - Dram及其製造方法 - Google Patents

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TW201937602A
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insulating film
dram
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etching
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TW108103215A
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吉備和雄
小川淳
高鉉龍
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日商東京威力科創股份有限公司
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    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Abstract

本發明之課題係提供可提高DRAM之性能的DRAM及其製造方法。
此製造方法包含有下列製程：準備具有以一對側壁間(第1側壁SWL1、第2側壁SWL2)之空間決定的溝槽DIP1之基板；依序形成覆蓋側壁之頂面及溝槽DIP1之內側的面上之第1絕緣膜1、第2絕緣膜2及第3絕緣膜3；以異向性蝕刻依序去除第3絕緣膜3、第2絕緣膜2及第1絕緣膜1之位於側壁之頂面及溝槽DIP1之底面上的部分；於側壁之頂面及溝槽DIP1之內側的面上形成位元線BL之材料；蝕刻位元線BL之材料，使位元線BL之材料殘留於溝槽DIP1內，而形成位元線BL。

Description

DRAM及其製造方法
本發明係有關於一種DRAM(動態隨機存取記憶體)及其製造方法。
以往，已知有一種於位元線之周圍配置間隔件的DRAM(下述參照專利文獻1、專利文獻2)。此種位元線以往以蝕刻形成。
[先前技術文獻]
[專利文獻]
[專利文獻1]美國專利申請公開說明書2016/0276349號
[專利文獻2]美國專利申請公開說明書2015/0340281號
[發明欲解決之問題]
近年，隨著元件之細微化，要求高速又低耗費電力之DRAM。又，以往之DRAM係將位元線蝕刻切割，此種DRAM之性能並不足。本發明即係鑑於此種問題而作成，其目的在於提供可提高DRAM之性能的DRAM及其製造方法。
[解決問題之手段]
本案發明人們致力檢討之結果，發現了下述要旨：以蝕刻切割DRAM之位元線時，於位元線產生損傷，隨著因損傷引起之電阻的增加，DRAM之運作速度降低。
是故，第1發明的DRAM之製造方法係包含有位元線、場效電晶體、接觸線、及字線的DRAM之製造方法，該位元線沿著基板表面延伸，該場效電晶體連接於該位元線，該接觸線連接於該場效電晶體之閘極且沿著基板垂直方向延伸，該字線連接於該接觸線，該DRAM之製造方法包含有下列製程：(a)準備具有以一對側壁間之空間決定的溝槽之基板；(b)依序形成覆蓋該側壁之頂面及該溝槽之內側的面上之第1絕緣膜、第2絕緣膜及第3絕緣膜；(c)以異向性蝕刻依序去除該第3絕緣膜、該第2絕緣膜及該第1絕緣膜之位於該側壁之頂面及該溝槽之底面上的部分；(d)於該側壁之頂面及該溝槽之內側的面上形成該位元線之材料；(e)蝕刻該位元線之材料，使該位元線之材料殘留於該溝槽內，而形成該位元線。
根據此製造方法，由於藉使位元線殘留於溝槽內而形成，故就位元線全體而言，對位元線之損傷減少，因而，可抑制隨著損傷而來之電阻的增加，而達成DRAM之運作速度變快這樣的性能提高。
第2發明的DRAM之製造方法的特徵在於更包含有去除該第2絕緣膜之製程。當去除第2絕緣膜時，於第1絕緣膜與第3絕緣膜之間形成間隙。由於此間隙之介電常數低，故形成於位元線與周圍的電路要件之間的寄生電容減小，DRAM之運作速度變快。
第3發明的DRAM之製造方法的特徵在於包含有下列製程：在該製程(c)與該製程(d)之間，於該側壁之頂面及該溝槽之內側的面上形成阻隔膜；於該製程(d)後，將該阻隔膜去除至達到與該位元線之材料實質相同的高度為止。藉將阻隔膜去除至與位元線之材料相同的高度，可使形成於阻隔膜之周圍的寄生電容降低。
在第4發明的DRAM之製造方法中，特徵在於蝕刻該阻隔膜之製程與該製程(e)同時以濕蝕刻進行。此時，可以簡單之程序進行蝕刻。
在第5發明的DRAM之製造方法中，特徵在於該濕蝕刻之蝕刻液係硫酸與過氧化氫水溶液之混合水溶液。此混合水溶液可在不蝕刻Si3 N4 及SiO2 等的前提下，蝕刻阻隔膜與位元線之材料。
第6發明之DRAM包含有位元線、場效電晶體、接觸線、及字線，該位元線沿著基板表面延伸；該場效電晶體連接於該位元線；該接觸線連接於該場效電晶體之閘極且沿著基板垂直方向延伸；該字線連接於該接觸線；該DRAM並包含有提供該位元線通過之空間的一對側壁、設於該位元線與該側壁之間的阻隔膜；該位元線之材料由W構成，該阻隔膜由可與該位元線同時被濕蝕刻之材料構成。又，此位元線之構成材料亦可使用Co或Ru。
此時，蝕刻位元線之際，由於阻隔膜不易蝕刻，故可保護位於阻隔膜下方之第3絕緣膜。
在第7發明之DRAM，特徵在於該位元線之頂面在比該側壁之頂面深的位置。此時，藉位元線之頂面的位置降低，可使與位於位元線之上方的導電元件之間的寄生電容降低。
[發明之功效]
根據上述DRAM及其製造方法，可使DRAM之性能提高。
以下，就實施形態之DRAM及其製造方法作說明。此外，同一要件使用同一符號，而省略重複之說明。
圖1係DRAM之電路圖。
DRAM具有配置成二維狀之記憶單元，1個記憶單元含有1個電容器C及1個場效電晶體FET。儲存於電容器C之電荷的有無為資訊(數據)，藉控制連接於電容器C之場效電晶體FET，可對電容器C寫入或讀取電荷。
將[1]之數據寫入至電容器C時，令連接於電晶體之閘極的字線WL之電位為高(HIGH)，令連接於源極或汲極之位元線BL的電位為高(HIGH)。藉此，對電容器C充電，而保持[1]之資訊。將[0]寫入至電容器C時，當僅令字線WL之電位為高(HIGH)，令位元線BL之電位為低(LOW)，便會從電容器C釋放電荷，而將[0]之資訊寫入至電容器C。由於當預先令字線WL之電位為低(LOW)時，便會切斷電荷對電容器C之流入、流出路徑，故可將電荷保持於電容器C。
從電容器C讀取電荷時，令字線WL之電位為高(HIGH)，檢測電流是否從電容器C流出至位元線BL，當位元線BL之電位上升時，便判定為[1]，未上升時，則判定為[0]。
在該圖1中，於位址(1,1)、(1,2)、(2,1)、(2,2)之位置配置有記憶單元。舉例而言，要操作位址(1,1)之電容器C的電荷時，只要控制在圖中之2條字線WL中上側的線之電位與在圖中之2條位元線BL中左側的線之電位即可。如此進行，可控制位於希望位址之記憶單元。
圖2係DRAM之構造圖。
字線WL與位元線BL處於非平行、亦非交叉之關係，從Z軸方向(高度方向)觀看時，字線WL與位元線BL垂直相交。字線WL連接於場效電晶體FET之閘極電極，場效電晶體FET之其中一端子(例：源極)連接於位元線BL，另一端子(例：汲極)連接於電容器C之其中一端子。電容器C之另一端子連接於接地電位GND。電容器C之實質位置為位元線BL之上方，如該圖2所示，在位元線BL之周圍，於與連接場效電晶體FET與電容器C的配線之間存在複數之寄生電容C1、C2。此外，令字線WL延伸之方向為X軸方向，令位元線BL延伸之方向為Y軸方向，令與X軸及Y軸兩者皆垂直之厚度方向為Z軸方向。另外，還包含有連接於場效電晶體FET之閘極且沿著基板垂直方向延伸之接觸線CL，於接觸線CL連接有字線WL。
在本形態中，藉對位元線BL之形成方法施以巧思，而使位元線BL之損傷的量減小，即電阻值減小，再者，藉進行位元線BL之加工，而使寄生電容C1、C2降低。藉此，所謂之CR常數(時間常數)縮小，而可進行高速又低耗費電力之運作。
圖3係顯示DRAM之位元線周圍的縱剖面構造之圖。
形成於由Si等構成之半導體基板S的上部之絕緣層DL(SiO2 )具有往Z軸方向凹陷之溝槽DIP1(凹部)，溝槽DIP1以由絕緣層DL之一部分區域構成的左右第1側壁SWL1及第2側壁SWL2之間的空間決定。在絕緣層DL之內部，連接於場效電晶體FET之第1配線W1及第2配線W2於Z軸方向延伸。在本例中，第2配線W2連接於場效電晶體之汲極，第1配線W1位於第2配線W2之上部。第1配線W1之上部彎曲成沿著絕緣層DL之表面，令在絕緣層DL上於X軸方向延伸之配線部分為第3配線W3。第1配線W1與第3配線W3相連，第3配線W3位於溝槽DIP1之上方。除了第3配線W3外，連接於另一電晶體之第4配線W4亦位於溝槽DIP1之開口端周圍。
於決定溝槽DIP1之第1側壁SWL1及第2側壁SWL2的內面上分別依序形成有第1絕緣膜1(Si3 N4 )、第2絕緣膜2(SiO2 )、及第3絕緣膜3(Si3 N4 )。基底層4(導電層)(W)於溝槽DIP1之底部形成為被兩側之第3絕緣膜3挾持。於基底層4上隔著阻隔膜(內襯膜)LF(TiN)形成有位元線BL。基底層4接觸位於此基板下部之接觸電極(圖中未示：連接於場效電晶體FET)，並電性連接。
於位元線BL與第1配線W1之間形成有寄生電容C2，於位元線BL與第3配線W3之間形成有寄生電容C1。由於位元線BL位於與絕緣層DL之上部露出表面分開之位置，故寄生電容C1降低。又，位元線BL與第1配線W1之間的距離隔開第1絕緣膜1、第2絕緣膜2及第3絕緣膜3之總和厚度量，寄生電容C2降低。此外，第1絕緣膜1、第2絕緣膜2、第3絕緣膜3之介電常數宜小。即，該等膜任一者可由Low-k材料構成。特別是可將中央之第2絕緣膜2由Low-k材料構成，或以蝕刻去除第2絕緣膜2而使此區域為空氣層(氣隙)。
上述絕緣膜之材料可使用SiO2 (矽氧化物)或Si3 N4 (矽氮化物)等。使用Low-k材料作為絕緣膜之材料時，已知有SiCN等。
於第3配線W3之上部形成有電容器C。電容器C之構造係溝槽式電容器，介電材料層DM介於外側之第1電極層E1與內側的第2電極層E2之間。介電材料層DM之材料可使用SiO2 等。外側之第1電極層E1電性連接於第3配線W3。此外，上述配線或電極之材料可使用Cu或Al。
位元線BL之材料較佳可使用W，亦可使用Co、Ru取代W。阻隔膜(內襯膜)LF之材料較佳可使用TiN，亦可使用TaN取代TiN。
圖4係顯示DRAM之位元線周圍的縱剖面構造之圖。
要製造上述構造，首先，於半導體基板S上形成絕緣層DL。於絕緣層DL設置用以對形成於半導體基板S之場效電晶體FET進行電性連接之接觸孔，於接觸孔內以濺鍍法或CVD(化學氣相沉積)法埋入上述金屬材料而形成第2配線W2。第1配線W1係與第2配線W2相連之配線，此亦可使用與位元線BL共通之製程形成。
準備具有絕緣層DL之半導體基板S後，於絕緣層DL之表面上以CVD法形成硬遮罩用絕緣層(氮化矽：Si3 N4 )，以光阻劑之塗佈、曝光及顯像處理，於此絕緣層上形成具有於Y軸方向延伸之條紋圖形的遮罩。使用此光阻劑之遮罩，蝕刻硬遮罩，此後，使用硬遮罩，於絕緣層DL形成溝槽DIP1。溝槽DIP1呈以深度方向為Z軸方向而於Y軸方向延伸之形狀，從Z軸方向觀看之形狀全體構成條紋圖形。形成溝槽DIP1後，去除光阻劑及硬遮罩。光阻劑可於使用硬遮罩之圖形化前去除，去除使用丙酮等有機溶劑。硬遮罩之去除方法為濕蝕刻。
接著，於基板表面上沉積形成第1絕緣膜1(Si3 N4 )。在沉積此矽氮化物時，可使用ALD法。載體氣體使用H2 ，Si原料氣體使用SiH4 ，氮原料氣體使用NH3 ，將該等氣體以溫度700℃~1400℃之範圍供應至基板上，而形成覆蓋絕緣層DL及溝槽DIP1之表面的第1絕緣膜1。第1絕緣膜1之厚度為2nm。第1絕緣膜1之厚度的較佳範圍為1nm~5nm。
接著，於第1絕緣膜1上沉積形成第2絕緣膜2(SiO2 )。在沉積此矽氧化物時，可使用CVD法。載體氣體使用H2 ，Si原料氣體使用TEOS(矽酸四乙酯)，氧原料氣體使用O2 ，將該等氣體以溫度400℃~900℃之範圍供應至基板上，而形成覆蓋存在於絕緣層DL及溝槽DIP1之第1絕緣膜1的第2絕緣膜2。第2絕緣膜2之厚度為3nm。第2絕緣膜2之厚度的較佳範圍為1nm~6nm。
此後，於基板表面上沉積形成第3絕緣膜3(Si3 N4 )。在沉積此矽氮化物時，可使用CVD法。載體氣體使用H2 ，Si原料氣體使用SiH4 ，氮原料氣體使用NH3 ，將該等氣體以溫度700℃~1400℃之範圍供應至基板上，而形成覆蓋絕緣層DL及溝槽DIP1之表面的第3絕緣膜3。第3絕緣膜3之厚度為4nm。第3絕緣膜3之厚度的較佳範圍為2nm~7nm。
接著，以異向性蝕刻從上依序去除沉積於絕緣層DL之露出表面(XY平面)、溝槽DIP1之底部的面(XY平面)上之3層絕緣膜(上部：第3絕緣膜3；中部：第2絕緣膜2；下部：第1絕緣膜1)。
此蝕刻為電漿蝕刻，藉將基板配置於電漿蝕刻裝置之處理容器內，而進行處理。
構成第3絕緣膜3之矽氮化物的蝕刻條件係令處理容器內之壓力為10m(Torr)~50m(Torr)，即1.3(Pa)~6.7(Pa)。電漿蝕刻裝置使用電容耦合電漿(CCP)型蝕刻裝置。在CCP型蝕刻裝置中，對平行平板型之一對電極間施加電漿產生用射頻電力(HF)(50~1000W)，另一方面，施加用以控制電漿與基板間之電壓的低頻電力(LF)(50~500W)。射頻之頻率可使用27~100MHz，低頻之頻率可使用0.4~13MHz。導入至處理容器內之氣體為CHF3 (30~80sccm)、CF4 (50~150sccm)、O2 (50~300sccm)。蝕刻時之基板溫度可設定為20~60℃。
構成第2絕緣膜2之矽氧化物的蝕刻條件係令處理容器內之壓力為10m(Torr)~50m(Torr)，即1.3(Pa)~6.7(Pa)。電漿蝕刻裝置使用電容耦合電漿(CCP)型蝕刻裝置。在CCP型蝕刻裝置中，對平行平板型之一對電極間施加電漿產生用射頻電力(HF)(50~500W)，另一方面，施加用以控制電漿與基板間之電壓的低頻電力(LF)(25~250W)。射頻之頻率可使用27~100MHz，低頻之頻率可使用0.4~13MHz。導入至處理容器內之氣體為C4 F8 (10~50sccm)、Ar(300~1000sccm)。蝕刻時之基板溫度可設定為20~60℃。
構成第1絕緣膜1之矽氧化物的蝕刻條件與第3絕緣膜3之蝕刻條件相同。
如此進行，如圖4所示，形成僅於溝槽之側面殘留3層絕緣膜之構造。
於形成3層絕緣膜後，於溝槽露出之底面上形成基底層4(聚矽)。基底層4接觸位於此基板下部之接觸電極(圖中未示)並電性連接。基底層4之形成方法可使用例如以SiH4 系氣體為原料之CVD法。於將基底層4形成於基板整面後，進行使用CF4 氣體等之回蝕而僅於溝槽DIP1之底部殘留基底層4。又，為改善與位於下部之接觸電極的歐姆接觸特性，可進行熱處理(400℃~800℃)。
接著，於基板表面整面上形成(構成)阻隔膜LF及位元線BL(之金屬膜)。該等金屬被覆溝槽之內部及絕緣層DL之表面。
阻隔膜LF之材料、形成方法如下述。
阻隔膜LF之形成方法係為人所熟知之原子層沉積(ALD)法，具體之形成條件如以下。
∙阻隔膜之材料：TiN
∙形成溫度：200~600℃
∙厚度：0.5nm~2.0nm
∙原料氣體：TDMAT(四（二甲胺基）鈦)/NH3 (交互供應至基板表面上)
阻隔膜LF之材料亦可使用TaN取代TiN，亦可使用化學氣相沉積(CVD)法取代ALD法。
位元線BL之材料、形成方法如下述。
位元線BL之形成方法係為人所熟知之CVD法，具體之形成條件如以下。
∙位元線BL之材料：W(鎢)
∙形成溫度：300~600℃
∙厚度：20nm~50nm
∙原料氣體：WF6 、SiH4 、Ar
位元線BL之材料除了W，亦可使用Ru或Co，亦可使用ALD法取代CVD法。又，原料氣體除了WF6 、SiH4 以外，亦可使用WCl4 、H、CH4 。
圖5係顯示DRAM之位元線周圍的縱剖面構造之圖。
接著，以濕蝕刻將位元線BL蝕刻至希望高度。藉此，位元線BL位於絕緣層DL之露出表面的下方。由於位元線BL之位置深，故可降低寄生電容。又，此時，亦可使用乾蝕刻。將構成位元線BL之W(鎢)與構成阻隔膜LF之TiN同時以濕蝕刻蝕刻。即，阻隔膜由可與位元線同時被濕蝕刻之材料構成。
此時之蝕刻液可使用硫酸與過氧化氫水溶液之混合水溶液。此混合水溶液(蝕刻液)至少含有硫酸及過氧化氫，硫酸之莫耳濃度與過氧化氫之莫耳濃度的較佳比率為硫酸：過氧化氫水溶液=15：1至3：1，更佳為硫酸：過氧化氫水溶液=13：1至5：1，蝕刻之蝕刻液的溫度宜為70℃至120℃。在該等蝕刻液之組成、溫度下，可將位元線之W與阻隔膜之TiN同時蝕刻至適當之位置。又，在該等蝕刻液之組成及溫度之範圍下，可將位於阻隔膜之基底亦即溝槽之側面的Si3 N4 、構成形成有溝槽之絕緣層DL的SiO2 等在不蝕刻下處理。此外，用於蝕刻之溶液為硫酸(H2 SO4 )與過氧化氫(H2 O2 )之混合物，用於從基材去除有機殘渣。此混合物為強力之氧化劑，可去除大部分之有機物。即，阻隔膜之材料由可與位元線同時蝕刻之材料構成，亦可蝕刻以往為人所知之各種有機物。
圖6係顯示DRAM之位元線周圍的縱剖面構造之圖。
接著，將圖3所示之蓋型絕緣膜CAP(SiN)形成於基板表面整面後，藉將露出表面進行化學機械研磨(CMP)，而使絕緣膜CAP於溝槽DIP1內殘留至圖4所示之狀態為止。
圖7係用以實現DRAM之製造方法的製造裝置。
上述製程中，進行電漿蝕刻時，使用電漿蝕刻裝置10。又，進行成膜時，使用沉積裝置102。電漿蝕刻裝置100之處理容器與沉積裝置102之處理容器以傳送模組101連接，在傳送模組101內，基板可經由負載鎖定室103進出。又，上述之控制製程以控制器104進行。
即，從負載鎖定室103導入至傳送模組101內之基板於沉積矽氧化物、矽氮化物時，以傳送模組101轉送至沉積裝置102之處理容器內，膜沉積處理結束後，進行蝕刻之際，以傳送模組101傳送至電漿蝕刻裝置100之處理容器內。在任一處理裝置，處理容器之內部皆被真空泵減壓。
此外，沉積裝置102為電漿CVD裝置等，供給形成膜所需之原料氣體與產生電漿所需之射頻電力。又，電漿蝕刻裝置100供給蝕刻所需之蝕刻氣體與產生電漿所需之射頻電力。
此外，蝕刻裝置除了CCP型蝕刻裝置外，亦可採用電子迴旋諧振電漿(ECR電漿)型、螺旋波電漿(HWP)型、感應耦合電漿(ICP)型、表面波電漿(SWP)型。
如以上所說明，上述DRAM之製造方法係包含有位元線BL、場效電晶體FET、接觸線CL、及字線WL的DRAM之製造方法，該位元線沿著基板表面延伸，該場效電晶體連接於位元線BL，該接觸線連接於場效電晶體FET之閘極且沿著基板垂直方向延伸(參照圖2)，該字線連接於接觸線CL，該DRAM之製造方法包含有下列製程：(a)準備具有以一對側壁(第1側壁SWL1、第2側壁SWL2)間之空間決定的溝槽DIP1之基板；(b)依序形成覆蓋側壁之頂面及溝槽DIP1之內側的面上之第1絕緣膜1、第2絕緣膜2及第3絕緣膜3；(c)以異向性蝕刻依序去除第3絕緣膜3、第2絕緣膜2及第1絕緣膜1之位於側壁之頂面及溝槽DIP1之底面上的部分(圖4)；(d)於側壁之頂面及溝槽DIP1之內側的面上形成位元線BL之材料(圖4)；(e)蝕刻位元線BL之材料，使位元線BL之材料殘留於溝槽DIP1內，而形成位元線BL(圖5)。
根據此製造方法，由於藉使位元線BL殘留於溝槽內而形成，故就位元線全體而言對位元線招致之損傷減少，因而，可抑制隨著損傷而來之電阻的增加，而達成DRAM之運作速度變快這樣的性能提高。
又，上述DRAM之製造方法可更包含有去除第2絕緣膜2(SiO2 )之製程。第2絕緣膜2(SiO2 )可於圖6之處理結束後去除。第2絕緣膜2(SiO2 )之去除方法如以下。
此蝕刻方法為乾蝕刻，蝕刻裝置可採用化學蝕刻。
此時之蝕刻的具體條件如以下。
∙蝕刻氣體：HN3 、HF
∙蝕刻溫度：150~400℃
∙蝕刻時間：20sec~240sec
當去除第2絕緣膜時，於第1絕緣膜1與第3絕緣膜3之間形成間隙。由於此間隙之介電常數低，故形成於位元線與周圍的電路要件之間的寄生電容縮小，DRAM之運作速度變快。
又，DRAM之製造方法包含有下列製程：在製程(c)與製程(d)之間，於側壁之頂面及溝槽DIP1之內側的面上形成阻隔膜LF(圖4)；於製程(d)後，將阻隔膜LF去除至達到與位元線BL之材料實質相同的高度為止(圖6)。藉將阻隔膜LF去除至與位元線BL之材料相同的高度，可使形成於阻隔膜LF之周圍的寄生電容降低。實質上相同係指高度在0~+3nm以內之差為相同。
又，上述之DRAM包含有位元線BL、場效電晶體FET、接觸線CL、及字線WL，該位元線沿著基板表面延伸；該場效電晶體連接於位元線BL；該接觸線連接於場效電晶體FET之閘極且沿著基板垂直方向延伸；該字線連接於接觸線CL；該DRAM並包含有提供位元線BL通過之空間的一對側壁、設於位元線BL與側壁之間的阻隔膜LF；位元線BL之材料由W構成，阻隔膜LF由TiN構成。
此時，蝕刻位元線BL之際，由於阻隔膜LF不易蝕刻，故可保護位於阻隔膜LF下方之第3絕緣膜3。
又，在上述DRAM中，位元線BL之頂面在比側壁(第1側壁SWL1、第2側壁SWL2)之頂面深的位置。此時，藉位元線BL之頂面的位置降低，可使與位於位元線BL之上方的導電元件之間的寄生電容降低。此外，上述所有各製造條件即使作±15%之變更，仍可製造製品。
1‧‧‧第1絕緣膜
2‧‧‧第2絕緣膜
3‧‧‧第3絕緣膜
4‧‧‧基底層
100‧‧‧電漿蝕刻裝置
101‧‧‧傳送模組
102‧‧‧沉積裝置
103‧‧‧負載鎖定室
104‧‧‧控制器
BL‧‧‧位元線
C‧‧‧電容器
C1‧‧‧寄生電容
C2‧‧‧寄生電容
CAP‧‧‧蓋型絕緣膜
CL‧‧‧接觸線
DL‧‧‧絕緣層
DIP1‧‧‧溝槽
DM‧‧‧介電材料層
E1‧‧‧第1電極層
E2‧‧‧第2電極層
FET‧‧‧場效電晶體
GND‧‧‧接地電位
LF‧‧‧阻隔膜
S‧‧‧半導體基板
SWL1‧‧‧第1側壁
SWL2‧‧‧第2側壁
WL‧‧‧字線
W1‧‧‧第1配線
W2‧‧‧第2配線
W3‧‧‧第3配線
W4‧‧‧第4配線
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係DRAM之電路圖。
圖2係DRAM之構造圖。
圖3係顯示DRAM之位元線周圍的縱剖面構造之圖。
圖4係顯示DRAM之位元線周圍的縱剖面構造之圖。
圖5係顯示DRAM之位元線周圍的縱剖面構造之圖。
圖6係顯示DRAM之位元線周圍的縱剖面構造之圖。
圖7係用以實現DRAM之製造方法的製造裝置。

Claims (7)

  1. 一種DRAM之製造方法，該DRAM包含有沿著基板表面延伸之位元線、連接於該位元線之場效電晶體、連接於該場效電晶體之閘極且沿著基板垂直方向延伸之接觸線、連接於該接觸線之字線，該DRAM之製造方法包含有下列製程： (a)準備具有以一對側壁間之空間決定的溝槽之基板； (b)依序形成覆蓋該側壁之頂面及該溝槽之內側的面上之第1絕緣膜、第2絕緣膜及第3絕緣膜； (c)以異向性蝕刻依序去除該第3絕緣膜、該第2絕緣膜及該第1絕緣膜之位於該側壁之頂面及該溝槽之底面上的部分； (d)於該側壁之頂面及該溝槽之內側的面上形成該位元線之材料； (e)蝕刻該位元線之材料，使該位元線之材料殘留於該溝槽內，而形成該位元線。
  2. 如申請專利範圍第1項之DRAM之製造方法，其更包含有： 去除該第2絕緣膜之製程。
  3. 如申請專利範圍第1項或第2項之DRAM之製造方法，其包含有下列製程： 在該製程(c)與該製程(d)之間，於該側壁之頂面及該溝槽之內側的面上形成阻隔膜； 於該製程(d)後，將該阻隔膜蝕刻至達到與該位元線之材料實質相同的高度為止。
  4. 如申請專利範圍第3項之DRAM之製造方法，其中， 蝕刻該阻隔膜之製程與該製程(e)以濕蝕刻同時進行。
  5. 如申請專利範圍第4項之DRAM之製造方法，其中， 該濕蝕刻之蝕刻液係硫酸與過氧化氫水溶液之混合水溶液。
  6. 一種DRAM，其包含有： 位元線，其沿著基板表面延伸； 場效電晶體，其連接於該位元線； 接觸線，其連接於該場效電晶體之閘極且沿著基板垂直方向延伸； 字線，其連接於該接觸線； 該DRAM並包含有： 一對側壁，其提供該位元線通過之空間； 阻隔膜，其設於該位元線與該側壁之間； 該位元線之材料由W構成， 該阻隔膜由可與該位元線同時被濕蝕刻之材料構成。
  7. 如申請專利範圍第6項之DRAM，其中， 該位元線之頂面在比該側壁之頂面深的位置。
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