KR100721206B1 - 반도체소자의 스토리지노드 컨택 형성방법 - Google Patents

반도체소자의 스토리지노드 컨택 형성방법 Download PDF

Info

Publication number
KR100721206B1
KR100721206B1 KR1020060040524A KR20060040524A KR100721206B1 KR 100721206 B1 KR100721206 B1 KR 100721206B1 KR 1020060040524 A KR1020060040524 A KR 1020060040524A KR 20060040524 A KR20060040524 A KR 20060040524A KR 100721206 B1 KR100721206 B1 KR 100721206B1
Authority
KR
South Korea
Prior art keywords
film
forming
storage node
node contact
hydrogen diffusion
Prior art date
Application number
KR1020060040524A
Other languages
English (en)
Inventor
노일철
김춘환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060040524A priority Critical patent/KR100721206B1/ko
Priority to US11/618,532 priority patent/US7332391B2/en
Application granted granted Critical
Publication of KR100721206B1 publication Critical patent/KR100721206B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3145—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 반도체소자의 스토리지노드 컨택 형성방법은, 트랜지스터가 형성된 반도체기판 위에 층간절연막을 형성하는 단계와, 층간절연막 위에 수소확산 방지막을 형성하는 단계와, 수소확산 방지막 위에 수소원자를 함유한 하드마스크막을 형성하는 단계와, 하드마스크막을 식각장벽층으로 수소확산방지막 및 층간절연막을 식각하여 수소확산방지막 및 층간절연막을 관통하면서 트랜지스터의 불순물영역을 노출시키는 스토리지노드 컨택홀을 형성하는 단계와, 그리고 스토리지노드 컨택홀 내부를 도전막으로 매립하여 스토리지노드 컨택을 형성하는 단계를 포함한다.
스토리지노드 컨택, 하드마스크막, 수소원자, 실리콘-리치 옥시-나이트라이드(SRON)막, 실리콘-리치 옥사이드(SROX)막

Description

반도체소자의 스토리지노드 컨택 형성방법{Method of fabricating the storage node contact in semiconductor device}
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체소자의 스토리지노드 컨택 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4 내지 도 7은 본 발명의 다른 실시예에 따른 반도체소자의 스토리지노드 컨택 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 스토리지노드 컨택 형성방법에 관한 것이다.
디램(DRAM; Dynamic Random Access Memory)과 같이 커패시터를 포함하는 반도체 메모리소자의 경우, 커패시터의 유효 면적을 증가시키기 위하여, 먼저 비트라인을 형성한 후에 커패시터를 형성하는 것이 일반적이다. 이 경우 비트라인 형성 이후에 트랜지스터의 불순물영역과 커패시터의 스토리지노드(storage node)를 전기적으로 연결하기 위한 스토리지노드 컨택을 형성할 필요가 있다.
스토리지노드 컨택을 형성하는 과정을 설명하면, 먼저 반도체기판 위에 배치 되는 제1 층간절연막의 일부를 제거한 후 도전막으로 채워서 랜딩플러그컨택(LPC; Landing Plug Contact)을 형성한다. 랜딩플러그컨택은, 반도체기판의 불순물영역과 스토리지노드 컨택 사이를 전기적으로 연결하기 위한 것이다. 다음에 랜딩플러그컨택과 제1 층간절연막 위에 제2 층간절연막을 형성하고, 제2 층간절연막의 일부를 식각하여 랜딩플러그컨택을 노출시키는 스토리지노드 컨택홀을 형성한다. 다음에 이 스토리지노드 컨택홀을 도전막으로 매립하면 스토리지노드 컨택이 만들어진다.
이와 같은 과정에서, 스토리지노드 컨택홀을 형성하기 위하여 수행하는 제2 층간절연막에 대한 식각은 하드마스크막을 이용하여 수행한다. 즉 제2 층간절연막 위에 하드마스크막을 형성한 후에, 이 하드마스크막을 식각장벽층(etching barrier layer)으로 사용하여 식각을 수행한다. 통상적으로 하드마스크막으로는 폴리실리콘막이나, 나이트라이드막을 사용한다. 경우에 따라서는 수소성분을 함유한 나이트라이드막을 하드마스크막으로 사용할 수도 있다. 그런데 폴리실리콘막의 경우, 광학상으로 얼라인키(align key)가 보이지 않아서 얼라인을 위한 추가공정이 요구된다는 단점이 있으며, 나이트라이드막의 경우에는 하부막에 대한 스트레스로 인해 소자의 안정성을 저하시키며, 디펙(defect)을 야기시킨다는 단점이 있다. 그리고 수소성분을 함유한 나이트라이드막의 경우, 광학상으로 얼라인키가 보임에 따라 얼라인을 위한 추가공정이 불필요하고, 스트레스 인가가 완화된다는 장점이 있지만, 수소성분이 하부의 제2 층간절연막에 확산되어 소자의 전기적인 특성을 열화시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 실리콘-리치 옥시-나이트라이드(SRON)막을 하드마스크막으로 사용하는 반도체소자의 스토리지노드 컨택 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체소자의 스토리지노드 컨택 형성방법은, 트랜지스터가 형성된 반도체기판 위에 층간절연막을 형성하는 단계; 상기 층간절연막 위에 수소확산 방지막을 형성하는 단계; 상기 수소확산 방지막 위에 수소원자를 함유한 하드마스크막을 형성하는 단계; 상기 하드마스크막을 식각장벽층으로 상기 수소확산방지막 및 층간절연막을 식각하여 상기 수소확산방지막 및 층간절연막을 관통하면서 상기 트랜지스터의 불순물영역을 노출시키는 스토리지노드 컨택홀을 형성하는 단계; 및 상기 스토리지노드 컨택홀 내부를 도전막으로 매립하여 스토리지노드 컨택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 수소확산 방지막은 실리콘-리치 옥사이드(SROX)막으로 형성하는 것이 바람직하다.
이 경우, 상기 실리콘-리치 옥사이드(SROX)막을 형성하는 단계는, 플라즈마 엔핸스드 화학기상증착방법을 사용하여 수행할 수 있다.
상기 플라즈마 엔핸스드 화학기상증착방법을 이용한실리콘-리치 옥사이드(SROX)막 형성은, SiH4 가스, N2O 가스 및 N2 가스를 반응가스로 사용하고, 챔버 의 온도 및 압력을 350-450℃ 및 2-4Torr로 유지하며, 그리고 플라즈마 형성을 위한 RF 파워를 400-1000W 인가하여 수행하는 것이 바람직하다.
이 경우, 상기 SiH4 가스의 공급량은 300-500sccm으로 조절하고, 상기 N2O 가스 및 상기 N2 가스의 공급량은 각각 4000-6000sccm으로 조절하는 것이 바람직하다.
상기 수소확산 방지막은 100-1000Å의 두께로 형성하는 것이 바람직하다.
상기 수소원자를 함유한 하드마스크막은, 실리콘-리치 옥시-나이트라이드(SRON)막으로 형성하는 것이 바람직하다.
상기 제2 층간절연막은, 고밀도 플라즈마 산화막으로 형성할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체소자의 스토리지노드 컨택 형성방법은, 트랜지스터가 형성된 반도체기판 위에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 관통하여 상기 반도체기판의 불순물영역과 접하는 랜딩플러그컨택을 형성하는 단계; 상기 랜딩플러그컨택 및 제1 층간절연막 위에 제2 층간절연막을 형성하는 단계; 상기 제2 층간절연막 위에 수소확산 방지막을 형성하는 단계; 상기 수소확산 방지막 위에 수소원자를 함유한 하드마스크막을 형성하는 단계; 상기 하드마스크막을 식각장벽층으로 상기 수소확산방지막 및 제2 층간절연막을 식각하여 상기 수소확산방지막 및 제2 층간절연막을 관통하여 상기 랜딩플러그컨택을 노출시키는 스토리지노드 컨택홀을 형성하는 단계; 및 상기 스토리지노드 컨택홀 내부를 도전막으로 매립하여 스토리지노드 컨택 을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 수소확산 방지막은 실리콘-리치 옥사이드(SROX)막으로 형성하는 것이 바람직하다.
상기 수소원자를 함유한 하드마스크막은, 실리콘-리치 옥시-나이트라이드(SRON)막으로 형성할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체소자의 스토리지노드 컨택 형성방법을 설명하기 위하여 나타내 보인 단면도들이다. 본 실시예는 랜딩플러그컨택을 형성하지 않는 경우이다.
먼저 도 1을 참조하면, 불순물영역(102)을 갖는 반도체기판(100) 위에 층간절연막(110)을 형성한다. 비록 도면에 나타내지는 않았지만, 반도체기판(100)에는 트랜지스터가 배치되며, 이에 따라 층간절연막(110) 내에는 트랜지스터의 게이트스택이 배치되고, 불순물영역(102)은 트랜지스터의 소스/드레인이다. 다음에 층간절연막(110) 위에 수소확산 방지막(120)을 형성한다. 수소확산 방지막(120)은 대략 100-1000Å의 두께로 형성할 수 있으며, 실리콘-리치 옥사이드(SROX)막으로 형성할 수 있다. 상기 실리콘-리치 옥사이드(SROX)막은 플라즈마 엔핸스드 화학기상증착(PE-CVD; Plasma Enhanced Chemical Vapor Deposition)방법을 사용하여 형성할 수 있다. 구체적으로 SiH4 가스, N2O 가스 및 N2 가스를 반응가스로 사용하고, 챔버의 온도 및 압력을 대략 350-450℃ 및 2-4Torr로 유지하며, 그리고 플라즈마 형성을 위한 RF 파워를 대략 400-1000W 인가한다. SiH4 가스의 공급량은 대략 300-500sccm으로 조절하고, 상기 N2O 가스 및 상기 N2 가스의 공급량은 각각 대략 4000-6000sccm으로 조절한다. 상기 수소확산 방지막(120)을 형성한 후에는, 그 위에 수소원자를 다량으로 함유한 하드마스크막(130)을 형성한다. 하드마스크막(130)은 실리콘-리치 옥시-나이트라이드(SRON)막으로 형성한다.
다음에 도 2를 참조하면, 하드마스크막(130)을 패터닝하여 수소확산 방지막(120)의 일부표면을 노출시킨다. 그리고 하드마스크막(130)을 식각장벽층으로 한 식각으로 수소확산 방지막(120) 및 층간절연막(110)의 노출부분을 순차적으로 제거한다. 그러면 반도체기판(100)의 불순물영역(102)의 일부를 노출시키는 스토리지노드 컨택홀(140)이 만들어진다.
다음에 도 3을 참조하면, 스토리지노드 컨택홀(140) 내부를 도전막으로 매립하여 스토리지노드 컨택(150)을 형성한다. 이를 위하여, 먼저 스토리지노드 컨택홀(140)이 매립되도록 전면에 스토리지노드 컨택용 도전막(미도시)을 적층한다. 그리고 평탄화를 수행하여 층간절연막(150)의 상부를 노출시킨다. 이 과정에서 수소확산 방지막(120) 및 하드마스크막(140)이 제거된다. 경우에 따라서는 스토리지노드 컨택용 도전막을 적층하기 전에, 수소확산 방지막(120) 및 하드마스크막(140)을 먼저 제거할 수도 있다.
도 4 내지 도 7은 본 발명의 다른 실시예에 따른 반도체소자의 스토리지노드 컨택 형성방법을 설명하기 위하여 나타내 보인 단면도들이다. 본 실시예는 랜딩플러그컨택이 형성되는 경우이다.
먼저 도 4를 참조하면, 불순물영역(202)을 갖는 반도체기판(200) 위에 제1 층간절연막(211)을 형성한다. 비록 도면에 나타내지는 않았지만, 반도체기판(200)에는 트랜지스터가 배치되며, 이에 따라 제1 층간절연막(211) 내에는 트랜지스터의 게이트스택이 배치되고, 불순물영역(202)은 트랜지스터의 소스/드레인이다. 다음에 제1 층간절연막(211)을 관통하여 반도체기판(200)의 불순물영역(202)과 접하는 랜딩플러그컨택(215)을 형성한다. 랜딩플러그컨택(215)은 게이트스택 사이에 배치되며, 통상의 자기정렬컨택공정을 통해 형성할 수 있다. 다음에 랜딩플러그컨택(215) 및 제1 층간절연막(211) 위에 제2 층간절연막(212)을 형성한다. 제2 층간절연막(212)은 고밀도플라즈마(HDP; High Density Plasma) 산화막으로 형성할 수 있다. 비록 도면에 나타내지는 않았지만, 제2 층간절연막(212)을 형성하기 전에 비트라인이 먼저 형성된다.
다음에 도 5를 참조하면, 제2 층간절연막(212) 위에 수소확산 방지막(220)을 형성한다. 수소확산 방지막(220)은 대략 100-1000Å의 두께로 형성할 수 있으며, 실리콘-리치 옥사이드(SROX)막으로 형성할 수 있다. 상기 실리콘-리치 옥사이드(SROX)막은 플라즈마 엔핸스드 화학기상증착(PE-CVD)방법을 사용하여 형성할 수 있다. 구체적으로 SiH4 가스, N2O 가스 및 N2 가스를 반응가스로 사용하고, 챔버의 온도 및 압력을 대략 350-450℃ 및 2-4Torr로 유지하며, 그리고 플라즈마 형성을 위한 RF 파워를 대략 400-1000W 인가한다. SiH4 가스의 공급량은 대략 300-500sccm으로 조절하고, 상기 N2O 가스 및 상기 N2 가스의 공급량은 각각 대략 4000-6000sccm으로 조절한다. 상기 수소확산 방지막(220)을 형성한 후에는, 그 위에 수소원자를 다량으로 함유한 하드마스크막(230)을 형성한다. 하드마스크막(230)은 실리콘-리치 옥시-나이트라이드(SRON)막으로 형성한다.
다음에 도 6을 참조하면, 하드마스크막(230)을 패터닝하여 수소확산 방지막(220)의 일부표면을 노출시킨다. 그리고 하드마스크막(230)을 식각장벽층으로 한 식각으로 수소확산 방지막(220) 및 제2 층간절연막(212)의 노출부분을 순차적으로 제거한다. 그러면 제2 층간절연막(212)을 관통하여 랜딩플러그컨택(215)의 일부 표면을 노출시키는 스토리지노드 컨택홀(240)이 만들어진다.
다음에 도 7을 참조하면, 스토리지노드 컨택홀(240) 내부를 도전막으로 매립하여 스토리지노드 컨택(250)을 형성한다. 이를 위하여, 먼저 스토리지노드 컨택홀(240)이 매립되도록 전면에 스토리지노드 컨택용 도전막(미도시)을 적층한다. 그리고 평탄화를 수행하여 제2 층간절연막(212)의 상부를 노출시킨다. 이 과정에서 수소확산 방지막(220) 및 하드마스크막(240)이 제거된다. 경우에 따라서는 스토리지노드 컨택용 도전막을 적층하기 전에, 수소확산 방지막(220) 및 하드마스크막(240)을 먼저 제거할 수도 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 스토리지노드 컨택 형성방법에 의하면, 수소원자를 다량으로 함유한 하드마스크막을 형성하기 전에, 먼저 수소확산 장벽막을 형성함으로써, 스토리지노드 컨택 형성과정에서 하드마스크막 내의 수소원자가 게이트산화막으로 확산되는 것을 억제할 수 있으며, 이에 따라 트랜지스터의 전기적 특성에 영향을 미치지 않고 트랜지스터의 안정적인 전기적 특성을 유지시킬 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (11)

  1. 트랜지스터가 형성된 반도체기판 위에 층간절연막을 형성하는 단계;
    상기 층간절연막 위에 수소확산 방지막을 형성하는 단계;
    상기 수소확산 방지막 위에 수소원자를 함유한 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 식각장벽층으로 상기 수소확산방지막 및 층간절연막을 식각하여 상기 수소확산방지막 및 층간절연막을 관통하면서 상기 트랜지스터의 불순물영역을 노출시키는 스토리지노드 컨택홀을 형성하는 단계; 및
    상기 스토리지노드 컨택홀 내부를 도전막으로 매립하여 스토리지노드 컨택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 스토리지노드 컨택 형성방법.
  2. 제1항에 있어서,
    상기 수소확산 방지막은 실리콘-리치 옥사이드(SROX)막으로 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드 컨택 형성방법.
  3. 제2항에 있어서,
    상기 실리콘-리치 옥사이드(SROX)막을 형성하는 단계는, 플라즈마 엔핸스드 화학기상증착방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 스토리지 노드 컨택 형성방법.
  4. 제3항에 있어서,
    상기 플라즈마 엔핸스드 화학기상증착방법을 이용한실리콘-리치 옥사이드(SROX)막 형성은, SiH4 가스, N2O 가스 및 N2 가스를 반응가스로 사용하고, 챔버의 온도 및 압력을 350-450℃ 및 2-4Torr로 유지하며, 그리고 플라즈마 형성을 위한 RF 파워를 400-1000W 인가하여 수행하는 것을 특징으로 하는 반도체소자의 스토리지노드 컨택 형성방법.
  5. 제4항에 있어서,
    상기 SiH4 가스의 공급량은 300-500sccm으로 조절하고, 상기 N2O 가스 및 상기 N2 가스의 공급량은 각각 4000-6000sccm으로 조절하는 것을 특징으로 하는 반도체소자의 스토리지노드 컨택 형성방법.
  6. 제1항에 있어서,
    상기 수소확산 방지막은 100-1000Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드 컨택 형성방법.
  7. 제1항에 있어서,
    상기 수소원자를 함유한 하드마스크막은, 실리콘-리치 옥시-나이트라이드(SRON)막으로 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드 컨택 형성방법.
  8. 제1항에 있어서,
    상기 제2 층간절연막은, 고밀도 플라즈마 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드 컨택 형성방법.
  9. 트랜지스터가 형성된 반도체기판 위에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 관통하여 상기 반도체기판의 불순물영역과 접하는 랜딩플러그컨택을 형성하는 단계;
    상기 랜딩플러그컨택 및 제1 층간절연막 위에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 위에 수소확산 방지막을 형성하는 단계;
    상기 수소확산 방지막 위에 수소원자를 함유한 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 식각장벽층으로 상기 수소확산방지막 및 제2 층간절연막을 식각하여 상기 수소확산방지막 및 제2 층간절연막을 관통하여 상기 랜딩플러그컨택을 노출시키는 스토리지노드 컨택홀을 형성하는 단계; 및
    상기 스토리지노드 컨택홀 내부를 도전막으로 매립하여 스토리지노드 컨택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 스토리지노드 컨택 형성방법.
  10. 제9항에 있어서,
    상기 수소확산 방지막은 실리콘-리치 옥사이드(SROX)막으로 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드 컨택 형성방법.
  11. 제9항에 있어서,
    상기 수소원자를 함유한 하드마스크막은, 실리콘-리치 옥시-나이트라이드(SRON)막으로 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드 컨택 형성방법.
KR1020060040524A 2006-05-04 2006-05-04 반도체소자의 스토리지노드 컨택 형성방법 KR100721206B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060040524A KR100721206B1 (ko) 2006-05-04 2006-05-04 반도체소자의 스토리지노드 컨택 형성방법
US11/618,532 US7332391B2 (en) 2006-05-04 2006-12-29 Method for forming storage node contacts in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060040524A KR100721206B1 (ko) 2006-05-04 2006-05-04 반도체소자의 스토리지노드 컨택 형성방법

Publications (1)

Publication Number Publication Date
KR100721206B1 true KR100721206B1 (ko) 2007-05-23

Family

ID=38278027

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060040524A KR100721206B1 (ko) 2006-05-04 2006-05-04 반도체소자의 스토리지노드 컨택 형성방법

Country Status (2)

Country Link
US (1) US7332391B2 (ko)
KR (1) KR100721206B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102082167B (zh) * 2009-11-27 2013-04-10 清华大学 半导体纳米结构
WO2020102085A1 (en) 2018-11-14 2020-05-22 Lam Research Corporation Methods for making hard masks useful in next-generation lithography
CN116705595A (zh) 2020-01-15 2023-09-05 朗姆研究公司 用于光刻胶粘附和剂量减少的底层
WO2023147212A1 (en) * 2022-01-28 2023-08-03 Lam Research Corporation Enhanced euv underlayer effect with diffusion barrier layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08186111A (ja) * 1994-12-28 1996-07-16 Sony Corp 接続孔の形成方法
JP2000164704A (ja) 1998-11-26 2000-06-16 Nec Corp 半導体装置及びその製造方法
KR20000062440A (ko) * 1999-01-12 2000-10-25 가네꼬 히사시 반도체장치 및 그 제조방법
JP2004134692A (ja) 2002-10-15 2004-04-30 Matsushita Electric Ind Co Ltd 半導体メモリ装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW468253B (en) * 1997-01-13 2001-12-11 Hitachi Ltd Semiconductor memory device
US6475855B1 (en) * 2000-03-01 2002-11-05 Micron Technology, Inc. Method of forming integrated circuitry, method of forming a capacitor and method of forming DRAM integrated circuitry
KR20020004539A (ko) * 2000-07-06 2002-01-16 박종섭 수소확산을 방지할 수 있는 강유전체 메모리 소자 제조 방법
KR100423906B1 (ko) * 2001-08-08 2004-03-22 삼성전자주식회사 강유전성 메모리 장치 및 그 제조방법
KR100451569B1 (ko) * 2002-05-18 2004-10-08 주식회사 하이닉스반도체 수소배리어막을 구비한 반도체 장치의 제조 방법
KR100467369B1 (ko) * 2002-05-18 2005-01-24 주식회사 하이닉스반도체 수소배리어막 및 그를 구비한 반도체장치의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08186111A (ja) * 1994-12-28 1996-07-16 Sony Corp 接続孔の形成方法
JP2000164704A (ja) 1998-11-26 2000-06-16 Nec Corp 半導体装置及びその製造方法
KR20000062440A (ko) * 1999-01-12 2000-10-25 가네꼬 히사시 반도체장치 및 그 제조방법
JP2004134692A (ja) 2002-10-15 2004-04-30 Matsushita Electric Ind Co Ltd 半導体メモリ装置およびその製造方法

Also Published As

Publication number Publication date
US7332391B2 (en) 2008-02-19
US20070259492A1 (en) 2007-11-08

Similar Documents

Publication Publication Date Title
US6972262B2 (en) Method for fabricating semiconductor device with improved tolerance to wet cleaning process
US6995056B2 (en) Method for fabricating semiconductor device capable of preventing damage by wet cleaning process
KR102403619B1 (ko) 반도체 장치 및 그 제조 방법
KR100721206B1 (ko) 반도체소자의 스토리지노드 컨택 형성방법
KR100772681B1 (ko) 반도체 소자의 스토리지노드콘택홀 형성 방법
KR20020031283A (ko) 반도체집적회로장치 및 그 제조방법
JP3780362B2 (ja) 半導体素子の製造方法
US7371636B2 (en) Method for fabricating storage node contact hole of semiconductor device
US7592268B2 (en) Method for fabricating semiconductor device
US20070269979A1 (en) Method of forming a pattern and method of manufacturing a semiconductor device using the same
WO2019151043A1 (ja) Ｄｒａｍ及びその製造方法
KR20090110568A (ko) 반도체장치의 콘택홀 형성 방법 및 그를 이용한비트라인콘택홀 형성 방법
KR20040049659A (ko) 반도체소자의 캐패시터 형성방법
KR20130037519A (ko) 캐패시터 및 그 제조 방법
US20070202710A1 (en) Method for fabricating semiconductor device using hard mask
KR100240891B1 (ko) 반도체장치의 캐패시터용 하부전극 형성방법
KR100520176B1 (ko) 반도체소자의 형성방법
KR100743998B1 (ko) 반도체 메모리 소자의 제조방법
US20080132076A1 (en) Method for avoiding polysilicon defect
KR100726146B1 (ko) 단채널효과를 억제한 반도체소자의 제조 방법
US7615451B2 (en) Method for forming semiconductor device
KR100933683B1 (ko) 텅스텐 및 실리콘의 공존 상태의 반도체 장치 제조공정에서 선택적 실리콘 산화막 형성 방법
KR20080008074A (ko) 반도체 메모리 소자 및 그 형성방법
KR20080088921A (ko) 커패시터 제조 방법
KR20080085659A (ko) 반도체 소자의 캐패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120424

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee