KR101037476B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법을 개시한다.
본 발명은 코아/주변회로 영역에서 트랜지스터의 접합영역과 메탈라인을 비트라인을 이용하여 연결하지 않고 메탈 플러그를 이용하여 연결함으로써 코아/주변회로 영역에 형성되는 비트라인들도 셀 영역과 같이 균일한 형태의 패턴을 가질 수 있도록 해준다. 이를 통해, 본 발명에서는 코아/주변회로 영역에서의 비트라인 패터닝 불량을 방지하고 비트라인 형성시 SPT(Spacer Pattern Technology)를 적용할 수 있다.
비트라인, 코아/주변회로 영역, 메탈 플러그
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 코아/주변회로 영역 특히 코아 영역에서의 비트라인 패터닝 불량을 최소화할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 디램(DRAM)과 같은 반도체 장치는 메모리 셀 어레이 영역(memory cell array area) 및 코아/주변회로 영역(core and peripheral area)으로 구분된다.
메모리 셀 어레이 영역은 복수 개의 워드 라인들, 복수 개의 비트 라인들 및 워드라인과 비트라인이 교차되는 영역에 배열되는 복수 개의 메모리 셀들이 형성되는 영역이다. 이러한 메모리 셀 어레이는 워드라인과 비트라인을 선택함으로써 구동시킬 수 있다.
코아/주변회로 영역은 메모리 셀 어레이 영역의 주변에 형성되어 메모리 셀을 구동 및 제어하기 위한 회로들이 형성되는 영역이다. 이때, 코아 영역은 비트라인과 연결되는 비트라인 센스앰프(BLSA) 영역 및 워드라인과 연결되는 서브 워드라인 드라이브(SWD) 영역을 포함한다.
최근 이러한 반도체 소자의 디자인 룰이 점점 작아지면서 셀 어레이 영역에서 뿐만 아니라 코아/주변회로 영역에서도 비트라인의 라인(line)/스페이스(space) 간격이 점점 작아지고 있다.
특히, 코아 영역에 형성되는 비트라인 패턴은 셀 영역에 형성되는 비트라인 패턴과 달리 부정형의 패턴 형태를 가지기 때문에 비트라인 패터닝 불량이 많이 발생되고 있는 실정이다.
도 1은 종래 코아 영역에 형성되는 패턴들의 모습을 보여주는 도면이다.
소자분리영역 및 활성영역이 형성된 반도체 기판(10) 상부에 게이트 절연막(미도시)이 형성되고 게이트 절연막 상부에는 게이트(12)가 형성된다.
게이트(12) 사이의 반도체 기판(10)에는 불순물이 주입되어 소오스/드레인 영역(미도시)이 형성됨으로써 게이트(12) 및 소오스/드레인 영역을 포함하는 트랜지스터가 형성된다. 이러한 트랜지스터는 센스앰프를 구성하는 트랜지스터가 될 수 있다.
트랜지스터의 상부에는 비트라인(16)이 형성되며, 비트라인(16)은 비트라인 콘택(14)을 통해 트랜지스터의 소오스/드레인 영역과 연결된다.
비트라인(16)의 상부에는 비트라인과 교차하는 방향으로 메탈라인(20)이 형성되며, 메탈라인(30)은 메탈라인 콘택(18)을 통해 비트라인(16)과 연결된다.
그런데, 이러한 코아 영역에 형성되는 비트라인(16)은 셀 어레이 영역에 형성되는 비트라인(미도시)과 달리 비트라인의 위치에 따라 패턴의 형태와 폭이 달라진다. 즉, 코아 영역에 형성되는 비트라인 패턴은 중간 중간 꺽여진 사선 패턴 및 아일랜드 패턴을 가진다. 이에 따라 이웃하는 비트라인들의 폭이 서로 다르며 비트라인들 간의 스페이스가 불균일하게 형성된다.
이는 도 1과 같이 메탈라인(20)이 비트라인(16)을 통해 소오스/드레인 영역과 연결되는 경우 해당 비트라인 영역을 아일랜드 형태로 형성해야 하기 때문이다.
이처럼 코아 영역에서는 비트라인 패턴이 스트라이프(stripe) 형태로 형성되지 못하고 부정형의 형태로 형성되기 때문에 비트라인 형성시 패터닝 불량이 많이 발생되고 있다.
더욱이, 40 nm 이하급 기술에서는 SPT(Spacer Patterning Technology) 공정방법을 사용하는 것이 필수적이지만, 도 1과 같이 라인이 부정형하게 형성되는 경우 SPT로 배선을 구현하는 것이 불가능하다.
본 발명은 반도체 소자의 제조 공정을 개선하여 코아 영역에 형성되는 비트라인들도 셀 영역과 같이 균일한 형태의 패턴을 가질 수 있도록 함으로써 코아 영역에서의 비트라인 패터닝 불량을 방지하고자 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상에 형성된 트랜지스터, 상기 트랜지스터 상부에 형성된 비트라인, 상기 트랜지스터의 제 1 접합 영역과 상기 비트라인을 연결시켜주는 비트라인 콘택 및 상기 트랜지스터의 제 2 접합 영역을 메탈라인 또는 메탈라인 콘택과 연결시켜주는 메탈 플러그를 포함한다.
본 발명의 반도체 소자에서 상기 트랜지스터는 코아/주변회로(Core/Peri) 영역에 형성된 트랜지스터일 수 있다. 이때, 상기 제 2 접합 영역은 소오스 접합 영역 또는 게이트 접합 영역이며, 상기 메탈 플러그의 상부는 인접한 비트라인 상부의 일부 또는 전부와 중첩될 수 있다.
본 발명에서 상기 비트라인은 인접한 비트라인과 일정한 간격을 가지며 스트라이프 타입으로 형성될 수 있다.
본 발명에서 상기 메탈 플러그는 텅스텐(W), 알루미늄(Al), 구리(Cu) 및 이들의 합금 중 어느 하나로 형성될 수 있다.
이러한 메탈 플러그는 상기 제 2 접합 영역에 연결되도록 상기 제 2 접합 영역 상부에 형성된 제 1 메탈 플러그 및 상기 제 1 메탈 플러그와 상기 메탈라인 또 는 상기 메탈라인 콘택을 연결시켜주는 제 2 메탈 플러그를 포함하도록 형성될 수 있다. 이때, 상기 제 1 메탈 플러그는 상기 비트라인 콘택과 동일한 물질로 형성되며, 상기 제 2 메탈 플러그는 텅스텐(W), 알루미늄(Al), 구리(Cu) 및 이들의 합금 중 어느 하나로 형성될 수 있다.
본 발명의 반도체 소자는 상기 메탈 플러그와 상기 제 2 접합 영역의 접촉면에 형성된 실리사이드막을 더 포함할 수 있으며, 상기 실리사이드막은 TiSi2 막, TiNSi2 막 및 CoSi2 막 중 어느 하나일 수 있다.
본 발명의 제 1 실시예에 따른 반도체 소자 제조 방법은 반도체 기판 상에 트랜지스터를 포함하는 제 1 층간 절연막을 형성하는 단계, 상기 제 1 층간 절연막 내에 상기 트랜지스터의 제 1 접합 영역과 연결되는 비트라인 콘택을 형성하는 단계, 상기 제 1 층간 절연막 상부에 비트라인을 포함하는 제 2 층간 절연막을 형성하는 단계, 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막을 관통하며 상기 트랜지스터의 제 2 접합 영역과 연결되는 메탈 플러그를 형성하는 단계 및 상기 메탈 플러그와 연결되는 메탈라인 콘택을 형성하는 단계를 포함한다.
본 발명에서 상기 메탈 플러그를 형성하는 단계는 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 순차적으로 식각하여 상기 트랜지스터의 제 2 접합 영역을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀 하부에 실리사이드막을 형성하는 단계 및 상기 콘택홀이 매립되도록 상기 실리사이드막 상부에 플러그용 금속막을 형성하는 단계를 포함할 수 있다.
본 발명에서 상기 콘택홀은 상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 건식 식각하여 형성될 수 있다.
본 발명에서 상기 콘택홀을 형성하는 단계는 비트라인 하드마스크막과 비트라인 스페이서의 식각선택비를 이용한 SAC(Self Align Contact) 식각방법으로 형성될 수 있다.
본 발명에서 상기 실리사이드막을 형성하는 방법은 상기 콘택홀의 표면에 비정질 금속막을 형성하는 단계 및 열처리 공정을 수행하여 상기 비정질 금속막을 상기 실리사이드막으로 변형시키는 단계를 포함할 수 있다.
본 발명에서 상기 실리사이드막을 형성하는 다른 방법은 상기 콘택홀의 표면에 비정질 금속막을 형성하는 단계, 상기 콘택홀 하부에만 비정질 금속막이 잔류되도록 상기 비정질 금속막을 선택 식각하는 단계 및 열처리 공정을 수행하여 상기 잔류된 비정질 금속막을 상기 실리사이드막으로 변형시키는 단계를 포함할 수 있다.
본 발명의 제 2 실시예예 따른 반도체 소자 제조 방법은 반도체 기판 상에 트랜지스터를 포함하는 제 1 층간 절연막을 형성하는 단계, 상기 제 1 층간 절연막 내에 상기 트랜지스터의 제 1 접합 영역과 연결되는 비트라인 콘택 및 상기 트랜지스터의 제 2 접합 영역과 연결되는 제 1 메탈 플러그 콘택을 형성하는 단계, 상기 제 1 층간 절연막 상부에 비트라인을 포함하는 제 2 층간 절연막을 형성하는 단계, 상기 제 2 층간 절연막을 식각하여 상기 제 1 메탈 플러그와 연결되는 제 2 메탈 플러그를 형성하는 단계 및 상기 제 2 메탈 플러그와 연결되는 메탈라인 콘택을 형 성하는 단계를 포함할 수 있다.
본 발명에서 상기 제 2 층간 절연막 식각은 비트라인 하드마스크막과 비트라인 스페이서의 식각선택비를 이용한 SAC(Self Align Contact) 식각방법을 사용할 수 있다.
본 발명은 코아/주변회로 영역의 비트라인도 셀 영역에서와 같이 스트라이프 형태로 형성이 가능하며 이로써 비트라인에 대한 배터닝 불량을 방지할 수 있다.
더욱이, 비트라인이 스트라이프 형태로 형성됨으로써 코아/주변회로 영역의 비트라인 형성시에도 SPT 공정을 적용하는 것이 가능해진다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다. 이하의 설명에서 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명에 따른 반도체 소자의 코아 영역에 형성되는 패턴들의 모습을 보여주는 평면도이며, 도 3은 도 2에서 A-A' 따라 절단한 단면 모습을 보여주는 단면도로 본 발명의 제 1 실시예에 따른 구성을 보여준다.
소자분리영역 및 활성영역이 형성된 반도체 기판(100) 상부에 게이트 절연막(미도시)이 형성되고 게이트 절연막 상부에는 게이트(110)가 형성된다. 게이트는 게이트 절연막 상부에 형성된 게이트 전극(112), 게이트 전극(112) 상부에 형성된 게이트 하드마스크막(114) 및 게이트 전극(112)과 게이트 하드마스크막(114)의 측벽에 형성된 게이트 스페이서(116)를 포함한다.
게이트(110) 사이의 반도체 기판(100)에는 불순물이 주입되어 소오스/드레인 영역(미도시)이 형성됨으로써 게이트(110) 및 소오스/드레인 영역을 포함하는 트랜지스터가 형성된다. 이러한 트랜지스터는 센스앰프를 구성하는 트랜지스터가 될 수 있다.
게이트(110) 상부에는 층간 절연막(120)이 형성되고, 층간 절연막(120) 상부에는 비트라인(140)이 형성된다. 이때, 층간 절연막(116)은 산화막으로 형성되며, 산화막은 HDP(high density plasma) 산화막, PSG (phosphosilicate glass) 산화막, PE-TEOS(plasma enhanced tetra-ethoxy silicate) 및 이들의 적층 구조 중 어느 하나로 이루어질 수 있다.
층간 절연막(120) 상부에는 비트라인(140)이 형성되고, 층간 절연막(120) 및 비트라인(140) 상부에는 층간 절연막(150)이 형성된다. 비트라인(140)은 비트라인 전극(142), 비트라인 전극(142) 상부에 형성된 비트라인 하드마스크막(144) 및 비트라인 하드마스크막(144)과 비트라인 전극(142)의 측벽에 형성된 비트라인 스페이서(146)를 포함한다. 특히, 본 발명에서 코아 영역에 형성된 비트라인(140)은 도 3에서와 같이 라인의 폭과 스페이스가 일정한 스트라이프(stripe) 형태로 형성된다.
이처럼 비트라인(140)을 스트라이프(stripe) 형태로 형성하기 위해, 본 발명에서는 메탈라인 콘택(180) 하부에 아일랜드 타입의 비트라인을 형성하지 않고 메탈 플러그(160)를 형성한다. 즉, 트랜지스터의 소오스/드레인 접합 영역 중 드레인 접합 영역은 종래와 같이 비트라인 콘택(130)을 통해 비트라인 전극(142)과 연결되도록 하는 반면에, 소오스 접합 영역은 메탈 플러그(160)를 통해 메탈라인 콘택(180)과 직접 연결되도록 한다. 이때, 메탈 플러그(160)는 텅스텐(W), 알루미늄(Al), 구리(Cu) 및 이들의 합금 중 어느 하나로 형성될 수 있다.
이러한 메탈 플러그(160)의 상부는 도 3에 도시된 바와 같이 인접한 두 비트라인들의 상부와 일부 또는 전부가 중첩되도록 충분히 넓게 형성됨으로써 메탈라인 콘택(180)과의 오버랩(overlap) 마진을 충분히 확보할 수 있도록 한다. 그리고 메탈 플러그(160)의 하부면과 접하는 접합 영역에는 콘택 저항을 줄이기 위해 실리사이드막(미도시)이 형성될 수 있다. 이러한 실리사이드막으로는 TiSi2 막, TiNSi2 막, CoSi2 막 중 어느 하나가 형성될 수 있다.
층간 절연막(150) 및 메탈 플러그(160) 상부에는 메탈라인 콘택(180)을 포함하는 층간 절연막(170)이 형성되고, 층간 절연막(170) 상부에는 메탈라인 콘택(180)과 연결되는 메탈라인(190)이 형성된다.
이처럼, 본 발명에서는 코아 영역에서 비트라인을 이용하지 않고 메탈 플러그(160)를 이용하여 접합 영역과 메탈라인(190)을 연결시킴으로써 코아 영역의 비트라인(140)도 스트라이프 형태로 균일하게 형성할 수 있게 된다.
도 4a 내지 도 4d는 상술한 도 3의 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 4a를 참조하면, 예컨대 소자분리영역 및 활성영역이 형성된 센스앰프(SA) 영역의 반도체 기판(100) 상부에 게이트 절연막(미도시)을 형성한다. 이어서, 게이트 절연막 상부에는 게이트 전극용 금속층 및 하드마스크막을 순차적으로 형성한다. 이때, 게이트 전극용 금속으로는 텅스텐 실리사이드가 사용될 수 있으며, 하드마스크막으로는 질화막이 사용될 수 있다.
다음에, 게이트 마스크를 이용하여 금속층 및 하드마스크막을 선택 식각하여 게이트 전극(112) 및 게이트 하드마스크막(114)이 적층된 적층 구조를 형성한다. 이어서, 게이트 전극(112) 양측의 반도체 기판(100)에 불순물을 주입하여 소오스/드레인 영역을 형성함으로써 센스앰프 용 트랜지스터를 형성한다.
다음에, 게이트 전극(112) 및 게이트 하드마스크막(114)의 적층 구조 및 반도체 기판(100) 상부에 스페이서용 질화막(미도시)을 형성한 후 이를 에치백(Etch-back)하여 게이트 전극(112) 및 게이트 하드마스크막(114)의 측벽에 스페이서(116)를 형성한다.
다음에, 게이트(110) 및 반도체 기판(100) 상부에 절연막을 형성한 후 이를 평탄화함으로써 층간 절연막(120)을 형성한다. 이때, 층간 절연막(120)은 HDP(high density plasma) 산화막, PSG(phosphosilicate glass) 산화막, PE-TEOS(plasma enhanced tetra-ethoxy silicate) 및 이들의 적층 구조 중 어느 하나로 형성될 수 있다.
다음에 도 4b를 참조하면, 층간 절연막(120)을 선택 식각하여 드레인 접합 영역의 반도체 기판(100)을 노출시키는 비트라인 콘택홀(미도시)을 형성한다. 이어서, 비트라인 콘택홀(미도시)이 매립되도록 폴리실리콘층을 형성한 후 층간 절연 막(120)이 노출될 때까지 평탄화 식각함으로써 비트라인 콘택(130)을 형성한다. 즉, 종래에는 트랜지스터의 양측에 형성된 두 소오스/드레인 접합 영역 상부에 비트라인 콘택을 형성하였으나, 본 발명에서는 두 소오스/드레인 접합 영역 중 드레인 접합 영역에만 비트라인 콘택을 형성한다.
다음에, 층간 절연막(120) 및 비트라인 콘택(130) 상부에 비트라인 전극용 금속층 및 하드마스크막을 순차적으로 형성한 후 비트라인 마스크를 이용하여 금속층 및 하드마스크막을 선택 식각하여 비트라인 전극(142) 및 비트라인 하드마스크막(144)이 적층된 적층 구조를 형성한다. 그리고, 비트라인 전극(142) 및 비트라인 하드마스크막(144)의 적층 구조를 포함한 전면에 스페이서용 질화막(미도시)을 형성한 후 이를 에치백(Etch-back)하여 비트라인 전극(142) 및 비트라인 하드마스크막(144)의 측벽에 스페이서(146)를 형성한다. 이때, 비트라인(140)은 비트라인 콘택(130)과는 연결되게 형성되지만, 후속 공정에서 메탈 플러그(160)가 형성될 영역에는 형성되지 않는다.
다음에, 비트라인(140) 및 층간 절연막(120) 상부에 층간 절연막(150)을 형성한다.
다음에 도 4c를 참조하면, 센스앰프 트랜지스터의 소오스 접합 영역이 노출될 때까지 층간 절연막(150, 120)을 선택적으로 건식 식각하여 메탈 플러그 콘택홀(미도시)을 형성한다. 이때, 비트라인 전극(142)의 절연을 위해 비트라인 하드마스크막(144)으로 사용된 질화막과 스페이서(146)로 사용된 질화막의 식각선택비를 이용한 SAC(Self Align Contact) 식각 방법이 사용된다.
다음에, 메탈 플러그 콘택홀의 내부면에 비정질 금속막(미도시)을 형성한다. 이때, 비정질 금속막으로는 티타늄(Ti), 티타늄질화막(TiN), 코발트(Co) 또는 이들의 합금이 사용될 수 있다.
다음에, 비정질 금속막에 대해 열처리 공정을 실시하여 메탈 플러그 콘택홀 하부에 형성된 금속막을 실리사이드막으로 변형시킨다. 또는 예컨대 고주파 식각 공정을 실시하여 메탈 플러그 콘택홀의 하부에 형성된 금속막을 제외한 나머지 금속막을 제거한 후 열처리 공정을 실시함으로써 잔류된 금속막을 실리사이드막으로 변형시킬 수 있다. 이때, 열처리는 질소(N2) 분위기에서 850℃ 내지 900℃의 온도로 실시될 수 있다.
이처럼 소오스 접합 영역에 실리사이드막을 형성함으로써 후속 공정에서 형성되는 메탈 플러그과의 접촉 저항을 낮춰줄 수 있게 된다.
다음에, 메탈 플러그 콘택홀이 완전히 매립되도록 플러그층(미도시)을 형성한다. 이때, 플러그층은 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 이들의 합금 중 어느 하나로 형성될 수 있다. 이러한 플러그층을 CMP 또는 건식 식각 에치백 방법으로 층간 절연막(150)이 노출될 때까지 평탄화시킴으로써 메탈 플러그(160)를 형성한다. 본 실시예에서는 상술한 바와 같이 SAC 식각 방법을 사용하여 메탈 플러그 콘택홀을 형성하기 때문에 메탈 플러그(160)의 상부를 인접한 비트라인 상부의 일부 또는 전부와 중첩되도록 충분히 넓게 형성함으로써 후속 공정에서 메탈라인 콘택과의 오버랩 마진을 충분히 확보할 수 있게 된다.
다음에 도 4d를 참조하면, 층간 절연막(150) 및 메탈 플러그(160) 상부에 층간 절연막(170)을 형성한 후 메탈라인 콘택 마스크를 이용하여 메탈 플러그(160)가 노출될 때까지 층간 절연막(170)을 선택 식각하여 메탈라인 콘택홀(미도시)을 형성한다.
다음에, 메탈라인 콘택홀이 매립되도록 도전물을 형성한 후 이를 평탄화 식각하여 메탈라인 콘택(180)을 형성한다. 이어서, 메탈라인 콘택(180)이 형성된 층간 절연막(170) 상부에 금속층을 형성한 후 이를 패터닝하여 메탈라인(190)을 형성한다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 소자의 구성을 보여주는 단면도이다.
도 5의 반도체 소자는 도 3의 반도체 소자와 비교하여 메탈 플러그의 구성이 다르다.
반도체 소자가 고집화될 수록 비트라인 사이의 간격이 좁아지기 때문에, 상술한 제 1 실시예에서와 같이 2개 층의 층간 절연막들(120, 150)을 한 번에 식각하여 메탈 플러그(160)를 형성하는 것은 점점 어려워질 수 있다. 따라서, 본 실시예에서는 메탈 플러그를 한 번의 식각 및 매립 공정으로 형성하지 않고 두 단계로 나누어 형성한다.
즉, 도 3에서의 메탈 플러그(160)는 플러그 물질을 한 번에 매립하여 형성된 일체형 플러그이지만, 도 5의 메탈 플러그(162)는 제 1 메탈 플러그(164) 및 제 2 메탈 플러그(166)가 적층된 복층 구조를 갖는다. 이때, 제 1 메탈 플러그(164)는 비트라인 콘택(130)이 형성될 때 함께 형성될 수 있으며, 제 2 플러그(164)는 도 3의 메탈 플러그(160)와 같은 물질로 형성될 수 있다.
도 6a 내지 도 6c는 도 5의 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 6a에서, 층간 절연막(120)을 형성하는 공정까지는 상술한 도 4a에 대한 설명과 동일하므로 이에 대한 설명은 생략한다.
층간 절연막(120)이 형성되면, 드레인 접합 영역 뿐만 아니라 메탈 플러그(162)가 형성될 소오스 접합 영역의 반도체 기판(100)이 노출될 때까지 층간 절연막(120)을 선택 식각하여 비트라인 콘택홀(미도시)을 형성한다. 즉, 상술한 제 1 실시예에서는 드레인 접합 영역에만 비트라인 콘택홀을 형성하였으나 본 실시예에서는 메탈 플러그(162)가 형성될 소오스 접합 영역에도 비트라인 콘택홀을 형성한다.
다음에, 비트라인 콘택홀이 매립되도록 폴리실리콘층을 형성한 후 층간 절연막(120)이 노출될 때까지 평탄화 식각함으로써 비트라인 콘택(130) 및 제 1 메탈 플러그(164)를 형성한다.
다음에, 상술한 제 1 실시예에서와 같이 비트라인(140) 및 층간 절연막(150)을 형성한다.
다음에 도 6b를 참조하면, 제 1 메탈 플러그(164)가 노출될 때까지 층간 절연막(150)을 선택 식각하여 메탈 플러그 콘택홀(미도시)을 형성한다. 이때, 비트라인 전극(142)의 절연을 위해 비트라인 하드마스크막(144)으로 사용된 질화막과 스페이서(146)로 사용된 질화막의 식각선택비를 이용한 SAC(Self Align Contact) 식각 방법이 사용된다.
다음에, 메탈 플러그 콘택홀이 완전히 매립되도록 플러그층(미도시)을 형성한다. 이때, 플러그층은 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 이들의 합금 중 어느 하나로 형성될 수 있다. 이러한 플러그층을 CMP 또는 건식 식각 에치백 방법으로 층간 절연막(150)이 노출될 때까지 평탄화시킴으로써 제 2 메탈 플러그(166)를 형성한다. 본 실시예에서는 상술한 바와 같이 SAC 식각 방법을 사용하여 메탈 플러그 콘택홀을 형성하기 때문에 제 2 메탈 플러그(160)의 상부를 인접한 비트라인 상부의 일부 또는 전부와 중첩되도록 충분히 넓게 형성함으로써 후속 공정에서 메탈라인 콘택과의 오버랩 마진을 충분히 확보할 수 있게 된다.
다음에 도 6c를 참조하면, 층간 절연막(150) 및 제 2 메탈 플러그(166) 상부에 층간 절연막(170)을 형성한 후 메탈라인 콘택 마스크를 이용하여 제 2 메탈 플러그(160)가 노출될 때까지 층간 절연막(170)을 선택 식각하여 메탈라인 콘택홀(미도시)을 형성한다.
다음에, 메탈라인 콘택홀이 매립되도록 도전물을 형성한 후 이를 평탄화 식각하여 메탈라인 콘택(180)을 형성한다. 이어서, 메탈라인 콘택(180)이 형성된 층간 절연막(170) 상부에 금속층을 형성한 후 이를 패터닝하여 메탈라인(190)을 형성한다.
상술한 실시예는 본 발명의 바람직한 실시예로서 본 발명이 이에 한정되는 것은 아니다.
예컨대, 상술한 실시예에서는 메탈 플러그(160) 및 제 1 메탈 플러그(164)가 트랜지스터의 소오스 영역에 접합되는 경우를 설명하였으나, 도 7에서와 같이 트랜지스터의 게이트 전극(112)과 접합되도록 형성할 수도 있다. 즉, 트랜지스터의 게이트(110) 상부에 게이트 전극(112)을 노출시키는 메탈 플러그 콘택홀을 형성한 후 이를 도전물로 매립함으로써 메탈 플러그(160) 또는 제 1 메탈 플러그(164)를 형성할 수 있다.
또한, 상술한 실시예에서는 비트라인 패턴의 부정형 문제가 코아 영역에서 주로 발생되기 때문에 실시예를 코아 영역에 한정하여 설명하였으나 이에 한정되지 않고 주변회로 영역에도 적용이 가능하다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 코아 영역에 형성되는 패턴들의 모습을 보여주는 도면.
도 2는 본 발명에 따른 반도체 소자의 코아 영역에 형성되는 패턴들의 모습을 보여주는 평면도.
도 3은 도 2에서 A-A' 따라 절단한 단면 모습을 보여주는 단면도.
도 4a 내지 도 4d는 상술한 도 3의 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들.
도 5는 본 발명의 제 2 실시예에 따른 반도체 소자의 구성을 보여주는 단면도.
도 6a 내지 도 6c는 도 5의 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들.
Claims (20)
- 코아 영역의 반도체 기판 상에 형성된 트랜지스터;라인의 폭과 스페이스가 일정하게 상기 트랜지스터 상부에 형성된 비트라인;상기 트랜지스터의 제 1 접합 영역과 상기 비트라인을 연결시켜주는 비트라인 콘택; 및인접한 상기 비트라인과 중첩되도록 상기 인접한 비트라인들 사이를 지나며, 상기 트랜지스터의 제 2 접합 영역을 메탈라인 또는 메탈라인 콘택과 연결시켜주는 메탈 플러그를 포함하는 반도체 소자.
- 삭제
- 제 1항에 있어서, 상기 제 2 접합 영역은소오스 접합 영역 또는 게이트인 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 메탈 플러그의 상부는인접한 비트라인 상부의 일부 또는 전부와 중첩되는 것을 특징으로 하는 반도체 소자.
- 삭제
- 제 1항에 있어서, 상기 비트라인은스트라이프 타입으로 형성되는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 메탈 플러그는텅스텐(W), 알루미늄(Al), 구리(Cu) 및 이들의 합금 중 어느 하나로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 메탈 플러그는상기 제 2 접합 영역에 연결되도록 상기 제 2 접합 영역 상부에 형성된 제 1 메탈 플러그; 및상기 제 1 메탈 플러그와 상기 메탈라인 또는 상기 메탈라인 콘택을 연결시켜주는 제 2 메탈 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 8항에 있어서, 상기 제 1 메탈 플러그는상기 비트라인 콘택과 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자.
- 제 8항 또는 제 9항에 있어서, 상기 제 2 메탈 플러그는텅스텐(W), 알루미늄(Al), 구리(Cu) 및 이들의 합금 중 어느 하나로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 메탈 플러그와 상기 제 2 접합 영역의 접촉면에 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 11항에 있어서, 상기 실리사이드막은TiSi2 막, TiNSi2 막 및 CoSi2 막 중 어느 하나인 것을 특징으로 하는 반도체 소자.
- 코아 영역의 반도체 기판 상에 트랜지스터를 포함하는 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막 내에 상기 트랜지스터의 제 1 접합 영역과 연결되는 비트라인 콘택을 형성하는 단계;상기 제 1 층간 절연막 상부에 라인 간의 폭과 스페이스가 일정한 비트라인을 포함하는 제 2 층간 절연막을 형성하는 단계;인접한 상기 비트라인들 사이의 상기 제 1 층간 절연막 및 상기 제 2 층간 절연막을 관통하며 상기 트랜지스터의 제 2 접합 영역과 연결되는 메탈 플러그를 형성하는 단계; 및상기 메탈 플러그와 연결되는 메탈라인 콘택을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 13항에 있어서, 상기 메탈 플러그를 형성하는 단계는상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 순차적으로 식각하여 상기 트랜지스터의 제 2 접합 영역을 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀 하부에 실리사이드막을 형성하는 단계; 및상기 콘택홀이 매립되도록 상기 실리사이드막 상부에 플러그용 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 14항에 있어서, 상기 콘택홀은상기 제 2 층간 절연막 및 상기 제 1 층간 절연막을 건식 식각하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 15항에 있어서, 상기 콘택홀을 형성하는 단계는비트라인 하드마스크막과 비트라인 스페이서의 식각선택비를 이용한 SAC(Self Align Contact) 식각방법을 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 14항에 있어서, 상기 실리사이드막을 형성하는 단계는상기 콘택홀의 표면에 비정질 금속막을 형성하는 단계; 및열처리 공정을 수행하여 상기 비정질 금속막을 상기 실리사이드막으로 변형시키는 단계를 포함하는 반도체 소자 제조 방법.
- 제 14항에 있어서, 상기 실리사이드막을 형성하는 단계는상기 콘택홀의 표면에 비정질 금속막을 형성하는 단계;상기 콘택홀 하부에만 비정질 금속막이 잔류되도록 상기 비정질 금속막을 선택 식각하는 단계; 및열처리 공정을 수행하여 상기 잔류된 비정질 금속막을 상기 실리사이드막으로 변형시키는 단계를 포함하는 반도체 소자 제조 방법.
- 코아 영역의 반도체 기판 상에 트랜지스터를 포함하는 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간 절연막 내에 상기 트랜지스터의 제 1 접합 영역과 연결되는 비트라인 콘택 및 상기 트랜지스터의 제 2 접합 영역과 연결되는 제 1 메탈 플러그 콘택을 형성하는 단계;상기 제 1 층간 절연막 상부에 라인 간의 폭과 스페이스가 일정한 비트라인을 포함하는 제 2 층간 절연막을 형성하는 단계;인접한 상기 비트라인들 사이의 상기 제 2 층간 절연막을 식각하여 상기 제 1 메탈 플러그와 연결되는 제 2 메탈 플러그를 형성하는 단계; 및상기 제 2 메탈 플러그와 연결되는 메탈라인 콘택을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 19항에 있어서, 상기 제 2 층간 절연막 식각은비트라인 하드마스크막과 비트라인 스페이서의 식각선택비를 이용한 SAC(Self Align Contact) 식각방법을 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
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