JP2008140793A - 電子装置の製造方法および半導体装置の製造方法 - Google Patents

電子装置の製造方法および半導体装置の製造方法 Download PDF

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Abstract

【課題】露光装置の解像限界を超えた微細なパターンを有するＤＲＡＭやＦｅＲＡＭおよびクロスバー素子等の電子装置の製造方法を提供する。
【解決手段】基板１０上にダミー１１膜を基板１０上の素子領域１０Ａおよびその外側の外部領域１０Ｂを覆うように形成してパターニングし、ダミーパターン１１を素子領域１０Ａにおいては第１の高さＨ１に、外部領域１０Ｂにおいては第１の高さＨ１よりも小さい第２の高さＨ２を有するように形成し、基板１０上に別の膜１２をダミーパターン１１Ａ，Ｂを覆うように形成し、膜１２を異方性エッチングして素子領域中のダミーパターン１１Ａの側壁面に沿って第１および第２のパターン１２Ａ、Ｂを形成し、かつ、外部領域１０Ｂにおいては膜１２消失させ、素子領域１０Ａにおいて、第1および第2のパターン１２Ａ，Ｂを使って電子装置を形成する。
【選択図】図２

Description

本発明は一般に電子装置に係り、特に解像限界以下の微細なパターンを有する電子装置の製造方法に関する。
半導体装置などの電子装置においては、露光技術の進歩により、今日では幅が数十ナノメートル、あるいはそれ以下のパターンを有する超微細化半導体装置などの電子装置の製造が可能になっている。
一方、このような微細化のトレンドをさらに進めて、より微細化された半導体装置を量産しようとすると、ステッパやレチクルなどに多額の投資が必要で、電子装置の製造費用が急増する問題が生じている。
米国特許第６１２８２１４号 米国特許第６２５６７６７号 米国特許第６３１４０１９号
このような状況に鑑み、解像限界以下の寸法を有するパターン形成方法として、基板上に解像限界内でダミーパターンを形成し、かかるダミーパターン上に次の絶縁膜、半導体膜あるいは導電膜を、前記ダミーパターンの形状に整合する形状で形成し、さらにこれをエッチバックすることにより、前記ダミーパターンの側壁面に沿って、側壁膜の形で、解像限界以下の幅のパターンを形成することが考えられる。
その際、このような側壁膜は、それ自身を電子装置の機能部として使うことも可能であるし、またその下の基板あるいは層をパターニングして解像限界を超えた微細化機能パターンを形成する際のマスクとすることも可能である。
しかし、このような方法で形成した側壁膜は、必ず閉じた環状のパターンになってしまい、超微細化半導体装置のゲート電極パターンやワード線パターン、ビット線パターンを構成するには、さらなるパターニング工程が必要となる。
一の側面によれば本発明は、基板上への電子装置の製造方法であって、基板上にダミー膜を、前記ダミー膜が前記基板上の素子領域およびその外側の外部領域を覆うように形成する工程と、前記ダミー膜をパターニングしてダミーパターンを、前記ダミーパターンが、前記素子領域においては、第１の高さを、前記外部領域においては前記第１の高さよりも小さい第２の高さを有するように、形成する工程と、前記基板上に別の膜を、前記別の膜が前記素子領域および前記外部領域において前記ダミーパターンを、前記ダミーパターンの断面形状に整合して覆うように形成する工程と、前記別の膜に対して、前記基板に対して略垂直方向に作用する異方性エッチングを、前記素子領域および外部領域において前記基板の表面が露出するように実行し、前記素子領域中、前記ダミーパターンの第１の側壁面および前記第１の側壁面に対向する第２の側壁面に沿って、第１および第２のパターンを、前記外部領域においては消失するように形成する工程と、前記素子領域において、前記第1および第2のパターンを使って電子装置を形成する工程と、を含み、
前記異方性エッチングは、前記外部領域において前記別の膜が残留しないように実行されることを特徴とする電子装置の製造方法を提供する。
他の側面によれは本発明は、基板上の素子領域へのクロスバー構造を有する電子装置の製造方法であって、前記基板上には、前記素子領域に対応して凹部が形成されており、前記電子装置の製造方法は、前記凹部中に第１の方向に延在する第１のダミーパターンを形成する工程と、前記第１のダミーパターンを、第１の導電膜により、前記第１のダミーパターンの断面形状に整合した形状で覆う工程と、前記第１の導電膜に対して、前記基板表面に対して実質的に垂直に作用する異方性エッチングを、前記凹部の外側領域において前記第１の導電膜が消失するように実行し、前記凹部中において前記第１のダミーパターンの側壁面上に、導電体よりなる一対の第１の側壁膜を、前記凹部の深さよりも低く形成する工程と、前記第１のダミーパターンを前記一対の第１の側壁膜および前記基板に対して選択的に除去し、下側電極パターンを、前記第１の方向に延在する前記一対の第１の側壁膜の形で形成する工程と、前記下側電極パターン表面を、機能膜により、前記下側電極パターンを構成する前記一対の側壁膜の断面形状に整合した形状で覆う工程と、前記基板上に前記下側電極パターンを、前記機能膜を介して覆うように、また前記凹部を充填するように、平坦な表面を有するダミー膜を形成する工程と、前記ダミー膜をパターニングして、前記第１の方向とは異なる第２の方向に延在する第２のダミーパターンを、前記第２のダミーパターンが前記凹部からその外側領域まで連続して覆うように形成する工程と、前記第２のダミーパターンを、第２の導電膜により、前記第２のダミーパターンの断面形状に整合した形状で覆う工程と、前記第２の導電膜に対して、前記基板表面に対して実質的に垂直に作用する異方性エッチングを、前記外部領域において前記第２の導電膜が消失するように実行し、前記第２のダミーパターンの側壁面上に、導電体よりなる一対の第２の側壁面を形成する工程と、前記第２のダミーパターンを前記第２の側壁膜に対して選択的に除去し、上側電極パターンを、前記第２の方向に延在する前記一対の第２の側壁膜の形で形成する工程とよりなり、前記第２の導電膜に対する異方性エッチングは、前記一対の第２の側壁膜の外側を前記第１の方向に延在する前記一対の第１の側壁膜上に、前記機能膜を介して堆積された前記第２の導体膜が、消失するように実行されることを特徴とする電子装置の製造方法を提供する。
他の側面によれば本発明は、第１の側および第２の側をそれぞれ第１および第２の素子分離領域により画成され第１の方向に延在する半導体領域を有する半導体基板上への半導体装置の製造方法であって、前記半導体基板上に、前記第１の方向に対して交差する第２の方向に、第１のダミーパターンを、前記第１のダミーパターンが第１および第２の側壁面で画成され、前記半導体領域上においては第１の厚さを、前記第１および第２の素子分離領域上においては第２の、より小さい厚さを有するように形成する工程と、前記第１のダミーパターンを、第１のマスク膜により、前記第１のダミーパターンの断面形状に対応した形状で覆う工程と、前記第１のマスク膜を、前記基板の表面に対して略垂直方向に作用する異方性エッチングにより、前記第１および第２の素子分離領域上においては前記第１のマスク膜が消失するように、また前記半導体領域上においては、前記第１のダミーパターンの前記第１および第２の側壁面上に、それぞれ第１および第２の側壁膜として残留するように、エッチングする工程と、前記第１のダミーパターンを、前記第１および第２の側壁膜に対して選択的に除去する工程と、前記第１および第２の側壁膜をマスクに、前記シリコン領域を前記基板面に略垂直方向に作用する異方性エッチングによりエッチングし、前記シリコン領域のうち前記第１および第２の側壁膜で覆われた第１および第２の領域を除いて素子分離溝を形成する工程と、前記第１および第２の側壁膜を除去し、前記第１の領域により第１の素子領域を、前記第２の領域により第２の素子領域を形成する工程と、前記シリコン領域中、前記第１の素子領域と前記第２の素子領域のそれぞれの外側の素地分離溝、および前記第１および第２の素子領域の間の素子分離溝を絶縁膜で充填し、それぞれ第３、第４および第５の素子分離領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば半導体装置を含む電子装置の機能部を、解像限界内で形成されたダミーパターンの側壁膜の形で形成でき、あるいはかかる側壁膜をマスクとしたパターニング工程により形成でき、その結果、露光工程の解像限界を超えた超微細化パターンを容易に、かつ効率的に形成することが可能となる。
［原理］
最初に本発明の原理を図１（Ａ）〜図４（Ｈ）を参照しながら説明する。
図１（Ａ），（Ｂ）を参照するに、基板１０上には領域１０Ａに傾斜面で囲われた凹部が形成されており、さらに前記基板１０上には、前記領域１０Ａからその外側の領域１０Ｂまで、平坦な上面を有するダミーパターン１１が形成されている。前記領域１０Ａは傾斜面で囲われた凹部を形成されているため、前記ダミーパターン１１のうち、前記領域１０Ａ中を延在するダミーパターン部分１１Ａは第１の膜厚、従って高さＨ１を、また前記領域１０Ｂ上を延在するダミーパターン部分１１Ｂは第２の、より小さい膜厚、従ってより小さい高さＨ２を有する。ただし図１０（Ａ）は前記基板１０の平面図を、図１（Ｂ）は図１０（Ａ）中、線ａ−ａ'に沿った断面図である。
次に図２（Ｃ）の工程において、前記図１（Ａ），（Ｂ）の構造上に膜１２を一様に、すなわち前記ダミーパタ―ン部分１１Ａ，１１Ｂの断面形状に整合した形状で膜厚Ｔ１をもって形成する。ただし図２（Ｃ）中、領域１０Ａを示す部分は図１（Ａ）中、断面Ａ−Ａ'に沿った断面を示しており、また領域１０Ｂを示す部分は図１（Ａ）中、断面Ｂ−Ｂ'に沿った断面を示している。
ここで前記膜１２が膜厚をＴ１で形成されている場合、前記膜１２を、前記基板１０の主面に略垂直方向に作用する異方性エッチングにより、前記高さＨ2と前記膜厚Ｔ1の和よりも大きなエッチング深さでエッチバックすると、前記領域１０Ｂにおいて、前記ダミーパターン部分１１Ｂの側壁膜を消失させることができる。従って、本発明では、前記膜厚Ｈ１を前記膜厚Ｈ２と前記膜厚Ｔ１の和よりも大きく設定する。一方、前記膜厚Ｈ２はゼロであってもよい。
一方、前記異方性エッチングの深さをＴ２、前記異方性エッチングが作用する方向、すなわち前記基板１０の鉛直方向に対する前記傾斜面の角度をθとするとき（図１（Ｂ）参照）、かかる傾斜面上に前記膜厚Ｔ１で形成された膜１２を前記基板１０に対して垂直方向に作用する異方性エッチングにより完全に除去しようとすると、必要な実効エッチング量δは、
δ〜Ｔ１／ｓｉｎθ
により与えられる。
そこで、前記角度θが０度の場合には、前記傾斜面は垂直面となり、必要な実効エッチング量δは無限大となるのに対し、前記角度θが９０度、すなわち平坦面の場合には、前記実効エッチング量δは厚さＴ１と等しくなる。また前記角度θが６０度では、前記膜１２を完全に除去するのに必要な実効エッチング量δは、前記膜厚Ｔ１の約２倍となる。
そこで、このような構造において、前記膜１２を前記ダミーパターン部分１１Ｂのみならず、前記凹部の傾斜面からも、前記基板１０に対して実質的に垂直に作用する異方性エッチングにより完全に除去しようとすると、前記ダミーパターン部分１１Ａの高さＨ１は、前記ダミーパターン部分１１Ｂの高さＨ２に対して、前記角度θを使って、関係
Ｈ１>Ｈ２+Ｔ１／ｓｉｎθ
を満たす必要がある。ただしここで前記パターン部分１１Ｂの高さＨ２はゼロであってもよい。
次に図２（Ｄ）の工程において図２（Ｃ）の構造に対し、基板１１の面に略垂直に作用する異方性エッチングを行い、前記膜１２を、前記ダミーパターン部分１１Ｂの高さＨ２を超えた量だけ除去する。その際、前記領域１０Ａを囲む傾斜面においても、前記膜１２が除去される。その結果、図２（Ｄ）に示すように領域１０Ｂにおいて前記膜１２は完全に除去されるが、領域１０Ａにおいては、前記膜１２は前記ダミーパターン部分１１Ａの側壁膜パターン１２Ａ，１２Ｂとして残留する。
図３（Ｅ），（Ｆ）は、前記図２（Ｄ）の構造を示すそれぞれ平面図および前記ダミーパターン１１に沿った断面図を示す。
図３（Ｅ），（Ｆ）を参照するに、前記パターン１２Ａ，１２Ｂは前記ダミーパターン部分１１Ａの側壁に沿って形成されており、さらに前記ダミーパターン１１Ａの一方の端部において連続しているのがわかる。しかし、前記ダミーパターン１１Ａの他端、すなわち前記領域１０Ａと１０Ｂの境界部では、前記パターン１２Ａ，１２Ｂは遮断され、前記領域１０Ｂにおいては消失しているのがわかる。
次に図４（Ｇ），（Ｈ）の工程において前記ダミーパターン１１が選択的に除去され、前記パターン１２Ａ，１２Ｂのみが前記領域１０Ａに残される。ただし図４（Ｇ）はかかる構造の平面図を、図４（Ｈ）は図４（Ｇ）の構造の側面図を示す。
このように、本発明ではダミーパターン１１に図１（Ａ），（Ｂ）に示すように段差を形成し、所望の領域１０Ａにおいてのみ側壁膜パターン１２Ａ，１２Ｂを残しているため、側壁膜パターン１２Ａ，１２Ｂが環状パターンを形成することがなく、これを使って様々な電子装置を作成することが可能となる。
なお図４（Ｇ），（Ｈ）の構成では前記パターン１２Ａ，１２Ｂはその一端において互いに結合されているが、これは前記ダミーパターン１１Ａが前記領域１０Ａ中で終端しているためであり、前記ダミーパターン１１Ａを、前記領域１０Ａ中を連続して延在するように形成することにより、図５に示すように、前記パターン１２Ａ，１２Ｂを二つの独立したパターンとして形成することが可能である。
このようにして形成されたパターン１２Ａ，１２Ｂは、前記ダミーパターン１１を形成する際の解像限界を超えて微細化されており、本発明によれば、このような超微細化パターンを容易に、効率よく形成することが可能である。
このような超微細化パターン１２Ａ，１２Ｂは、それ自体を半導体装置などの電子装置の機能部として使うことも可能であるが、またこれをパターニングマスクとして使い、電子装置の微細化した機能部を形成するのに使うことも可能である。
さらに本発明においては、前記図１（Ａ），（Ｂ）においてダミーパターン部分１１Ａの高さＨ１がダミーパターン部分１１Ｂの高さＨ２よりも大きければ十分であり、必ずしも凹部を領域１０Ａに形成する必要がないことに注意すべきである。
すなわち、図６の工程（Ａ）に示すように本発明では、前記ダミーパターン１１を平坦な基板１０上に、高さＨ１で形成した後、図６の工程（Ｂ）において前記ダミーパターン部分１１Ｂの高さを前記高さＨ２まで低減し、前記ダミーパターン１１を、図７に側面図を示す、パターン部分１１Ａ，１１Ｂを有する形状に形成することも可能である。
このアプローチでは、さらに図６の工程（Ｃ）において前記膜１２を、前記図６（Ｂ）の構造上に、前記ダミーパターン部分１１Ａ，１１Ｂの断面形状に整合して形成する。
さらに図６の工程（Ｄ）において異方性エッチングを、前記図２（Ｄ）の工程と同様にして実行することにより、前記領域１０Ｂにおいて膜１２を消失させ、領域１０Ａにおいてのみ、前記ダミーパターン部分１１Ａの側壁膜１２Ａ，１２Ｂとして残留させることが可能である。
なお本発明において、前記領域１０Ａと領域１０Ｂの境界部を傾斜面とすれば、前記ダミーパターン部分１１Ｂの高さＨ２はゼロであってもよい。

［第１の実施形態］
図８（Ａ），（Ｂ）は、本発明の第１の実施形態が適用される１Ｔ１Ｃ型のＤＲＡＭあるいはＦｅＲＡＭ（強誘電体メモリ）の構成を示す。ただし図８（Ａ）は前記ＤＲＡＭあるいはＦｅＲＡＭの１セル分の等価回路図を、図８（Ｂ）は４セル分の平面図を示す。以下の説明は、ＤＲＡＭについて行うが、本実施形態はＦｅＲＡＭに対しても適用可能である。
図８（Ａ）を参照するに、図示のＤＲＡＭではメモリセルトランジスタＴｒのゲート電極がワードラインＷＬに接続され、ソース電極ＳがビットラインＢＬに、またドレイン電極ＤがメモリセルキャパシタＣに接続されている。
図８（Ｂ）の平面図を参照するに、図示していないシリコン基板上には各々２セル分の素子領域２１1，２１2が形成されており、前記素子領域２１を横切って、ゲート電極Ｇを兼用する一対のワードラインＷＬ1，ＷＬ2が平行に形成されている。そこで前記素子領域２１1と前記ワードラインＷＬ1の交点には第1のメモリセルトランジスタＴｒ1が、前記素子領域２１2と前記ワードラインＷＬ1の交点には第２のメモリセルトランジスタＴｒ2が、前記素子領域２１1と前記ワードラインＷＬ2の交点には第３のメモリセルトランジスタＴｒ3が、前記素子領域２１2と前記ワードラインＷＬ2の交点には第４のメモリセルトランジスタＴｒ4が、それぞれ形成される。
さらに前記素子領域２１1，２１2には、コンタクトプラグｃａ，ｃｂ，ｃｃ，ｃｄをそれぞれ介してメモリセルキャパシタＣＡ，ＣＢ，ＣＣ，ＣＤが、前記第1〜第4のメモリセルトランジスタＴｒ1〜Ｔｒ4のそれぞれドレイン領域Ｄに接続されており、さらに前記素子領域２１1，２１2を斜めに横切って、一対のビットラインＢＬ1，ＢＬ2が形成されている。ここで前記ビットラインＢＬ1は前記トランジスタＴｒ1，Ｔｒ3の共通ドレイン領域Ｄにコンタクトプラグｂｌ1を介して接続されており、前記ビットラインＢＬ2は前記トランジスタＴｒ2，Ｔｒ4の共通ドレイン領域Ｄにコンタクトプラグｂｌ2を介して接続されている。
以下、図８（Ａ），（Ｂ）のＤＲＡＭの製造工程を説明する。
図９Ａを参照するに、シリコン基板１００上にはダミーパターンＤＰ1が、形成しようとする前記素子領域２１1，２１2の縁部を画成するように、図９Ｂに示すように一様な膜厚Ｈ１で形成される。ただし前記図９Ｂは、前記図９Ａの工程で形成されたダミーパターンＤＰ１の、線Ｚ−Ｚ'に沿った断面図を示す。
次に図９Ｃの工程において、前記ダミーパターンＤＰ1のうち、素子分離領域として予定されているシリコン基板部分上に延在するダミーパターン部分ＤＰ1Bの膜厚、従って高さＨ2を、図９Ｄの断面図に示すように、前記シリコン基板１００上を延在するダミーパターン部分ＤＰ1Aの高さＨ1に対して高さＨ2まで減少させる。ただし図９Ｃは前記図９Ｂ中、線Ｃ−Ｃ'に沿った断面図である。
次に図９Ｅの工程において、前記図９Ｃ，９Ｄの構造上に例えばＳｉＮ膜などのシリコンに対してエッチング選択性を有する膜を堆積し、これに前記シリコンウェハ１００に垂直に作用するドライエッチングを適用することにより、先の図６（Ｄ）の工程と同様にして、前記ダミーパターン部分ＤＰ1Aの両側に、側壁膜パターンＭＰ1A，ＭＰ１Bをそれぞれ、図９Ｆに示すように形成する。ただし図９Ｆは前記図９Ｅ中、線Ｄ−Ｄ'に沿った断面図である。
次に図９Ｇの工程において前記ダミーパターンＤＰ1を、前記側壁膜パターンＭＰ1AおよびＭＰ1Bに対して選択的に除去する。前記ダミーパターンＤＰ1を例えばＡｌなどのメタルにより形成しておけば、前記ダミーパターンＤＰ1は前記側壁膜パターンＭＰ1A，ＭＰ1Bを構成するＳｉＮおよびシリコン基板１００に対して容易に選択エッチングすることができる。図９Ｇの選択エッチング工程の結果、図９Ｈに示すように、前記シリコン基板１００上に、前記素子領域２１1，２１2に対応してＳｉＮパターンＭＰ1A，ＭＰ1Bが形成された構造が得られる。ただし図９Ｈは、前記図９Ｇ中、線Ｅ−Ｅ'に沿った断面図である。
次に図９Ｉの工程において、前記図９Ｈの構造を、前記ＳｉＮパターンＭＰ1A，ＭＰ１Ｂをマスクにドライエッチングし、前記素子領域２１1，２１2の周囲に素子分離溝２０ITを形成する。
さらに図９Ｊの工程において前記ＳｉＮパターンＭＰ1A，ＭＰ1Bを残したまま前記シリコン領域２０を熱酸化し、さらに図９Ｉの工程において前記ＳｉＮパターンＭＰ1A，ＭＰ1Bを除去し、前記素子分離溝２０ITをシリコン酸化膜２０Ｉで充填する。このようにして形成されたシリコン酸化膜は、素子分離構造を構成する。
次に図９Ｋの工程において前記素子領域２１1，２１2の表面にゲート絶縁膜２２1，２２2を公知の方法で形成し、図９Ｌの工程で前記図９Ｋの構造上に、ゲート電極を形成するために、ポリシリコン膜２３を、前記ゲートで絶縁膜２２1，２２2を覆うように堆積する。
なおここでは、前記ポリシリコン膜以外のゲート電極材料を使うことも可能である。その場合、いったんポリシリコンによりダミーゲート電極パターンを形成し、これを別の材料で置換してゲート電極を形成することも可能である。
図９Ｌの工程では、さらに前記ポリシリコン膜２３上にダミーパターンＤＰ2を、前記図８ＢのワードラインＷＬの縁部を画成するように形成しており、図９Ｍの工程において、先の図６（Ａ）〜（Ｄ）の工程と同様にしてマスクパターンＭＰ２Ａ，ＭＰ２Ｂを、前記ダミーパターンＤＰ2の側壁膜として形成する。図９Ｎは、このようにして形成された構造の、図９Ｍ中、線Ｆ−Ｆ'に沿った断面図である。
次に図９Ｏの工程において前記ダミーパターンＤＰ2が選択的に除去され、さらに残されたマスクパターンＭＰ2A，ＭＰ2Bをマスクに前記ポリシリコン膜２３をパターニングすることにより、図９Ｐ〜９Ｒに示す構造を得る。ただし図９Ｐは得られた構造の平面図を、図９Ｑは前記図９Ｐ中、線Ｇ−Ｇ'に沿った断面図を、また図９Ｒは前記図９Ｏ中、線Ｈ−Ｈ'に沿った断面図を示している。
図９Ｐ〜９Ｒを参照するに、前記ポリシリコン膜２３はパターニングされてゲート電極パターン２３Ａ，２３Ｂが形成されており、さらに前記ゲート電極パターン２３Ａ，２３Ｂをマスクに不純物元素をイオン注入することにより、前記素子領域２０1中には拡散領域２１ａ，２１ｂ，２１ｃが形成される。同様な構造は、素子領域２０2にも形成される。
本実施形態では、前記ゲート電極パターン２３Ａ，２３Ｂが、側壁膜として形成されたマスクパターンＭＰ2A，ＭＰ2Bをマスクに形成されるため、かかるゲート電極パターンを有するトランジスタのゲート長を、容易に露光装置の解像限界以下に縮小することが可能である。
次に図９Ｓの工程において、前記ゲート電極２３Ａ，２３Ｂの側壁面に側壁絶縁膜２３Ｓｗを形成し、さらに前記ゲート電極２３Ａ，２３Ｂおよび側壁絶縁膜２３Ｓｗをマスクに不純物元素をイオン注入することにより、前記素子領域２１1に拡散領域２１ｅ，２１ｆ，２１ｇを、形成する。同様な構造は、素子領域２１2にも形成される。
次に図９Ｔの工程において前記図９Ｓの構造上に層間絶縁膜２４を形成し、前記層間絶縁膜２４中に前記拡散領域２１ｅに接続するコンタクトプラグ２４Ａを、また前記拡散領域２１ｇに接続するコンタクトプラグ２４Ｂを、それぞれ図８（Ｂ）のコンタクトプラグｃａおよびｃｃとして形成する。
さらに前記層間絶縁膜２４上にメモリセルキャパシタＣＡおよびＣＣを、それぞれ前記ビアプラグ２４Ａおよび２４Ｂにコンタクトするように形成し、さらに前記層間絶縁膜２４上に次の層間絶縁膜２５を、前記メモリセルキャパシタＣＡおよびＣＣを覆うように形成する。さらに前記図９Ｔの工程では、このようにして形成された層間絶縁膜２４，２５を貫通して、前記拡散領域２１ｆにコンタクトするコンタクトプラグ２４Ｃが、前記図８（Ｂ）のコンタクトプラグｂｌ1に対応して形成される。なお同様な構造が、素子領域２１2にも形成される。
次に図９Ｕの工程において、前記図９Ｓの構造において前記層間絶縁膜２５上に次のダミーパターンＤＰ3が、その縁部がビットラインパターンＢＬ1，ＢＬ2を画成するように形成され、さらに図９Ｖの工程において先の図６（Ａ）〜（Ｄ）と同様な工程を行うことにより、前記ダミーパターンＤＰ3の側壁膜として、前記ビットラインパターンＢＬ1，ＢＬ2を、先の図６（Ａ）〜（Ｄ）と同様にして形成する。ここで前記ビットラインパターンＢＬ1，ＢＬ2は、それぞれ前記ビアプラグ２４Ｃに対応するビアプラグｂｌ1，ｂｌ2にコンタクトする。
さらに図９Ｗの工程において前記ダミーパターンＤＰ３を除去し、先の図８（Ｂ）の構造が得られる。
このように本実施形態によれば、素子領域２１1，２１2、ゲート電極２３Ａ，２３Ｂ、およびビットラインＢＬ1，ＢＬ2を、露光装置の解像限界以下のサイズに形成することが可能で、高価な高解像度露光装置を使わずとも、所望の超微細化半導体装置を、簡単かつ安価に製造することが可能となる。
なお本実施形態において、前記図９Ｕ〜９Ｗの工程を、図９Ｔのメモリセルキャパシタの形成工程の前に実行することも可能である。この場合には、前記ビットラインパターンＢＬ1，ＢＬ2は図１０に示すように、前記層間絶縁膜２４上に形成され、メモリセルキャパシタＣＡ〜ＣＤは、層間絶縁膜２５上に形成される。

［第２の実施形態］
次の本発明の第２の実施形態によるクロスバー素子を、図１１（Ａ），（Ｂ）を参照しながら説明する。
図１１（Ａ），（Ｂ）を参照するに、本実施形態によるクロスバー素子は、各々Ｘ方向に延在する多数の下側電極パターン４１と、これに交差して各々Ｙ方向に延在するする多数の上側電極パターン４３とを備え、さらに前記下側電極パターン４１と上側電極パターン４３の交点に、ＮｉＯ膜やＮｂ2Ｏ5膜などよりなりヒステリシスを有する機能性膜４２を設けた構成を有し、前記機能膜４２のメモリ状態如何により、メモリ動作、あるいはＡＮＤやＯＲなどの論理動作を行う電子素子である。
図１１（Ａ），（Ｂ）を参照するに、前記下側電極パターン４１は基板４０の凹部４０Ａ内をＸ方向に延在するように形成されており、前記機能膜４２は前記凹部４０Ａ内において前記複数の下側電極パターン４１を連続的に覆うように形成されている。さらに前記上側電極４３の各々は、前記複数の下側電極を、前記機能膜４２を介して跨ぐように、Ｙ方向に延在している。
また前記下側電極パターン４１の各々には、コンタクトプラグ４１Ｃが接続されており、前記上側電極パターン４３の各々には、コンタクトプラグ４３Ｃが接続されている。後で説明するが、コンタクトプラグ間に必要な間隔を確保するため、コンタクトプラグ４１Ｃ，４３Ｃは、千鳥状のパターンに形成されている。
本実施形態は、先に図１（Ａ）〜図４（Ｈ）および図５で説明した本発明の原理を使って、前記電極パターン４１，４３を可能な限り微細化することを課題とする。
以下、本実施形態による前記クロスバー素子の製造工程について説明する。
最初に図１２（Ａ），（Ｂ）を参照するに、本実施形態では前記基板４０中の傾斜面で囲まれた凹部４０Ａ内に、好ましくはシリコン酸化膜やシリコン窒化膜などの絶縁膜、あるいはポリシリコン膜などの半導体膜よりなる複数のダミーパターン５１が、前記Ｘ方向に延在して形成される。かかる傾斜面は、ウェットエッチングによる等方性加工や、結晶面に依存した異方性エッチングにより形成できる。あるいは、三次元マスク形状を転写するインプリント法などのパターン転写法を使って形成することもできる。
図示の例では、前記ダミーパターン５１はその高さＨ１が前記凹部４０Ａの深さよりも小さい。このとき、従って前記ダミーパターン５１は前記凹部４０Ａの外まで延在しなくてもよい。図１（Ｂ）を参照すると、前記ダミーパターン５１の前記凹部４０Ａ外部における高さＨ２はゼロとなる。
図１２（Ａ），（Ｂ）のダミーパターン５１は、前記凹部４０Ａを例えば酸化膜で充填した後、平坦化し、これをフォトリソグラフィによりパターニングすることで形成できる。
次に図１３の工程において、前記図１２（Ａ），（Ｂ）の構造上に例えばＡｌやＷ，Ｍｏ，Ｔｉなどの金属膜やその他のＰｔやＡｕ，ＡｇあるいはＣｕなどの導電体、さらにはＷＮ，ＭｏＮ，ＴｉＮ，ＴａＮ，ＺｒＮ，ＨｆＮなどよりなる導電膜を、典型的にはスパッタ法あるいはＣＶＤ法により堆積し、さらにこれを前記基板４０の表面に垂直に作用する異方性エッチングによりパターニングし、前記下側電極パターン４１を、前記ダミーパターン５１の側壁膜として形成する。
前記導電性パターン４１は、他の方法で形成することも可能である。
例えば、先に前記凹部４０Ａに金属膜を一様に堆積し、さらにその上に前記ダミーパターン５１を例えばシリコン酸化膜を使って形成し、かかるダミーパターン５１の側壁面に側壁膜を形成し、前記ダミーパターン５１を除去した後、その下の金属膜を、前記側壁膜をマスクにパターニングすることで、前記導電性パターン４１を形成することもできる。
図１４（Ａ），（Ｂ）は、前記図１３中、線Ｉ−Ｉ'およびＪ−Ｊ'に沿った断面図を示す。図１４（Ａ），（Ｂ）では、前記凹部４０Ａのうち、傾斜面を構成する部分において側壁膜４１が除去されていることに注意すべきである。
次に図１５（Ａ），（Ｂ）の工程で前記ダミーパターン５１を選択エッチングにより除去し、図１６（Ａ），（Ｂ）の工程で前記図１５（Ａ），（Ｂ）の構造上に前記機能膜４２を、典型的にはスパッタにより、略一様な膜厚で堆積する。ここで図１５（Ｂ）は前記図１５（Ａ）の平面図中、線Ｋ−Ｋ'に沿った断面図であり、図１６（Ｂ）は前記図１６（Ａ）の平面図中、線Ｌ−Ｌ'に沿った断面図である。
次に図１７の工程において、前記図１６（Ａ），（Ｂ）の構造上にＹ方向に延在するダミーパターン４４を形成し、その側壁膜として、ＡｌやＷ，Ｍｏ，Ｔｉなどの金属膜、あるいはＰｔやＡｕ，Ｃｕ，Ａｇなどの金属膜、さらにはＷＮ，ＭｏＮ，ＴｉＮ，ＴａＮ，ＺｒＮ，ＨｆＮなどの、その他の導電材料よりなる導体膜を、前記上部電極パターン４３として形成する。
ここで前記導電材料としては、金属元素Ｍの単体、その窒化物ＭｘＮｙ（ｘ≧０，ｙ≧１）、そのシリサイドＭｘＳｉｙ（ｘ≧０，ｙ≧１）、その窒化シリサイドＭｘＳｉｙＮｚ（ｘ≧０，ｙ≧１，ｚ≧１）、などを挙げることができる。またここで前記金属元素Ｍとしては、Ａｌ，Ｃｕ，Ａｇ，Ａｕ，Ｔｉ，Ｃｏ，Ｎｉ，Ｗ，Ｍｏ，Ｔａ，Ｎｂ，Ｚｒ，Ｈｆ，Ｖ，Ｙ，Ｚｎ，Ｍｎを挙げることができる。
図１８（Ａ）〜（Ｃ）は、前記図１６の構造の形成工程を、図１７中、線Ｍ−Ｍ'に沿った断面について示す図である。
図１８（Ａ）を参照するに、最初にＢＰＳＧなどの低融点材料よりなるダミー膜が前記基板４０の凹部４０Ａを充填するように形成され、さらにこれをリフローさせることにより平坦化し、パターニングすることにより、前記ダミーパターン４４が形成される。ただし前記ダミー膜の平坦化工程はリフローに限定されるものではなく、例えばＣＭＰ法により行うことも可能である。
次に図１８（Ｂ）の工程において前記図１８（Ａ）の構造上に前記ダミーパターン４４を覆うように前記上部電極パターン４３を構成する金属膜４３Ｍが、前記ダミーパターン４４の断面形状に整合した形状で堆積され、さらに図１８（Ｃ）の工程で前記金属膜４３Ｍを基板４０に対して略垂直方向に作用する異方性エッチングにより、深さδだけエッチングし、前記上部電極パターン４３を形成する。
その際、前記エッチング深さδは、前記ダミーパターン４４の、前記基板４０上、前記凹部４０Ａの外側領域における高さＨ２よりも大きく設定され、その結果、前記上部電極パターン４３は、前記異方性エッチングを、前記高さＨ２よりも大きい深さδだけ行っているため、前記凹部４０Ａの縁部において遮断され、環状パターンになることはない。
また前記下部電極４１上において、前記機能膜４２の表面から測った前記ダミーパターニング４４の高さＨ１は前記高さＨ２よりも大きく設定されており、さらに前記高さＨ１は前記エッチング深さδよりも大きく設定されているため、前記下部電極パターン４１上において上部電極パターン４３が断線してしまうことはない。
さらに前記金属膜４３は、前記下部電極４１を、前記機能膜４２を介して覆うようにも形成されるが、前記エッチング深さδを、前記下部電極パターン４１の高さ以上に設定しておくことにより、Ｘ方向に延在する下部電極パターン４１表面を、前記機能膜４２を介して覆う金属膜４３が除去され、隣接する上部電極パターン４３が短絡を生じることはない。
図１９（Ａ），（Ｂ）は、前記図１７の構造の形成工程を、図１７中、線Ｎ−Ｎ'に沿った断面について示す図である。
図１９（Ａ）を参照するに、この断面では前記ダミーパターン４４は下部電極パターン４１上に機能膜４２を介して形成されており、前記金属膜４３Ｍは、前記機能膜４２の露出表面および前記ダミーパターン４３Ｍの側壁面および上面を覆うように、前記ダミーパターン４４の断面形状に整合した形状で形成されているのがわかる。
そこで図１９（Ｂ）の工程において前記金属膜４３Ｍを、前記基板４０の表面に対して略垂直方向に作用する異方性エッチングにより、前記金属膜４３Ｍのうち、前記下部電極４１の側壁面を、前記機能膜４２を介して覆う部分を除去するに十分な深さδだけエッチングすることにより、相互に独立した上部電極パターン４３が形成される。
図２０（Ａ），（Ｂ）は、前記図１７の構造の形成工程を、図１７中、線Ｏ−Ｏ'に沿った断面について示す図である。
図２０（Ａ）を参照するに、この断面では前記ダミーパターン４４は前記凹部４０Ａの底面上に機能膜４２を介して形成されており、前記図１９（Ａ），（Ｂ）の断面におけるよりも大きな高さを有する。また前記金属膜４３Ｍは、前記機能膜４２の露出表面および前記ダミーパターン４３Ｍの側壁面および上面を覆うように、前記ダミーパターン４４の断面形状に整合した形状で形成されている。
そこで図２０（Ｂ）の工程において前記金属膜４３Ｍを、前記基板４０の表面に対して略垂直方向に作用する異方性エッチングにより、深さδだけエッチングすることにより、相互に独立した上部電極パターン４３が形成される。
このようにして、前記図１１（Ａ），（Ｂ）に示す格子状の電極パターンを有する電子素子が形成される。
図２１は、図１１（Ａ）に示す下側電極４１パターン上へのコンタクトプラグ４１Ｃの形成の様子を示す図である。同様なコンタクトプラグの形成は、上側電極パターン４３上に形成されるコンタクトプラグ４３Ｃに対してもなされる。ただし図２１は前記図１１（Ａ）のうち、コンタクトプラグ４１Ｃを含む部分を拡大して４５°傾けて表示している。
図２１を参照するに、前記ダミーパターン４４を設計ルールをＦとして例えば３Ｆのピッチで繰り返した場合、その側壁面に形成された下部電極パターン４１は、設計ルールＦよりも狭い幅の導電パターンにより形成されているが、コンタクトプラグ４１Ｃ自体は設計ルールＦで形成されている。このため本実施形態では、このような密に配列した微細パターンにコンタクトするコンタクトプラグの間に十分な間隔を確保するために、前記コンタクトプラグ４１Ｃを、間隔２Ｆで配列し前記下部電極パターン４１に直交する二つのコンタクトホール列Ａ，Ｂの形に構成し、さらに前記コンタクトホール４１Ｃを前記二つのコンタクトホール列Ａ，Ｂで半周期ずらして形成している。
このため、隣接するコンタクトホール４１Ｃの間には、２√２Ｆの間隔が確保され、短絡を生じることなくコンタクトホールを形成することが可能になる。
なお以上の本実施形態では、Ｘ方向とＹ方向は直交するものとしたが、これらが斜交する場合にも本発明が有効であるのは明らかである。
以上、本発明を好ましい実施形態について説明したが、本発明は上記の特定の実施形態に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形・変更が可能である。
（付記１） 基板上への電子装置の製造方法であって、
基板上にダミー膜を、前記ダミー膜が前記基板上の素子領域およびその外側の外部領域を覆うように形成する工程と、
前記ダミー膜をパターニングしてダミーパターンを、前記ダミーパターンが、前記素子領域においては、第１の高さを、前記外部領域においては前記第１の高さよりも小さい第２の高さを有するように、形成する工程と、
前記基板上に別の膜を、前記別の膜が前記素子領域および前記外部領域において前記ダミーパターンを、前記ダミーパターンの断面形状に整合して覆うように形成する工程と、
前記別の膜に対して、前記基板に対して略垂直方向に作用する異方性エッチングを、前記素子領域および外部領域において前記基板の表面が露出するように実行し、前記素子領域中、前記ダミーパターンの第１の側壁面および前記第１の側壁面に対向する第２の側壁面に沿って、第１および第２のパターンを、前記外部領域においては消失するように形成する工程と、
前記素子領域において、前記第1および第2のパターンを使って電子装置を形成する工程と、を含み、
前記異方性エッチングは、前記外部領域において前記別の膜が残留しないように実行されることを特徴とする電子装置の製造方法。
（付記２） 前記基板上には、前記素子領域に対応して凹部が形成されており、前記ダミー膜は前記凹部を充填し、前記素子領域および前記外部領域にわたり、実質的に一様な平坦面を有するように形成されることを特徴とする付記１記載の電子装置の製造方法。
（付記３） 前記基板上には、前記素子領域に対応して凹部が形成されており、前記ダミー膜は前記凹部の底部を部分的に充填し、前記素子領域において平坦面を有することを特徴とする付記１記載電子装置の製造方法。
（付記４） 前記基板は平坦面を有し、前記ダミー膜をパターニングする工程は、前記基板上に前記ダミーパターンを、前記素子領域および外部領域にわたり、前記第１の高さで形成する工程と、前記外部領域において前記ダミーパターンの高さを前記第２の高さまで減じる工程とを含むことを特徴とする付記１記載の電子装置の製造方法。
（付記５） 前記第1および第2のパターンは、前記電子素子の機能部を構成することを特徴とする付記１〜４のうち、いずれか一項記載の電子装置の製造方法。
（付記６） 前記電子装置を形成する工程は、前記第１および第２のパターンをマスクに、前記素子領域において別の膜をパターニングする工程を含むことを特徴とする付記１〜４のうち、いずれか一項記載の電子装置の製造方法。
（付記７） 前記別の膜は、絶縁膜、半導体膜または導体膜であることを特徴とする付記６記載の電子装置の製造方法。
（付記８） 前記異方性エッチング工程の後、前記ダミーパターンは、前記第１および第２のパターンに対して選択的に除去されることを特徴とする付記１〜６のうち、いずれか一項記載の電子装置の製造方法。
（付記９） 基板上の素子領域へのクロスバー構造を有する電子装置の製造方法であって、前記基板上には、前記素子領域に対応して凹部が形成されており、前記電子装置の製造方法は、
前記凹部中に第１の方向に延在する第１のダミーパターンを形成する工程と、
前記第１のダミーパターンを、第１の導電膜により、前記第１のダミーパターンの断面形状に整合した形状で覆う工程と、
前記第１の導電膜に対して、前記基板表面に対して実質的に垂直に作用する異方性エッチングを、前記凹部の外側領域において前記第１の導電膜が消失するように実行し、前記凹部中において前記第１のダミーパターンの側壁面上に、導電体よりなる一対の第１の側壁膜を、前記凹部の深さよりも低く形成する工程と、
前記第１のダミーパターンを前記一対の第１の側壁膜および前記基板に対して選択的に除去し、下側電極パターンを、前記第１の方向に延在する前記一対の第１の側壁膜の形で形成する工程と、
前記下側電極パターン表面を、機能膜により、前記下側電極パターンを構成する前記一対の側壁膜の断面形状に整合した形状で覆う工程と、
前記基板上に前記下側電極パターンを、前記機能膜を介して覆うように、また前記凹部を充填するように、平坦な表面を有するダミー膜を形成する工程と、
前記ダミー膜をパターニングして、前記第１の方向とは異なる第２の方向に延在する第２のダミーパターンを、前記第２のダミーパターンが前記凹部からその外側領域まで連続して覆うように形成する工程と、
前記第２のダミーパターンを、第２の導電膜により、前記第２のダミーパターンの断面形状に整合した形状で覆う工程と、
前記第２の導電膜に対して、前記基板表面に対して実質的に垂直に作用する異方性エッチングを、前記外部領域において前記第２の導電膜が消失するように実行し、前記第２のダミーパターンの側壁面上に、導電体よりなる一対の第２の側壁面を形成する工程と、
前記第２のダミーパターンを前記第２の側壁膜に対して選択的に除去し、上側電極パターンを、前記第２の方向に延在する前記一対の第２の側壁膜の形で形成する工程とよりなり、
前記第２の導電膜に対する異方性エッチングは、前記一対の第２の側壁膜の外側を前記第１の方向に延在する前記一対の第１の側壁膜上に、前記機能膜を介して堆積された前記第２の導体膜が、消失するように実行されることを特徴とする電子装置の製造方法。
（付記１０） 第１の側および第２の側をそれぞれ第１および第２の素子分離領域により画成され第１の方向に延在する半導体領域を有する半導体基板上への半導体装置の製造方法であって、
前記半導体基板上に、前記第１の方向に対して交差する第２の方向に、第１のダミーパターンを、前記第１のダミーパターンが第１および第２の側壁面で画成され、前記半導体領域上においては第１の厚さを、前記第１および第２の素子分離領域上においては第２の、より小さい厚さを有するように形成する工程と、
前記第１のダミーパターンを、第１のマスク膜により、前記第１のダミーパターンの断面形状に対応した形状で覆う工程と、
前記第１のマスク膜を、前記基板の表面に対して略垂直方向に作用する異方性エッチングにより、前記第１および第２の素子分離領域上においては前記第１のマスク膜が消失するように、また前記半導体領域上においては、前記第１のダミーパターンの前記第１および第２の側壁面上に、それぞれ第１および第２の側壁膜として残留するように、エッチングする工程と、
前記第１のダミーパターンを、前記第１および第２の側壁膜に対して選択的に除去する工程と、
前記第１および第２の側壁膜をマスクに、前記シリコン領域を前記基板面に略垂直方向に作用する異方性エッチングによりエッチングし、前記シリコン領域のうち前記第１および第２の側壁膜で覆われた第１および第２の領域を除いて素子分離溝を形成する工程と、
前記第１および第２の側壁膜を除去し、前記第１の領域により第１の素子領域を、前記第２の領域により第２の素子領域を形成する工程と、
前記シリコン領域中、前記第１の素子領域と前記第２の素子領域のそれぞれの外側の素地分離溝、および前記第１および第２の素子領域の間の素子分離溝を絶縁膜で充填し、それぞれ第３、第４および第５の素子分離領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記１１） さらに前記第１および第２の素子領域上に、それぞれ第１および第２のゲート絶縁膜を形成する工程と、
前記基板上に前記第１および第２のゲート絶縁膜を、前記第１〜第５の素子分離領域も含めて覆うようにポリシリコン膜を一様な厚さで堆積する工程と、
前記ポリシリコン膜上に、前記シリコン領域中を前記第１の方向に延在するように、第３および第４の側壁面で画成された第２のダミーパターンを形成する工程と、
前記第２のダミーパターンの前記第３および第４の側壁面上に、それぞれ第３および第４の側壁膜を形成する工程と、
前記前記第２のダミーパターンを除去する工程と、
前記第３および第４の側壁膜をマスクに前記ポリシリコン膜を、前記基板面に略垂直方向に作用する異方性エッチングによりエッチングし、前記ポリシリコン膜により第１および第２のゲート電極パターンを、前記第３および第４の側壁膜にそれぞれ対応して形成する工程と、
をさらに含むことを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２） 前記第１および第２の素子領域において、前記第１および第２のゲート電極パターンをマスクにイオン注入を行い、前記第１および第２のゲート電極パターンの外側および前記第１および第２のゲート電極パターンの間にそれぞれの拡散領域を形成する工程と、
前記第１および第２の素子領域の各々について、前記第１および第２のゲート電極パターンのそれぞれ外側の拡散領域に電気的に接続して、それぞれ対応したメモリセルキャパシタを形成する工程と、
前記第１および第２の素子領域について、前記第１および第２のゲート電極パターンを少なくとも覆う層間絶縁膜中に、前記第１および第２のゲート電極パターンの間の拡散領域にコンタクトして、それぞれ第１および第２のビット線コンタクトプラグを形成する工程と、
前記層間絶縁膜上に、前記第１および第２のビット線コンタクトプラグの間の領域を、前記第１および第２の方向とは異なる第３の方向に延在し、第５および第６の側壁膜で画成された第３のダミーパターンを形成する工程と、
前記第３のダミーパターンの前記第５および第６の側壁面に、導体膜よりなる第５および第６の側壁膜をそれぞれ、前記第１および第２のビット線コンタクトプラグにコンタクトするように、形成する工程と、
よりなることを特徴とする付記１１記載の半導体装置の製造方法。
（Ａ），（Ｂ）は本発明の原理を説明する図（その１）である。 （Ｃ），（Ｄ）は本発明の原理を説明する図（その２）である。 （Ｅ），（Ｆ）は本発明の原理を説明する図（その３）である。 （Ｇ），（Ｈ）は本発明の原理を説明する図（その５）である。 本発明の原理を説明する他の図である。 （Ａ）〜（Ｄ）は、本発明の原理を説明する他の図である。 図６の工程（Ｂ）に対応するダミーパターンの側断面図である。 （Ａ），（Ｂ）は、本発明の第1の実施形態によるＤＲＡＭの構成を示す図である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その１）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その２）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その３）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その４）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その５）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その６）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その７）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その８）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その９）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その１０）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その１１）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その１２）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その１３）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その１４）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その１５）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その１６）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その１７）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その１８）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その１９）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その２０）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その２１）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その２２）である。 本発明の第1の実施形態によるＤＲＡＭの製造方法を説明する図（その２３）である。 第１の実施形態の一変形例によるＤＡＲＡＭの構成を示す図である。 （Ａ），（Ｂ）は、本発明の第２の実施形態によるクロスバー装置を説明する図である。 （Ａ），（Ｂ）は、図１１（Ａ），（Ｂ）のクロスバー装置の製造工程を説明する図である。 図１１（Ａ），（Ｂ）のクロスバー装置の製造工程を説明する別の図である。 （Ａ），（Ｂ）は、図１１（Ａ），（Ｂ）のクロスバー装置の製造工程を説明する別の図である。 （Ａ），（Ｂ）は、図１１（Ａ），（Ｂ）のクロスバー装置の製造工程を説明する別の図である。 （Ａ），（Ｂ）は、図１１（Ａ），（Ｂ）のクロスバー装置の製造工程を説明する別の図である。 図１１（Ａ），（Ｂ）のクロスバー装置の製造工程を説明する別の図である。 （Ａ）〜（Ｃ）は、図１１（Ａ），（Ｂ）のクロスバー装置の製造工程を説明する別の図である。 （Ａ），（Ｂ）は、図１１（Ａ），（Ｂ）のクロスバー装置の製造工程を説明する別の図である。 （Ａ），（Ｂ）は、図１１（Ａ），（Ｂ）のクロスバー装置の製造工程を説明する別の図である。 図１１（Ａ），（Ｂ）のクロスバー装置におけるコンタクトプラグの形成を説明する図である。
符号の説明
１０，４０ 基板
１１，１１Ａ，１１Ｂ ダミーパターン
１２ 膜
１２Ａ，１２Ｂ 側壁膜
２０ 半導体領域
２０Ｉ 素子分離領域
２０ＩT 素子分離溝
２１1，２１2 素子領域
２１ａ〜２１ｇ 拡散領域
２２1，２２2 ゲート絶縁膜
２３ ポリシリコン膜
２３Ａ，２３Ｂ ゲート電極
２３Ｓｗ ゲート側壁絶縁膜
２４，２５ 層間絶縁膜
２４Ａ，２４Ｂ，２４Ｃ コンタクトプラグ
４０Ａ 凹部
４１ 下部電極パターン
４１Ｃ，４３Ｃ コンタクトプラグ
４２ 機能膜
４３ 上部電極パターン
４３Ｍ 導体膜
４４，５１ ダミーパターン
１００ 半導体ウェハ
ＢＬ1，ＢＬ2 ビットライン
ｂｌ1，ｂｌ2 ビットラインコンタクト
ＣＡ，ＣＢ，ＣＣ，ＣＤ メモリセルキャパシタ
ｃａ，ｃｂ，ｃｃ，ｃｄ キャパシタコンタクト
ＤＰ1，ＤＰ1A，ＤＰ1B，ＤＰ2 ダミーパターン
ＭＰ1A，ＭＰ1B，ＭＰ2A，ＭＰ2B マスクパターン
ＷＬ1，ＷＬ2 ワードライン

Claims (10)

  1. 基板上への電子装置の製造方法であって、
    基板上にダミー膜を、前記ダミー膜が前記基板上の素子領域およびその外側の外部領域を覆うように形成する工程と、
    前記ダミー膜をパターニングしてダミーパターンを、前記ダミーパターンが、前記素子領域においては、第１の高さを、前記外部領域においては前記第１の高さよりも小さい第２の高さを有するように、形成する工程と、
    前記基板上に別の膜を、前記別の膜が前記素子領域および前記外部領域において前記ダミーパターンを、前記ダミーパターンの断面形状に整合して覆うように形成する工程と、
    前記別の膜に対して、前記基板に対して略垂直方向に作用する異方性エッチングを、前記素子領域および外部領域において前記基板の表面が露出するように実行し、前記素子領域中、前記ダミーパターンの第１の側壁面および前記第１の側壁面に対向する第２の側壁面に沿って、第１および第２のパターンを、前記外部領域においては消失するように形成する工程と、
    前記素子領域において、前記第1および第2のパターンを使って電子装置を形成する工程と、を含み、
    前記異方性エッチングは、前記外部領域において前記別の膜が残留しないように実行されることを特徴とする電子装置の製造方法。
  2. 前記基板上には、前記素子領域に対応して凹部が形成されており、前記ダミー膜は前記凹部を充填し、前記素子領域および前記外部領域にわたり、実質的に一様な平坦面を有するように形成されることを特徴とする請求項１記載の電子装置の製造方法。
  3. 前記基板は平坦面を有し、前記ダミー膜をパターニングする工程は、前記基板上に前記ダミーパターンを、前記素子領域および外部領域にわたり、前記第１の高さで形成する工程と、前記外部領域において前記ダミーパターンの高さを前記第２の高さまで減じる工程とを含むことを特徴とする請求項１記載の電子装置の製造方法。
  4. 前記第1および第2のパターンは、前記電子素子の機能部を構成することを特徴とする請求項１〜３のうち、いずれか一項記載の電子装置の製造方法。
  5. 前記電子装置を形成する工程は、前記第１および第２のパターンをマスクに、前記素子領域において別の膜をパターニングする工程を含むことを特徴とする請求項１〜３のうち、いずれか一項記載の電子装置の製造方法。
  6. 前記異方性エッチング工程の後、前記ダミーパターンは、前記第１および第２のパターンに対して選択的に除去されることを特徴とする請求項１〜５のうち、いずれか一項記載の電子装置の製造方法。
  7. 基板上の素子領域へのクロスバー構造を有する電子装置の製造方法であって、前記基板上には、前記素子領域に対応して凹部が形成されており、前記電子装置の製造方法は、
    前記凹部中に第１の方向に延在する第１のダミーパターンを形成する工程と、
    前記第１のダミーパターンを、第１の導電膜により、前記第１のダミーパターンの断面形状に整合した形状で覆う工程と、
    前記第１の導電膜に対して、前記基板表面に対して実質的に垂直に作用する異方性エッチングを、前記凹部の外側領域において前記第１の導電膜が消失するように実行し、前記凹部中において前記第１のダミーパターンの側壁面上に、導電体よりなる一対の第１の側壁膜を、前記凹部の深さよりも低く形成する工程と、
    前記第１のダミーパターンを前記一対の第１の側壁膜および前記基板に対して選択的に除去し、下側電極パターンを、前記第１の方向に延在する前記一対の第１の側壁膜の形で形成する工程と、
    前記下側電極パターン表面を、機能膜により、前記下側電極パターンを構成する前記一対の側壁膜の断面形状に整合した形状で覆う工程と、
    前記基板上に前記下側電極パターンを、前記機能膜を介して覆うように、また前記凹部を充填するように、平坦な表面を有するダミー膜を形成する工程と、
    前記ダミー膜をパターニングして、前記第１の方向とは異なる第２の方向に延在する第２のダミーパターンを、前記第２のダミーパターンが前記凹部からその外側領域まで連続して覆うように形成する工程と、
    前記第２のダミーパターンを、第２の導電膜により、前記第２のダミーパターンの断面形状に整合した形状で覆う工程と、
    前記第２の導電膜に対して、前記基板表面に対して実質的に垂直に作用する異方性エッチングを、前記外部領域において前記第２の導電膜が消失するように実行し、前記第２のダミーパターンの側壁面上に、導電体よりなる一対の第２の側壁面を形成する工程と、
    前記第２のダミーパターンを前記第２の側壁膜に対して選択的に除去し、上側電極パターンを、前記第２の方向に延在する前記一対の第２の側壁膜の形で形成する工程とよりなり、
    前記第２の導電膜に対する異方性エッチングは、前記一対の第２の側壁膜の外側を前記第１の方向に延在する前記一対の第１の側壁膜上に、前記機能膜を介して堆積された前記第２の導体膜が、消失するように実行されることを特徴とする電子装置の製造方法。
  8. 第１の側および第２の側をそれぞれ第１および第２の素子分離領域により画成され第１の方向に延在する半導体領域を有する半導体基板上への半導体装置の製造方法であって、
    前記半導体基板上に、前記第１の方向に対して交差する第２の方向に、第１のダミーパターンを、前記第１のダミーパターンが第１および第２の側壁面で画成され、前記半導体領域上においては第１の厚さを、前記第１および第２の素子分離領域上においては第２の、より小さい厚さを有するように形成する工程と、
    前記第１のダミーパターンを、第１のマスク膜により、前記第１のダミーパターンの断面形状に対応した形状で覆う工程と、
    前記第１のマスク膜を、前記基板の表面に対して略垂直方向に作用する異方性エッチングにより、前記第１および第２の素子分離領域上においては前記第１のマスク膜が消失するように、また前記半導体領域上においては、前記第１のダミーパターンの前記第１および第２の側壁面上に、それぞれ第１および第２の側壁膜として残留するように、エッチングする工程と、
    前記第１のダミーパターンを、前記第１および第２の側壁膜に対して選択的に除去する工程と、
    前記第１および第２の側壁膜をマスクに、前記シリコン領域を前記基板面に略垂直方向に作用する異方性エッチングによりエッチングし、前記シリコン領域のうち前記第１および第２の側壁膜で覆われた第１および第２の領域を除いて素子分離溝を形成する工程と、
    前記第１および第２の側壁膜を除去し、前記第１の領域により第１の素子領域を、前記第２の領域により第２の素子領域を形成する工程と、
    前記シリコン領域中、前記第１の素子領域と前記第２の素子領域のそれぞれの外側の素地分離溝、および前記第１および第２の素子領域の間の素子分離溝を絶縁膜で充填し、それぞれ第３、第４および第５の素子分離領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. さらに前記第１および第２の素子領域上に、それぞれ第１および第２のゲート絶縁膜を形成する工程と、
    前記基板上に前記第１および第２のゲート絶縁膜を、前記第１〜第５の素子分離領域も含めて覆うようにポリシリコン膜を一様な厚さで堆積する工程と、
    前記ポリシリコン膜上に、前記シリコン領域中を前記第１の方向に延在するように、第３および第４の側壁面で画成された第２のダミーパターンを形成する工程と、
    前記第２のダミーパターンの前記第３および第４の側壁面上に、それぞれ第３および第４の側壁膜を形成する工程と、
    前記前記第２のダミーパターンを除去する工程と、
    前記第３および第４の側壁膜をマスクに前記ポリシリコン膜を、前記基板面に略垂直方向に作用する異方性エッチングによりエッチングし、前記ポリシリコン膜により第１および第２のゲート電極パターンを、前記第３および第４の側壁膜にそれぞれ対応して形成する工程と、
    をさらに含むことを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記第１および第２の素子領域において、前記第１および第２のゲート電極パターンをマスクにイオン注入を行い、前記第１および第２のゲート電極パターンの外側および前記第１および第２のゲート電極パターンの間にそれぞれの拡散領域を形成する工程と、
    前記第１および第２の素子領域の各々について、前記第１および第２のゲート電極パターンのそれぞれ外側の拡散領域に電気的に接続して、それぞれ対応したメモリセルキャパシタを形成する工程と、
    前記第１および第２の素子領域について、前記第１および第２のゲート電極パターンを少なくとも覆う層間絶縁膜中に、前記第１および第２のゲート電極パターンの間の拡散領域にコンタクトして、それぞれ第１および第２のビット線コンタクトプラグを形成する工程と、
    前記層間絶縁膜上に、前記第１および第２のビット線コンタクトプラグの間の領域を、前記第１および第２の方向とは異なる第３の方向に延在し、第５および第６の側壁膜で画成された第３のダミーパターンを形成する工程と、
    前記第３のダミーパターンの前記第５および第６の側壁面に、導体膜よりなる第５および第６の側壁膜をそれぞれ、前記第１および第２のビット線コンタクトプラグにコンタクトするように、形成する工程と、
    よりなることを特徴とする請求項９記載の半導体装置の製造方法。
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