KR101135714B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 활성 기판 영역; 상기 활성 기판 영역의 하부에 배치되는 하부 소스/드레인 전극; 상기 활성 기판 영역의 상부에 배치되는 상부 소스/드레인 전극; 및 게이트 절연막을 사이에 두고 상기 활성 기판 영역과 접하고 있는 워드 라인을 포함하고, 상기 활성 기판 영역이 상기 워드 라인의 전체 높이에 대하여 상기 워드 라인의 한 쪽 측면과 접하고, 또한 상기 워드 라인의 전체 폭에 대하여 상기 워드 라인의 하부면과 접하며, 상기 상부 소스/드레인 전극이 상기 워드 라인의 상부쪽으로 수평 연장되는 수직형 반도체 소자를 제공한다. 본 발명은 워드라인의 저항을 극소화하면서, 활성 영역과 커패시터 사이의 콘택 면적도 충분히 확보할 수 있어 소자의 신뢰도와 속도를 높이면서도 저전력화를 실현할 수 있는 효과가 있다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 소자의 신뢰도와 속도를 높이면서도 저전력화를 실현할 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.
전자 제품의 소형화, 경량화 추세에 따라 반도체 소자의 집적도를 높이기 위한 연구가 계속되고 있으며, 채널을 수직형으로 형성하는 기술도 그러한 노력 중의 하나이다. 그러나 아직도 집적도 향상과 관련하여 소자 특성의 신뢰성에 있어서 개선해야 할 여지가 많이 남아 있는 실정이다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 워드라인의 저항을 극소화하면서, 활성 영역과 커패시터 사이의 콘택 면적도 충분히 확보할 수 있어 소자의 신뢰도와 속도를 높이면서도 저전력화를 실현할 수 있는 수직형 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 워드라인의 저항을 극소화하면서, 활성 영역과 커패시터 사이의 콘택 면적도 충분히 확보할 수 있어 소자의 신뢰도와 속도를 높이면서도 저전력화를 실현할 수 있는 수직형 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 활성 기판 영역; 상기 활성 기판 영역의 하부에 배치되는 하부 소스/드레인 전극; 상기 활성 기판 영역의 상부에 배치되는 상부 소스/드레인 전극; 및 게이트 절연막을 사이에 두고 상기 활성 기판 영역과 접하고 있는 워드 라인을 포함하는 수직형 반도체 소자를 제공한다. 상기 활성 기판 영역은 상기 워드 라인의 전체 높이에 대하여 상기 워드 라인의 한 쪽 측면과 접하고, 또한 상기 워드 라인의 전체 폭에 대하여 상기 워드 라인의 하부면과 접할 수 있다. 상기 상부 소스/드레인 전극은 상기 워드 라인의 상부쪽으로 수평 연장될 수 있다.
상기 활성 기판 영역은 상기 워드 라인과 접하는 측면의 반대쪽 측면에서는 워드 라인과 접하지 않을 수 있다.
상기 상부 소스/드레인 전극은 상기 워드 라인의 상부쪽으로 수평 연장쪽으로 수평 연장되는 것과 동시에 그 반대쪽으로도 수평 연장될 수 있다. 이 때, 상기 워드 라인의 상부쪽으로 수평 연장된 상기 상부 소스/드레인 전극의 길이는 그 반대쪽으로 수평 연장된 길이보다 더 길 수 있다.
수직형 반도체 소자는 상기 워드 라인의 상부에 위치하는 분리 절연체로서, 상기 워드 라인의 상부쪽으로 수평 연장된 상기 상부 소스/드레인 전극의 부분의 하부에 위치하는 분리 절연체를 더 포함할 수 있다. 선택적으로, 상기 워드라인의 측벽과 상기 분리 절연체의 측벽은 자기 정렬적으로 일치할 수 있다.
상기 활성 기판 영역은 상기 활성 기판 영역의 상부 표면이 상기 분리 절연체의 상부 표면보다 높게 위치하도록 수직으로 연장될 수 있다. 이 때, 상기 상부 소스/드레인 전극은 상기 활성 기판 영역의 측면의 적어도 일부 및 상기 활성 기판 영역의 상부면의 적어도 일부와 직접 접촉할 수 있다.
선택적으로, 상기 활성 기판 영역의 적어도 하나의 측면은 상기 상부 소스/드레인 전극의 적어도 하나의 측면과 자기정렬될 수 있다.
상기 수직형 반도체 소자는 상기 활성 기판 영역과 전기적으로 연결된 비트 라인을 더 포함할 수 있다. 또한, 상기 비트라인의 연장 방향과 상기 워드 라인의 연장 방향은 상이할 수 있다.
상기 비트 라인은 상기 활성 기판 영역의 하부에 위치하고, 상기 비트 라인은 매몰 유전체층에 의하여 상기 기저 기판과 전기적으로 절연될 수 있다.
본 발명의 다른 일 측면에 따라, 기저 기판 위에 형성된 복수의 활성 기판 영역들; 상기 복수의 활성 기판 영역들과 전기적으로 연결된 비트 라인들; 상기 각 활성 기판 영역마다 배치된 한 쌍의 워드 라인으로서, 게이트 절연막을 사이에 두고 상기 활성 기판 영역과 각각 접하고 있는 한 쌍의 워드 라인; 분리 절연체를 사이에 두고 상기 워드 라인의 상부에 위치하는 상부 소스/드레인 전극들을 포함하고, 상기 활성 기판 영역이 상기 워드 라인의 한 쪽 측면 전체 및 상기 워드 라인의 하부면 전체와 접하는 것을 특징으로 하는 수직형 반도체 소자가 제공된다.
이 때, 상기 한 쌍의 워드 라인 사이에 층간 절연막이 위치할 수 있다. 또한, 상기 활성 기판 영역은 수평 방향으로 연장되는 하나의 수평 연장 부분과, 상기 수평 연장 부분의 양 단부에서 수직 방향으로 연장되는 두 개의 수직 연장 부분을 포함하여 U자 모양의 형태를 가질 수 있다. 특히, 상기 한 쌍의 워드 라인은 각각 상기 게이트 절연막을 사이에 두고 상기 활성 기판 영역의 수직 연장 부분의 안 쪽 측면 중의 하나와 접할 수 있고, 상기 한 쌍의 워드 라인의 하부면은 상기 게이트 절연막을 사이에 두고 상기 활성 기판 영역의 수평 연장 부분의 상부면과 각각 접할 수 있다.
또, 상기 활성 기판 영역마다 상기 비트라인과 상기 활성 기판 영역 사이에 하부 소스/드레인 전극을 더 포함할 수 있다. 또, 상기 분리 절연체의 상부 표면은 상기 활성 기판 영역의 수직 연장 부분의 상부 말단보다 하부에 위치할 수 있다. 또한, 상기 상부 소스/드레인 전극은 활성 기판 영역의 상기 수직 연장 부분의 측면의 적어도 일부 및 활성 기판 영역의 상기 수직 연장 부분의 상부면의 적어도 일부와 직접 접촉할 수 있다. 이 때, 상기 상부 소스/드레인 전극과 활성 기판 영역의 상기 수직 연장 부분이 접촉한 면적은, 활성 기판 영역의 상기 수직 연장 부분의 상부면의 면적보다 클 수 있다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 기저 기판 상에 제 1 방향으로 연장되는 활성 기판 영역을 형성하는 단계; 상기 활성 기판 영역 내에 상기 제 1 방향과 상이한 제 2 방향으로 연장되는 리세스를 형성하는 단계; 상기 활성 기판 영역의 노출된 전면에 게이트 절연막을 형성하는 단계; 상기 각 리세스 내에 한 쌍의 워드라인 및 상기 워드라인의 상부에 위치하는 분리 절연체들을 형성하는 단계; 상기 분리 절연체의 상부에 상부 콘택 물질막을 형성하는 단계; 및 상기 상부 콘택 물질막과 상기 활성 기판 영역을 순차 식각하여 소자 분리하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법을 제공한다.
또한, 상기 소자 분리하는 단계는, 제 1 방향으로 연장되는 개구부를 갖는 식각 마스크를 통해 상기 상부 콘택 물질막을 식각하여 제 2 방향 소자 분리 단계; 및 제 2 방향으로 연장되는 개구부를 갖는 식각 마스크를 통해 상기 상부 콘택 물질막 및 활성 기판 영역을 식각하여 제 1 방향 소자 분리 단계를 포함할 수 있다. 이 때, 상기 제 2 방향으로 연장되는 개구부를 갖는 식각 마스크를 통해 상기 상부 콘택 물질막 및 활성 기판 영역을 식각하는 제 1 방향 소자 분리 단계에 의하여 식각된 상부 콘택 물질막의 측벽과 상기 활성 기판 영역의 측벽이 자기정렬될 수 있다.
또한, 상기 각 리세스 내에 한 쌍의 워드라인 및 상기 워드라인의 상부에 위치하는 분리 절연체들을 형성하는 단계는, 상기 각 리세스의 적어도 일부를 상기 워드라인 물질층으로 매립하는 단계; 상기 리세스의 측벽 위에 분리 절연체를 형성하는 단계; 및 두 개의 워드라인들을 형성하기 위하여 상기 분리 절연체를 식각 마스크로 이용하여 상기 워드라인 물질층을 식각하는 단계를 포함할 수 있다. 이 때, 상기 각 리세스 내에 한 쌍의 워드라인 및 상기 워드라인의 상부에 위치하는 분리 절연체들을 형성하는 단계는 상기 워드라인 물질층 내에 제 1 방향으로 연장되는, 노드 분리를 위한 리세스를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 워드 라인의 상부 표면은 상기 활성 기판 영역의 가장 높은 상부 표면보다 낮게 위치할 수 있다. 이 때, 상기 분리 절연체의 상부에 상부 콘택 물질막을 형성하는 단계는, 상기 분리 절연체의 상부 표면이 상기 활성 기판 영역의 리세스들 사이의 상부 표면보다 낮게 위치하도록 상기 분리 절연체의 일부분을 제거하는 단계; 및 상기 분리 절연체의 상부에 노출된 상기 활성 기판 영역의 측면 및 상기 활성 기판 영역의 상부 표면의 적어도 일부분과 직접 접촉하도록 상부 콘택 물질막을 형성하는 단계를 포함할 수 있다.
또한, 상기 수직형 반도체 소자의 제조 방법은 상기 활성 기판 영역의 하부에 상기 활성 기판 영역과 전기적으로 연결되는 비트라인 및 상기 비트라인을 상기 기저 기판과 전기적으로 절연시키기 위한 매몰 유전체층을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 수직형 반도체 소자의 제조 방법에 있어서, 상기 기저 기판 상에 제 1 방향으로 연장되는 활성 기판 영역을 형성하는 단계는 상기 활성 기판 영역 물질막 위에 제 1 하드마스크를 형성하는 단계; 및 상기 활성 기판 영역을 형성하기 위하여 상기 제 1 하드마스크를 식각 마스크로 하여 상기 활성 기판 영역 물질막을 식각하는 단계를 포함할 수 있다. 또한, 이 때 상기 수직형 반도체 소자의 제조 방법은 상기 제 2 방향으로 연장되는 리세스를 형성하는 단계 이전에 상기 제 1 하드마스크를 제거하는 단계를 더 포함할 수 있다.
본 발명은 워드라인의 저항을 극소화하면서, 활성 영역과 커패시터 사이의 콘택 면적도 충분히 확보할 수 있어 소자의 신뢰도와 속도를 높이면서도 저전력화를 실현할 수 있는 효과가 있다.
도 1a 내지 도 17h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 제조 단계에 따라 순차적으로 나타낸 단면도들이다.
도 18a 및 도 18b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 19a 내지 도 19j는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 20a 내지 도 20d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 21은 본 발명의 일 실시예에 따른 메모리 칩을 나타낸 블록도이다.
도 22는 본 발명의 일 실시예에 따른 메모리 소자를 나타내는 개략적인 블록도이다.
도 23은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 개략적인 블록도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
본 발명의 일 실시예는 워드라인의 저항을 극소화하면서, 활성 영역과 커패시터 사이의 콘택 면적도 충분히 확보할 수 있어 소자의 신뢰도와 속도를 높이면서도 저전력화를 실현할 수 있는 수직형 반도체 소자의 제조 방법을 제공한다. 본 발명의 일 실시예는 기저 기판 상의 매몰 유전체층 위에 제 1 방향으로 연장되는 비트라인을 형성하는 단계; 상기 비트라인 위에 제 1 방향으로 연장되는 활성 기판 영역을 형성하는 단계; 상기 활성 기판 영역 내에 상기 제 1 방향과 상이한 제 2 방향으로 연장되는 리세스를 형성하는 단계; 상기 활성 기판 영역의 노출된 전면에 게이트 산화막을 형성하는 단계; 상기 각 리세스 내에 두 개의 워드라인 및 상기 워드라인의 상부에 위치하는 분리 절연체들을 형성하는 단계; 상기 분리 절연체의 상부에 상부 콘택 물질막을 형성하는 단계; 및 상기 상부 콘택 물질막과 상기 활성 기판 영역을 순차 식각하여 소자 분리하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법을 제공한다.
도 1a 내지 도 17h는 상기 수직형 반도체 소자의 제조 방법의 일 실시예를 제조 단계에 따라 나타낸 도면들이다.
먼저 도 1a 내지 도 1c를 참조한다. 도 1a는 수직형 반도체 소자를 제조하기 위한 적층체를 나타낸 사시도이고, 도 1b는 그의 평면도, 도 1c는 도 1b의 X1-X1' 선을 따라 절개한 측단면도이다.
도 1a 내지 도 1c를 참조하면, 상기 수직형 반도체 소자를 제조하기 위한 적층체는 기저 기판(100), 매몰 유전체층(110), 비트라인 물질막(111a), 하부 소스/드레인 전극 물질막(121a), 활성 기판 영역 물질막(131a), 제 1 유전층(141a), 및 하드마스크 물질막(151a)을 포함할 수 있다.
상기 기저 기판(100)은 실리콘 기판과 같은 반도체 기판일 수도 있고, 유리나 석영과 같은 반도체 기판이 아닌 기판일 수도 있다. 상기 매몰 유전체(110)는 금속의 산화물의 층일 수 있으며, 예를 들면, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물 등을 포함할 수 있다. 선택적으로, 상기 매몰 유전체(110)는 실리콘 산화물일 수 있다.
상기 비트라인 물질막(111a)은 비트라인으로서 이용될 수 있는 도전성 물질로 된 막이면 되고 특별히 한정되지 않는다. 상기 비트라인 물질막(111a)은, 예를 들면, 구리, 알루미늄, 금과 같은 금속, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물 등과 같은 금속 질화물, 도핑된 폴리실리콘과 같은 반도체 물질일 수 있다. 상기 하부 소스/드레인 전극 물질막(121a)은 상기 전극으로서 이용될 수 있는 도전성 물질로 된 막으로서, 상기 비트라인 물질막(111a)과 식각선택비를 갖는 물질이면 되고 특별히 한정되지 않는다. 상기 하부 소스/드레인 전극 물질막(121a)은, 예를 들면, 구리, 알루미늄, 금, 텅스텐, 티타늄과 같은 금속, 티타늄 질화물, 텅스텐 질화물, 코발트 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물 등과 같은 금속 질화물, 도핑된 폴리실리콘과 같은 반도체 물질일 수도 있고, 이온이 주입된 활성 실리콘일 수도 있다. 또는 이들로부터 선택된 하나 이상의 물질이 적층된 복합막으로 형성될 수도 있다.
상기 활성 기판 영역 물질막(131a)은 실리콘 단결정막일 수 있다. 상기 활성 기판 영역 물질막(131a)을 상기 하부 소스/드레인 전극 물질막(121a) 위에 형성하는 방법은, 예를 들면, 스마트컷(SmartCutTM)과 같은 방법을 이용하여 형성할 수 있지만 여기에 한정되는 것은 아니다. 또한, 상기 활성 기판 영역 물질막(131a)은 이미 불순물이 주입되어 있는 상태일 수도 있고, 추후 적절한 단계에서 불순물 이온이 주입될 수도 있다.
상기 제 1 유전층(141a)은 실리콘 산화물일 수 있다. 상기 제 1 유전층(141a)은 화학 기상 증착(chemical vapor deposition, CVD)과 같은 방법에 의하여 형성될 수도 있고, 또는 하지막인 상기 활성 기판 영역 물질막(131a)이 실리콘 단결정막인 경우에는 하지막을 열산화시켜서 얻을 수도 있다.
상기 하드마스크 물질막(151a)은 상기 비트라인 물질막(111a), 하부 소스/드레인 전극 물질막(121a), 활성 기판 영역 물질막(131a), 및 제 1 유전층(141a)과 식각선택비를 갖는 물질이면 되고 특별히 한정되지 않는다. 예를 들면, 상기 하드마스크 물질막(151a)은 실리콘 질화물(SiN)일 수 있으며, CVD와 같은 방법에 의하여 형성될 수 있다.
이어서 도 2a 내지 도 2e를 참조한다. 도 2b는 도 2a의 평면도이고, 도 2c, 도 2d 및 도 2e는 각각 도 2b의 X1-X1' 선, X2-X2' 선 및 Y1-Y1' 선을 따라 절개한 측단면도이다.
도 2a 내지 도 2e를 참조하면, 제 1 방향(도 2a의 x 방향)으로 연장되는 비트라인(111), 하부 소스/드레인 전극 물질막(121), 활성 기판 영역(131), 및 제 1 유전층(141)과 이들의 상부에서 추후에 식각 정지막 또는 평탄화 정지막으로 이용될 수 있는 제 1 하드마스크(151)가 형성된다. 상기 비트라인(111), 하부 소스/드레인 전극 물질막(121), 활성 기판 영역(131), 및 제 1 유전층(141)은 상기 제 1 하드마스크(151)와 자기정렬적으로 형성될 수 있다.
우선, 도 1a 내지 도 1c에 나타내었던 하드마스크 물질막(151a) 위에 포토레지스트 패턴(미도시)을 형성하고 이를 식각 마스크로 하여 상기 하드마스크 물질막(151a) 및 그 하부에 위치하는 제 1 유전층(141a), 활성 기판 영역 물질막(131a), 하부 소스/드레인 전극 물질막(121a), 및 비트라인 물질막(111a)을 식각함으로써 자기 정렬적으로 정렬된 비트라인(111), 하부 소스/드레인 전극 물질막(121), 활성 기판 영역(131), 및 제 1 유전층(141)을 얻을 수 있다. 선택적으로, 상기 포토레지스트 패턴과 상기 하드마스크 물질막(151a) 사이에는 ACL(amorphous carbon layer)이나 SOH(spin-on hardmask)와 같은 카본계 하드마스크 물질막, SiON과 같은 반사방지막 등의 물질막이 필요에 따라 더 구비될 수 있다.
상기 자기 정렬적으로 형성된 정렬된 비트라인(111), 하부 소스/드레인 전극 물질막(121), 활성 기판 영역(131), 및 제 1 유전층(141)은 제 1 방향(x 방향)으로 연장될 수 있고, 상기 제 1 방향과는 상이한 방향인 제 2 방향(도 2a 내지 도 2e에서는 y 방향)으로 반복 배열될 수 있다.
이어서 도 3a 내지 도 3e를 참조한다. 도 3b는 도 3a의 평면도이고, 도 3c, 도 3d 및 도 3e는 각각 도 3b의 X1-X1' 선, X2-X2' 선 및 Y1-Y1' 선을 따라 절개한 측단면도이다.
도 3a 내지 도 3e를 참조하면, 상기 매몰 유전체층(110) 위에 제 1 층간절연막(160)을 형성한다. 상기 제 1 층간절연막(160)은 BPSG, USG, SOG, TEOS 등의 실리콘 산화물과 같은 유전체 층을 충분한 두께로 형성한 다음 상기 제 1 하드마스크(151)를 식각 정지막으로 하는 화학적 기계적 연마(chemical mechanical polishing, CMP)를 수행함으로써 형성할 수 있다. 상기 유전체 층은, 예를 들면, CVD와 같은 방법을 이용해 형성할 수 있지만, 다른 방법, 예를 들면 스핀 코팅, 원자층 증착법(atomic layer deposition, ALD) 등의 사용을 배제하는 것은 아니다.
상기 제 1 층간절연막(160)은, 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 포함할 수 있다. 특히, 상기 제 1 층간절연막(160)은 실리콘 산화물일 수 있다. 상기 제 1 층간절연막(160)은 CVD, 플라스마 강화 CVD, 고밀도 플라스마 CVD, 스퍼터링, ALD 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서 도 4a 내지 도 4e를 참조한다. 도 4b는 도 4a의 평면도이고, 도 4c, 도 4d 및 도 4e는 각각 도 4b의 X1-X1' 선, X2-X2' 선 및 Y1-Y1' 선을 따라 절개한 측단면도이다.
도 4a 내지 도 4e를 참조하면, 상기 제 1 층간절연막(160)을 선택적으로 제 1 유전층(141)의 레벨까지 에치백한 다음, 상기 제 1 하드마스크(151)를 선택적으로 제거한다. 상기 제 1 층간절연막(160)을 선택적으로 에치백하는 방법은 반응성 이온 식각과 같은 건식 식각 방법을 이용하거나 식각제를 이용하여 습식 식각하는 방법을 이용할 수 있다.
그런 다음, 그 결과로 얻어진 표면 위에 하드마스크 물질막(170)을 형성한다. 상기 하드마스크 물질막(170)은 CVD와 같은 방법을 이용하여 형성될 수 있으나 다른 방법에 의하여 형성될 수도 있다. 상기 하드마스크 물질막(170)은 예를 들면, 실리콘 질화물일 수 있다.
이어서 도 5a 내지 도 5f를 참조한다. 도 5b는 도 5a의 평면도이고, 도 5c, 도 5d, 도 5e 및 도 5f는 각각 도 5b의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선 및 Y2-Y2' 선을 따라 절개한 측단면도이다.
도 5a 내지 도 5f를 참조하면, 먼저 하드마스크 물질막(170) 위에 포토레지스트 패턴(미도시)을 형성하고 이를 식각 마스크로 하여 하드마스크 물질막(170), 제 1 층간절연막(160), 제 1 유전층(141), 및 활성 기판 영역(131)의 일부를 식각한다. 그 결과, 도 5a 내지 도 5f에 나타낸 바와 같은 구조를 얻을 수 있으며, 하지막 식각의 결과로 얻어지는 형태는 제 2 방향으로 연장되는 리세스(175)가 형성된다. 선택적으로, 상기 포토레지스트 패턴과 상기 하드마스크 물질막(170) 사이에는 ACL(amorphous carbon layer)이나 SOH(spin-on hardmask)와 같은 카본계 하드마스크 물질막, SiON과 같은 반사방지막 등의 물질막이 필요에 따라 더 구비될 수 있다.
상기 리세스(175)를 형성하기 위한 식각은 이방성 식각일 수 있으며, 건식 식각일 수 있다. 또한, 상기 식각의 종료는 식각되는 물질막 내에 특별히 식각 정지막으로 활용할만한 것이 없는 경우에는 식각 시간을 기준으로 식각 종료점을 결정할 수도 있다.
이어서 도 6a 내지 도 6f를 참조한다. 도 6b는 도 6a의 평면도이고, 도 6c, 도 6d, 도 6e 및 도 6f는 각각 도 6b의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선 및 Y2-Y2' 선을 따라 절개한 측단면도이다.
도 6a 내지 도 6f를 참조하면, 상부로 노출된 표면 전체에 대하여 게이트 절연막(180)을 형성한다. 상기 게이트 절연막(180)은 실리콘 산화물, 하프늄 산화물 등과 같은 금속 산화물 계열의 물질막일 수 있다. 상기 게이트 절연막(180)을 형성하는 방법은 CVD, ALD, 플라스마 산화, 라디칼 산화 또는 열산화 등의 방법에 의하여 형성할 수 있다. 그러나, 이들 방법에 한정되는 것은 아니다.
그런 다음, 상기 게이트 절연막(180)의 전체 상부 표면에 대하여 워드라인 물질막(190)을 형성한다.
상기 워드라인 물질막(190)은 도전성 물질일 수 있으며, 예를 들면, 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔루륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 이상을 포함할 수 있다. 또한, 상기 워드라인 물질막(190)을 위한 도전성 물질은 질화물 또는 실리사이드를 더 포함할 수 있다. 상기 폴리실리콘은 불순물 이온으로 도핑될 수 있다.
상기 워드라인 물질막(190)은, 예를 들면, CVD와 같은 방법을 이용하여 형성될 수 있고, 후속 처리를 위하여 적절히 평탄화될 수 있다. 상기 평탄화는, 예를 들면, CMP를 통해 이루어질 수 있다. 평탄화된 다음, 상기 워드라인 물질막(190) 내에 노드분리를 위한 리세스(198)가 형성될 수 있다. 상기 리세스(198)는 포토리소그래피 공정을 통해 형성될 수 있으며, 이는 당 기술분야에서 통상의 지식을 가진 자들에게 잘 알려져 있으므로 여기서는 상세한 설명을 생략한다. 다만, 상기 리세스(198)를 형성할 때, 노출된 부분의 게이트 절연막(180)이 일부 손상되거나 제거될 수 있는데, 도 6a 내지 도 6f에서는 노출된 부분의 게이트 절연막(180)이 제거되는 것으로 표현하였지만 여기에 한정되는 것은 아니다. 다시 말해, 식각 조건을 적절히 설정함으로써, 상기 게이트 절연막(180)의 실질적인 손상 없이 상기 리세스(198)를 형성하는 것도 가능하다.
상기 워드라인 물질막(190)을 형성한 후 노드분리를 위한 리세스(198)를 형성할 수 있다. 특히, 상기 리세스(198)는 앞서 도 5a 내지 도 5f에서 제 2 하드마스크(171)에 형성되었던 리세스의 단부 근방에 상기 제 1 방향으로 연장되는 형태로 형성되도록 할 수 있다. 그러나 여기에 한정되는 것은 아니다. 또한, 상기 리세스(198)는 반드시 본 단계에서 형성될 필요는 없고 후행하는 다른 단계에서 형성될 수도 있다. 이에 관하여는 후술한다.
이어서 도 7a 내지 도 7f를 참조한다. 도 7b는 도 7a의 평면도이고, 도 7c, 도 7d, 도 7e 및 도 7f는 각각 도 7b의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선 및 Y2-Y2' 선을 따라 절개한 측단면도이다.
도 7a 내지 도 7f를 참조하면, 상기 워드라인 물질막(190)을 이방성 식각하여 상기 워드라인 물질막(192)이 상기 리세스(175) 내에 한정되도록 할 수 있다. 이를 위하여 상기 워드라인 물질막(190)을 에치백하거나 습식식각할 수 있다. 예를 들면, 상기 워드라인 물질막(190)을 에치백하여 상기 리세스(175) 내에 한정하는 경우 상기 게이트 절연막(180)의 상부 표면은 상기 에치백에 의하여 제거될 수 있다.
상기 워드라인 물질막(192)의 상부표면의 위치는 상기 활성 기판 영역(132)의 상부표면의 높이보다 충분히 낮은 것이 바람직하다. 이는, 추후에 설명될 것이지만, 워드라인 물질막(192)의 높이가 추후 워드라인의 높이가 되며, 상기 워드라인의 상부에 형성될 분리 절연체의 상부 경계가 상기 활성 기판 영역(132)의 상부 표면의 높이보다 낮게 결정될 수 있기 때문이다.
이어서 도 8a 내지 도 8g를 참조한다. 도 8b는 도 8a의 평면도이고, 도 8c, 도 8d, 도 8e, 도 8f 및 도 8g는 각각 도 8b의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선, Y2-Y2' 선 및 Y3-Y3' 선을 따라 절개한 측단면도이다.
도 8a 내지 도 8g를 참조하면, 상기 리세스(175)의 측벽 위에 분리 절연체(212)를 형성한다. 상기 분리 절연체(212)를 형성하기 위하여 적어도 상기 리세스(175)의 내측 표면 전체에 분리 절연체 물질막(미도시)을 형성한 후 상기 워드라인 물질막(192)이 노출될 때까지 이방성 식각을 수행할 수 있다.
우선 상기 분리 절연체 물질막(미도시)은 적어도 상기 리세스(175)의 내측 표면 전체에 콘포말하게(conformally) 형성될 필요가 있다. 이를 위하여 상기 분리 절연체 물질막은 CVD 또는 ALD와 같은 방법을 이용하여 형성될 수 있다. 또, 상기 분리 절연체 물질막은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물일 수 있고, 자신의 하부에 위치하는 워드라인 물질막(192)과 충분한 식각 선택비를 갖는 물질일 수 있다.
이 과정에서 앞서 노드 분리를 위해 워드라인 물질막(192) 내에 형성되었던 리세스(198)도 분리 절연체(212)와 동일한 막질로 매립될 수 있다(도 8f 및 도 8g 참조).
이어서 도 9a 내지 도 9h를 참조한다. 도 9b는 도 9a의 평면도이고, 도 9c, 도 9d, 도 9e, 도 9f 및 도 9g는 각각 도 9b의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선, Y2-Y2' 선 및 Y3-Y3' 선을 따라 절개한 측단면도이다. 또한, 도 9h는 도 9c의 H 부분의 다른 실시예를 나타낸 부분 확대도이다.
도 9a 내지 도 9g를 참조하면, 상기 분리 절연체(212)를 식각 마스크로 하여 상기 워드라인 물질막(192)을 이방성 식각하여 워드라인(194)을 형성한다. 앞서 언급한 바와 같이 상기 분리 절연체(212)의 물질은 상기 워드라인 물질막(192)과 식각선택비를 갖도록 선택되기 때문에 적절한 식각제의 선택에 의하여 상기 분리 절연체(212)를 식각 마스크로 하여 상기 워드라인 물질막(192)을 식각하는 것이 가능하다.
상기 식각은 하나의 워드라인 물질막(192)이 식각되어 한 쌍의 워드라인(194)이 얻을 때까지 계속될 수 있다. 상기 식각에 의하여 얻어진 한 쌍의 워드라인(194)들은 도 9a 및 도 9c에 나타낸 바와 같이 서로 마주보며 위치하게 되고, 서로 마주보는 면의 반대쪽 면으로는 게이트 절연막(180)을 사이에 두고 활성 기판 영역(132)과 접하고 있다. 또한, 상기 워드라인(194)의 아래쪽으로도 게이트 절연막(182)을 사이에 두고 활성 기판 영역(132)과 접하는 것을 알 수 있다.
특히, 본 발명의 다른 실시예에 따르면 상기 식각은 상기 워드라인 물질막(192)이 식각되어 한 쌍의 워드라인(194)을 얻는 데서 더 나아가 진행될 수도 있다. 도 9h는 상기 다른 실시예에 따른 도 9c의 H 부분을 확대한 부분 확대도이다.
도 9h를 참조하면, 상기 식각은 하부 소스/드레인 전극 물질막(121)의 중간 부분에 이르기까지 계속될 수 있다. 심지어 상기 식각은 하부 소스/드레인 전극 물질막(121)을 관통할 때까지 계속될 수 있다. 또는, 선택적으로 상기 식각은 상기 하부 소스/드레인 전극 물질막(121)에까지 미치지 않지만 도 9h의 A로 나타낸 바와 같이 상기 활성 기판 영역(132)의 중간 높이까지 식각되도록 계속될 수 있다. 이와 같이 구성하는 것에 의하여 소자간의 크로스토크(cross-talk)가 더욱 억제될 수 있다.
이어서 도 10a 내지 도 10g를 참조한다. 도 10b는 도 10a의 평면도이고, 도 10c, 도 10d, 도 10e, 도 10f 및 도 10g는 각각 도 10b의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선, Y2-Y2' 선 및 Y3-Y3' 선을 따라 절개한 측단면도이다.
도 10a 내지 도 10g를 참조하면, 리세스(175) 내를 유전체로 매립하여 제 2 층간 절연막(210)을 형성한다. 상기 유전체는 실리콘 산화막, BSG막, BPSG막, TEOS 막, 오존-TEOS막, PE-TEOS막, USG막 또는 이들의 조합일 수 있다. 그러나, 여기에 한정되는 것은 아니다. 상기 제 2 층간절연막(210)은 열산화법, RTO (rapid thermal oxidation), CVD, 플라스마 강화 CVD, 고밀도 플라스마 CVD, 스퍼터링, ALD 등과 같은 다양한 방법에 의하여 형성될 수 있다.
상기 유전체는 상기 리세스(175)를 충분히 매립하도록 형성된 후 평탄화를 통하여 상기 유전체의 상부의 일부가 제거될 수 있다. 이 때, 상기 분리 절연체(212)의 상부 일부도 제거되어 도 9a 및 도 9c에서 볼 수 있었던 둥근 형태의 상부 말단이 제거 및 평탄화된 것을 볼 수 있다.
도 6a 내지 도 6f와 관련하여 설명하였던 노드 분리를 위한 리세스(198)는 본 단계에서 형성될 수도 있다.
이어서 도 11a 내지 도 11g를 참조한다. 도 11b는 도 11a의 평면도이고, 도 11c, 도 11d, 도 11e, 도 11f 및 도 11g는 각각 도 11b의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선, Y2-Y2' 선 및 Y3-Y3' 선을 따라 절개한 측단면도이다.
도 11a 내지 도 11g를 참조하면, 우선 상기 제 2 하드마스크(171)을 제거할 수 있다. 상기 제 2 하드마스크(171)를 제거하는 방법은 습식 식각에 의할 수 있다. 상기 제 2 하드마스크(171)가 실리콘 질화막인 경우에는 이를 선택적으로 제거할 수 있는 식각제가 당 기술 분야의 통상의 지식을 가진 자에게 알려져 있으므로 선택적으로 용이하게 제거할 수 있다.
그런 다음, 상기 제 2 층간절연막(210) 주위에 형성된 분리 절연체(212) 중에서 상기 활성 기판 영역(132) 또는 제 1 층간절연막(162) 위로 노출된 부분이 제거될 수 있다. 상기 분리 절연체(212)의 일부의 제거는 습식 식각에 의할 수 있지만 여기에 한정되는 것은 아니다.
특히, 상기 활성 기판 영역(132) 내의 리세스(175) 상에 형성된 분리 절연체(212)의 제거에 있어서, 상기 분리 절연체(214)의 상부 표면의 높이가 상기 활성 기판 영역(132)의 상부 표면보다 낮게 될 때까지 분리 절연체(212)가 식각될 수 있다.
한편, 이러한 상부표면들 사이의 높이 관계가 분리 절연체(214)와 제 1 층간절연막(162) 사이에까지 적용되는 것은 아니다. 따라서, 상기 분리 절연체(214)와 상기 제 1 층간절연막(162)의 상부 표면들 사이의 높이 관계는 어느 한 쪽이 다른 한 쪽보다 높거나 낮을 수 있고 동일할 수도 있다.
또한, 상기 분리 절연체(212)의 상부 일부를 제거하는 과정에서 수평방향의 식각에 있어서 상기 분리 절연체(212)만을 제거할 수도 있고, 약간 과식각하여 상기 제 2 층간절연막(210)의 측면쪽 일부가 식각될 수도 있다.
이어서 도 12a 내지 도 12g를 참조한다. 도 12b는 도 12a의 평면도이고, 도 12c, 도 12d, 도 12e, 도 12f 및 도 12g는 각각 도 12b의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선, Y2-Y2' 선 및 Y3-Y3' 선을 따라 절개한 측단면도이다.
도 12a 내지 도 12g를 참조하면, 상부 전면에 대하여 CVD와 같은 방법을 이용하여 상부 콘택 물질막(220)이 형성된다. 상기 상부 콘택 물질막(220)은 상기 제 2 층간 절연막(210)의 상부 표면보다 충분히 높은 높이까지 형성된 다음 에치백(etch-back)될 수 있다. 상기 에치백은 상기 상부 콘택 물질막(220)의 상부 표면이 상기 제 2 층간 절연막(210)의 상부표면보다 더 낮게 될 때까지 수행될 수 있다.
나중에 살펴보는 바와 같이, 상기 상부 콘택 물질막(220)의 상부 표면의 높이와 상기 제 2 층간 절연막(210)의 상부 표면의 높이의 차이는 추후 공정에서 일정한 변수로서 작용하기 때문에 레이아웃 설계와 공정 조건에 따라 적절히 선택될 수 있다.
상기 상부 콘택 물질막(220)은 도전성 물질로 형성될 수 있다. 상기 도전성 물질은, 예를 들면, 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔루륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 이상을 포함할 수 있다. 또한, 상기 도전성 물질은 질화물 또는 실리사이드를 더 포함할 수 있다. 상기 폴리실리콘은 불순물 이온으로 도핑될 수 있다.
상기 상부 콘택 물질막(220)은 그 하부에 위치하는 활성 기판 영역(132)과 접촉함에 있어서, 상기 활성 기판 영역(132)의 분리 절연체(212) 위쪽의 노출된 측면과 접촉할 수 있다. 또한, 상기 상부 콘택 물질막(220)은 상기 활성 기판 영역(132)의 상부 표면의 적어도 일부분과 직접 접촉할 수 있다.
상기 상부 콘택 물질막(220)과 상기 활성 기판 영역(132) 사이에 이와 같이 3차원적인 접촉이 이루어질 수 있다. 그 결과 활성 기판 영역(132)의 풋프린트(foot print)가 작아도 더 넓은 면적의 접촉을 이룰 수 있어 콘택 저항을 감소시킬 수 있다.
선택적으로, 상기 상부 콘택 물질막(220)을 형성한 후 평탄화를 위한 에치백을 하기 전에 앞서 도 6a 내지 도 6f와 관련하여 설명하였던 노드분리를 위한 리세스(198)를 형성할 수도 있다.
이어서 도 13a 내지 도 13g를 참조한다. 도 13b는 도 13a의 평면도이고, 도 13c, 도 13d, 도 13e, 도 13f 및 도 13g는 각각 도 13b의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선, Y2-Y2' 선 및 Y3-Y3' 선을 따라 절개한 측단면도이다.
도 13a 내지 도 13g를 참조하면, 상기 제 2 층간 절연막(210)의 노출된 부분의 주위에 스페이서(230)를 형성한다. 상기 스페이서(230)는 상기 상부 콘택 물질막(220)과 높은 식각 선택비를 갖는 물질일수 있다.
상기 스페이서(230)를 형성하기 위하여 상기 제 2 층간 절연막(210)의 상부 표면 및 측면 위에 스페이서 물질막(미도시)을 콘포말하게 형성할 수 있다. 상기 스페이서 물질막은, 예를 들면, CVD나 ALD와 같은 방법을 이용하여 형성할 수 있다. 그런 다음, 상기 스페이서 물질막을 이방성 식각하여 스페이서(230)를 얻을 수 있다.
뒤에서 더욱 상세하게 설명할 것인 바, 상기 스페이서(230)를 식각 마스크로 하여 그의 하부에 위치하는 상부 콘택 물질막(220)을 식각하게 된다. 이 때, 상기 식각의 결과로 형성되는 상부 콘택(222, 도 14c 참조)의 치수 또는 이들 사이의 간격은 상기 스페이서(230)의 치수와 밀접한 관계가 있다. 따라서, 이러한 점을 고려하여 적절한 치수의 스페이서(230)가 형성될 수 있도록 상기 스페이서 물질막의 두께를 조절할 수 있다.
이어서 도 14a 내지 도 14h를 참조한다. 도 14b는 도 14a의 평면도이고, 도 14c, 도 14d, 도 14e, 도 14f, 도 14g 및 도 14h는 각각 도 14b의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선, Y2-Y2' 선, Y3-Y3' 선 및 Y4-Y4' 선을 따라 절개한 측단면도이다.
도 14a 내지 도 14h를 참조하면, 상기 스페이서(230)를 식각 마스크로 하여 상기 상부 콘택 물질막(220)을 이방성 식각한다. 이 때, 상기 스페이서(230)에 의하여 보호받지 못하는 부분의 활성 기판 영역(132)과 하부 소스/드레인 전극 물질막(121)도 함께 식각된다.
그 결과 도 14c에서 보는 바와 같이 활성 기판 영역(132)들이 서로 분리되어 복수의 활성 기판 영역(134)을 형성하게 된다. 또, 하부 소스/드레인 전극 물질막(121)도 서로 분리되어 하부 소스/드레인 전극(124)을 형성할 수 있다. 각 활성 기판 영역(134)은 한 쌍의 워드라인(194)과 게이트 절연막(184)을 사이에 두고 서로 접하며, 특히 각 워드라인(194)은 그 한 쪽 측면과 하부면이 상기 활성 기판 영역(134)과 접하게 됨을 알 수 있다.
이와 같이 함으로써 제 2 방향으로 연장되는 개구부를 갖는 식각 마스크, 즉 스페이서(230)를 써서 제 1 방향의 소자 분리를 달성할 수 있다.
이어서 도 15a 내지 도 15h를 참조한다. 도 15b는 도 15a의 평면도이고, 도 15c, 도 15d, 도 15e, 도 15f, 도 15g 및 도 15h는 각각 도 15b의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선, Y2-Y2' 선, Y3-Y3' 선 및 Y4-Y4' 선을 따라 절개한 측단면도이다.
도 15a 내지 도 15h를 참조하면, 상기 스페이서(230) 사이의 식각된 영역에 유전체를 형성하여 제 3 층간 절연막(240)을 형성한다.
상기 유전체는 실리콘 산화막, BSG막, BPSG막, TEOS 막, 오존-TEOS막, PE-TEOS막, USG막 또는 이들의 조합일 수 있다. 그러나, 여기에 한정되는 것은 아니다. 상기 제 3 층간절연막(240)은 열산화법, RTO (rapid thermal oxidation), CVD, 플라스마 강화 CVD, 고밀도 플라스마 CVD, 스퍼터링, ALD 등과 같은 다양한 방법에 의하여 형성될 수 있다.
상기 유전체는 상기 스페이서(230) 사이의 식각된 영역을 충분히 매립하도록 형성된 후 평탄화를 통하여 상기 유전체의 상부의 일부가 제거될 수 있다. 이 때, 상기 스페이서(232)의 상부 일부도 제거되어 도 14a 및 도 14c에서 볼 수 있었던 둥근 형태의 상부 말단이 제거 및 평탄화된 것을 볼 수 있다.
이어서 도 16a 내지 도 16h를 참조한다. 도 16b는 도 16a의 평면도이고, 도 16c, 도 16d, 도 16e, 도 16f, 도 16g 및 도 16h는 각각 도 16b의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선, Y2-Y2' 선, Y3-Y3' 선 및 Y4-Y4' 선을 따라 절개한 측단면도이다.
도 16a 내지 도 16h를 참조하면, 제 1 방향으로 연장되는 개구부를 갖는 식각 마스크(292)를 이용하여 상기 상부 콘택(222)을 식각하여 제 2 방향으로의 소자 분리를 수행한다. 상기 식각 마스크(292)는 포토레지스트 패턴일 수 있다.
상기 식각 마스크(292)를 이용한 식각에서 상기 식각 마스크(292)에 의하여 보호되지 않는 여하한 막도 식각되어 제거되는 것을 알 수 있다. 상기 식각은 상기 제 1 층간절연막(162)의 상부 표면이 노출될 때까지 진행될 수 있다. 또한, 상기 식각은 식각 정지막을 활용하기 어려울 수 있으므로, 이러한 경우에는 식각 경과 시간을 기준으로 식각 종료점을 결정하는 타이밍 식각을 활용할 수 있다. 그러나, 여기에 한정되는 것은 아니다.
상기 식각에 의하여 상기 상부 콘택(222)은 제 2 방향으로 분리되어 궁극적인 소자 분리를 달성하게 된다. 상기 제 2 방향으로의 분리에 의하여 상부 소스/드레인 전극(224)이 형성될 수 있다.
또한, 상기 상부 소스/드레인 전극(224)은 한 쪽으로는 추후 자신의 상부에 위치하게 될 스토리지 노드와 연결될 수 있으며, 다른 쪽으로는 활성 기판 영역(134)과 연결될 수 있다. 특히, 상기 상부 소스/드레인 전극(224)은 상기 활성 기판 영역(134)과 연결됨에 있어서, 상기 활성 기판 영역(134)의 분리 절연체(214) 위쪽의 노출된 측면과 접촉할 수 있다. 또한, 상기 상부 소스/드레인 전극(224)은 상기 활성 기판 영역(134)의 상부 표면의 적어도 일부분과 직접 접촉할 수 있다. 상기 상부 소스/드레인 전극(224)과 상기 활성 기판 영역(134) 사이에 이와 같이 3차원적인 접촉이 이루어질 수 있다. 그 결과 활성 기판 영역(134)의 풋프린트(foot print)가 작아도 더 넓은 면적의 접촉을 이룰 수 있어 콘택 저항을 감소시킬 수 있다.
이어서 도 17a 내지 도 17h를 참조한다. 도 17b는 도 17a의 평면도이고, 도 17c, 도 17d, 도 17e, 도 17f, 도 17g 및 도 17h는 각각 도 17b의 X1-X1' 선, X2-X2' 선, Y1-Y1' 선, Y2-Y2' 선, Y3-Y3' 선 및 Y4-Y4' 선을 따라 절개한 측단면도이다.
도 17a 내지 도 17h를 참조하면, 우선 상기 소자 분리로 인하여 발생한 소자간 리세스를 비롯하여 상부 표면 전면에 대하여 제 2 유전층(250)과 몰드 물질막(미도시)을 형성한다. 상기 몰드 물질막은 실리콘 산화물일 수 있고, 상기 제 2 유전층(250)은 실리콘 질화물일 수 있다. 그러나 여기에 한정되는 것은 아니다.
그런 다음 포토리소그래피 방법으로 상기 상부 소스/드레인 전극이 배치된 위치를 개방하여 상기 상부 소스/드레인 전극(224)들의 적어도 일부를 노출시키는 홀들을 상기 몰드 물질막 내에 형성한다. 상기 홀들은 상기 몰드 물질막을 관통하여 궁극적으로는 상기 상부 소스/드레인 전극(224)들의 상부 표면을 노출시킨다.
그런 다음, 상기 홀들의 내부 표면에 도전성 물질을 콘포말하게(conformal) 형성하여 스토리지 하부전극 물질막을 형성하고, 희생막으로 상기 홀의 나머지 부분을 매립한 다음 노드 분리하여 각 스토리지 하부 전극(270)을 형성한다.
상기 스토리지 하부 전극(270)은 커패시터의 하부 전극일 수 있으며, 상기 스토리지 하부 전극의 전면에 유전막을 콘포말하게 형성한 후 상기 스토리지 하부 전극(270)의 나머지 내부와 그 상부에 배치된 스토리지 상부 전극(미도시)을 부가하면 스토리지 노드가 형성되어 일련의 DRAM 셀이 완성된다.
여기서는 DRAM을 예로 들어 설명하였지만 여기에 한정되는 것은 아니고, 플래시 램, PRAM, RRAM, FRAM 등과 같은 다른 종류의 반도체 소자도 제조 가능하다.
본 발명의 다른 실시예는 워드라인의 저항을 극소화하면서, 활성 영역과 커패시터 사이의 콘택 면적도 충분히 확보할 수 있어 소자의 신뢰도와 속도를 높이면서도 저전력화를 실현할 수 있는 수직형 반도체 소자를 제공한다. 본 발명의 실시예는 수직 연장 부분과 수평 연장 부분을 포함하는 활성 기판 영역; 상기 활성 기판 영역의 하부에 배치되는 하부 소스/드레인 전극; 상기 활성 기판 영역의 상부에 배치되는 상부 소스/드레인 전극; 및 게이트 절연막을 사이에 두고 상기 활성 기판 영역과 접하고 있는 워드 라인을 포함하고, 상기 활성 기판 영역의 수직 연장 부분이 상기 워드 라인의 한 쪽 측면과 접하고, 상기 활성 기판 영역의 수평 연장 부분이 상기 워드 라인의 하부면과 접하며, 상기 활성 기판 영역의 수직 연장 부분은 상기 워드 라인의 상부면보다 더 높게 연장되는 수직형 반도체 소자를 제공한다.
상기 수직형 반도체 소자를 설명하기 위하여 도 17c를 참조할 수 있다. 도 17c를 참조하면, 기저 기판(100) 위에 매몰 유전체층(110)이 형성되고, 상기 매몰 유전체층(110) 위에 비트라인(111)이 제 1 방향으로 형성될 수 있다. 또한, 상기 비트라인(111) 위에 복수의 하부 소스/드레인 전극들(124)을 사이에 두고 복수의 활성 기판 영역(134)이 배치될 수 있다.
상기 복수의 활성 기판 영역(134)은 하나의 수평 연장 부분과 상기 수평 연장 부분의 양 단부에서 수직 방향으로 연장되는 두 개의 수직 연장 부분을 포함하여 전체적으로 U자 모양의 형태를 가질 수 있다. 도 17c에서는 상기 활성 기판 영역(134)이 U자 모양의 형태를 갖는 실시예를 도시하였지만, 뒤에서 설명하는 도 19a 내지 도 19i를 참조하여 설명한 바와 같이 활성 기판 영역(134)은 L자형 또는 뒤집어진(reversed) L자형의 형태를 가질 수도 있다.
상기 활성 기판 영역(134)의 물질에 관해서는 앞서 제조 방법과 관련하여 이미 설명하였으므로 여기서는 상세한 설명을 생략한다.
또, 하나의 활성 기판 영역(134)에 대하여 한 쌍의 워드 라인(194)들이 배치될 수 있다. 상기 워드라인(194)의 연장 방향은 상기 비트라인(111)의 연장 방향과 상이할 수 있으며, 예를 들면, 수직 방향일 수 있다. 상기 한 쌍의 워드 라인(194)은 게이트 절연막(184)을 사이에 두고 상기 활성 기판 영역(134)의 수직 연장 부분의 안 쪽 측면 중의 하나와 각각 접할 수 있다. 또한, 상기 워드 라인(194)은 게이트 절연막(184)을 사이에 두고 상기 활성 기판 영역(134)의 수평 연장 부분의 상부면과 접할 수 있다. 그 결과 상기 워드 라인(194)은 U자형의 활성 기판 영역(134)의 안 쪽에서 좌우 대칭으로 활성 기판 영역(134)에 게이트 절연막(184)을 사이에 두고 내접할 수 있다.
상기 워드라인(194)의 상부에는 분리 절연체(214)와 상부 소스/드레인 전극(224)이 순차 형성될 수 있다. 상기 분리 절연체(214)의 상부 표면은 상기 활성 기판 영역(134)의 수직 연장 부분의 상부면보다 하부에 위치할 수 있다. 그 결과 상기 분리 절연체(214)의 상부에 위치하는 상부 소스/드레인 전극(224)은 상기 활성 기판 영역(134)의 수직 연장 부분의 측면의 적어도 일부 및 상기 수직 연장 부분의 상부면의 적어도 일부와 직접 접촉할 수 있다. 그 결과 상기 상부 소스/드레인 전극(224)과 상기 수직 연장 부분의 접촉 면적이 상기 수직 연장 부분의 상부면의 면적보다 클 수 있다.
상기 한 쌍의 워드 라인들(194) 사이에는 층간 절연막(218)이 위치할 수 있다. 또한, 상기 활성 기판 영역들(134) 사이에도 층간 절연막(242)이 위치할 수 있다. 상기 층간 절연막(218)과 상기 층간 절연막(242)은 동시에 형성되는 것일 수도 있고 이시(異時)에 형성되는 것일 수도 있다. 상기 층간 절연막(218)과 상기 층간 절연막(242)이 이시에 형성되는 것이어도 최종 생성물에서는 서로 식별되지 않을 수 있다.
앞서 언급한 바와 같이 상기 상부 소스/드레인 전극(224)에는 스토리지 노드가 배치될 수 있는데 커패시터가 배치될 수도 있고, 다른 저장 소자, 예를 들면, PRAM, MRAM, FRAM 등이 배치될 수도 있다. 여기서는 커패시터가 배치되는 DRAM의 예를 들었지만 본 발명이 여기에 한정되는 것은 아니다.
이상에서 설명한 실시예의 변형 실시예를 도 18a 및 도 18b를 이용하여 설명한다. 도 18a 및 도 18b는 앞선 실시예의 도 12c 및 도 14c에 대응될 수 있는 단면도들이다. 도 18a에 나타낸 단계보다 앞선 단계들은 앞선 실시예와 공통되므로 여기서는 상세한 설명을 생략한다.
도 18a를 참조하면, 상부 전면에 대하여 CVD와 같은 방법을 이용하여 상부 콘택 물질막(220')을 형성한다. 상기 상부 콘택 물질막(220')은 상기 제 2 층간 절연막(210)과 동등한 높이로 형성될 수 있다. 이를 위하여, 상기 상부 콘택 물질막(220')을 상기 제 2 층간 절연막(210)의 상부 표면보다 충분히 높은 높이까지 형성한 다음 에치백할 수 있다. 상기 에치백은 상기 상부 콘택 물질막(220')의 상부 표면이 상기 제 2 층간 절연막(210)의 상부표면과 동등한 높이가 될 때까지 수행될 수 있다.
이어서 도 18b를 참조하면, 상기 상부 콘택 물질막(220')과 제 2 층간 절연막(210)의 상부 표면 위에 포토레지스트 마스크 패턴을 형성한 다음, 상부 콘택 물질막(220'), 활성 기판 영역(132), 및 하부 소스/드레인 전극 물질막(121)을 자기정렬적으로 식각할 수 있다. 본 식각에 의하여 제 1 방향으로의 소자 분리가 달성될 수 있고, 자기정렬적으로 형성된 활성 기판 영역(134) 및 상부 소스/드레인 전극(220a)을 얻을 수 있다.
이상에서 설명한 실시예의 또 다른 변형 실시예를 도 19a 및 도 19i를 이용하여 설명한다. 도 19a 내지 도 19i는 앞선 실시예의 도 6c, 7c, 8c, 9c, 10c, 11c, 및 12c까지의 공정에 대응될 수 있는 단면도들로서 셀 영역의 트렌치(175)의 부분 확대도이다. 도 19a에 나타낸 단계보다 앞선 단계들은 앞선 실시예와 공통되므로 여기서는 상세한 설명을 생략한다.
도 19a를 참조하면, 리세스(175) 내에 워드라인 물질막(310)을 콘포말하게 형성한다. 상기 워드라인 물질막(310)은 도전성 물질일 수 있으며, 예를 들면, 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔루륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 이상을 포함할 수 있다. 또한, 상기 워드라인 물질막(310)을 위한 도전성 물질은 상기 금속들의 질화물 또는 실리사이드를 더 포함할 수 있다. 상기 폴리실리콘은 불순물 이온으로 도핑될 수 있다.
상기 워드라인 물질막(310)은, 예를 들면, ALD, CVD와 같은 방법을 이용하여 형성될 수 있다.
도 19b를 참조하면, 상기 워드라인 물질막(310)을 에치백하여 서로 분리된 워드라인 물질막(312)으로 만든다. 다시 말해, 상기 리세스의 대향하는 측벽 상의 워드라인 물질막(310)을 서로 분리하여 분리된 워드라인 물질막(312)으로 만든다. 상기 에치백은 이방성 식각 방법에 의할 수 있으며, 예를 들면 반응성 이온 식각 방법을 이용할 수 있다. 이 때, 상기 식각에 의하여 활성 기판 영역(132)의 일부도 식각될 수 있다. 나아가, 상기 건식 식각에 의하여 상기 활성 기판 영역(132)을 관통하여 상기 하부 소스/드레인 전극 물질막(121)의 일부까지 식각될 수도 있다. 도 19b에서는 상기 건식 식각에 의하여 상기 활성 기판 영역(132)을 관통하여 상기 하부 소스/드레인 전극 물질막(121)의 일부까지 식각된 경우를 나타낸다.
도 19c를 참조하면, 리세스(175)의 매립되지 않은 잔여 부분과 게이트 절연막(180)의 상부 전면에 절연막을 형성한 후 이를 평탄화하여 소자 분리막(320)을 형성한다. 상기 소자 분리막(320)은 상기 제 2 하드마스크(171) 및 워드라인 물질막(312)과 식각 선택비를 갖는 물질로 될 수 있으며, 예를 들면, 실리콘 산화물일 수 있다. 상기 평탄화는 예를 들면, 화학적 기계적 연마 또는 에치백에 의하여 수행될 수 있다.
도 19d를 참조하면, 상기 소자 분리막(320)을 에치백하여 워드라인 물질막(312)의 내부로 상기 소자 분리막(322)을 더욱 한정한다. 상기 에치백은 도 19c의 평탄화에 따른 건식 방법에 의할 수도 있지만 습식 방법에 의할 수도 있다. 다만, 상기 에치백이 필수적인 공정은 아닐 수 있다. 상기 에치백을 습식 방법에 의할 경우 식각제로서는 LALTM 용액이 이용될 수 있다.
도 19e를 참조하면, 워드라인 물질막(312)을 에치백하여 각 워드라인(314)들의 상부 표면이 상기 활성 기판 영역(132)의 최상부 표면보다 낮은 레벨을 갖도록 할 수 있다. 상기 에치백은 건식 식각 또는 습식 식각에 의할 수 있으며, 습식 식각에 의할 경우 불산 또는 PAN 식각제에 의해 달성될 수 있다. 상기 PAN 식각제는, 예를 들면, 인산, 물, 초산, 질산이 각각 16 : 2 : 1 : 1로 혼합된 용액일 수 있다. 상기 소자 분리막(322)의 막질이 게이트 절연막(188)의 막질과 공통되는 경우 함께 식각되어 제거될 수 있다.
도 19f를 참조하면, 상기 제 2 하드마스크(171) 사이의 리세스된 공간 내에 층간 절연막(340)을 한정한다. 상기 층간 절연막(340)은 실리콘 산화물일 수 있으며, 예를 들면, CVD에 의하여 실리콘 산화물을 상기 제 2 하드마스크(171) 사이의 리세스 공간 및 상부 표면 전면에 형성한 다음 이를 평탄화하여 얻을 수 있다. 상기 층간 절연막(340)의 물질은 상기 제 2 하드마스크(171)와 식각 선택비를 갖도록 선택될 수 있다.
만일 상기 워드 라인(314)의 상부 표면과 상기 제 2 하드마스크(171)의 상부 표면의 레벨 차이가 입구 폭에 비하여 과도하게 높다면, 형성되는 상기 층간 절연막(340)의 내부에 보이드가 발생할 가능성이 있다. 따라서, 상기 층간 절연막(340)의 내부에 보이드가 형성되는 것을 방지하거나 최소화할 수 있는 공정 조건을 선택할 수 있다.
도 19g를 참조하면, 상기 제 2 하드마스크(171)를 선택적으로 제거할 수 있다. 상기 제 2 하드마스크(171)는 상기 층간 절연막(340)과 식각 선택비를 가지므로 선택적 제거가 가능하다. 상기 선택적 제거에 의하여 상기 층간 절연막(340)의 측면이 노출될 수 있다.
도 19h를 참조하면, 상기 제 1 유전층(141), 게이트 절연막(188) 및 층간 절연막(340)의 노출된 부분을 습식 식각으로 일부 제거할 수 있다. 이 때, 상기 제 1 유전층(141)은 모두 제거될 수 있고, 게이트 절연막(188)과 층간 절연막(340)은 등방성 식각으로 인하여 전 표면에서 식각이 이루어질 수 있다. 그 결과 층간 절연막(342)의 높이와 폭은 식각 이전의 층간 절연막(340)의 높이와 폭과 비교하여 감소될 수 있다. 또한, 상기 층간 절연막(342)이 상기 활성 기판 영역(132)과 접촉하는 부분도 감소하며 상기 층간 절연막(342)의 측벽의 식각에 따라 상기 층간 절연막(342)과 상기 활성 기판 영역(132) 사이에 오목한 리세스가 형성될 수 있다.
앞서 설명한 바와 같이 상기 층간 절연막(340)의 내부에 보이드가 형성될 수 있는데, 도 19h의 등방성 식각에 의하여 보이드가 노출되지 않도록 하는 것이 바람직하다. 만일 보이드가 노출되면 추후 형성되는 상부 콘택 물질이 보이드 내부로 침투할 가능성이 있게 되며, 이 경우 소자 특성이 불량해질 우려가 있다.
도 19i를 참조하면, 이웃하는 층간 절연막(342)의 사이를 상부 소스/드레인 전극(350)으로 매립할 수 있다. 상기 상부 소스/드레인 전극(350)의 가능한 막질은 앞서 상부 콘택 물질막(220)과 관련하여 설명하였으므로 여기서는 상세한 설명을 생략한다. 상기 상부 소스/드레인 전극(350)을 형성하기 위하여 상부 콘택 물질막을 충분한 두께로 형성하고 CMP와 같은 평탄화 방법을 수행하여 소자 분리할 수 있다.
도 19j는 앞서 도 19b와 관련한 설명에서 활성 기판 영역(132)을 관통할 때까지 식각하는 것이 아니라 활성 기판 영역(132)의 일부만을 식각하는 경우에 대한 최종 결과 모습을 나타낸 측단면도이다. 그 결과 소자 분리막(322)은 상기 활성 기판 영역(132)의 전체 두께에 걸쳐서 연장되지 않고 일부 두께에 걸쳐서 연장될 수 있다. 이 경우 상기 활성 기판 영역(132)의 모습은 전체적으로 U자 형태를 유지할 수 있다.
도 19i를 다시 참조하면, 상기 활성 기판 영역(132)은 L자 모양 또는 뒤집혀진(reversed) L자 모양을 갖게됨을 알 수 있다. 또한, 도 19i에서 보는 바와 같이 상기 상부 소스/드레인 전극(350)은 활성 기판 영역(132)의 상부에서 상기 워드 라인(314)의 상부쪽을 향하여, 수평 방향으로 연장될 수 있다. 또한, 상기 상부 소스/드레인 전극(350)은 그 반대쪽으로도 연장될 수 있다. 이 때, 상기 상부 소스/드레인 전극(350)이 연장되는 길이에 있어서, 상기 워드 라인(314)의 상부쪽으로 연장되는 길이가 그 반대쪽으로 연장되는 길이보다 더 길 수 있다.
이하의 도 20a 내지 도 20d는 본 발명의 일부 실시예에 따라 상부 소스/드레인 전극(220b)이 워드 라인(194)의 상부쪽의 반대쪽으로도 연장되는 일 실시예의 제조 방법을 순서에 따라 나타낸 측단면도들이다. 도 20a는 도 18a의 상부 콘택 물질막(220') 대신 희생막(362)을 매립된 것으로서, 상기 소자 분리를 위한 식각(도 18b 참조) 이후에 소자간 절연을 위해 제 3 층간절연막(240)이 형성될 수 있다. 이에 앞선 단계들은 앞선 실시예와 공통되므로 여기서는 상세한 설명을 생략한다.
상기 희생막(362)은 상기 제 2 층간절연막(210)과 식각 선택비를 갖는 물질이면 되고 특별히 한정되지 않는다. 상기 희생막(362)은, 예를 들면, 실리콘 질화막(SiN), 탄소계 물질막, 또는 폴리실리콘 물질막일 수 있다. 상기 희생막(362)을 형성하는 방법은 CVD, PVD, 스핀코팅 등의 방법을 이용할 수 있으며, CMP 또는 에치백과 같은 평탄화 방법을 통해 상부 표면을 평탄화할 수 있다.
도 20b를 참조하면, 상기 식각 선택비를 이용하여 상기 희생막(362)을 제거할 수 있다. 상기 희생막(362)은, 예를 들면, 습식 식각 또는 건식 식각에 의하여 제거될 수 있다. 상기 희생막(362)이 탄소계 물질로 이루어진 경우는 산소 분위기에서의 애슁(ashing)에 의하여 제거될 수도 있다.
도 20c를 참조하면, 등방성 식각을 통해 상기 제 2 층간절연막(210) 및 제 3 층간절연막(240)의 폭들을 감소시킬 수 있다. 상기 등방성 식각은 습식식각으로도 가능하고 건식 식각으로도 가능하다. 상기 습식 식각은 상기 제 2 층간절연막(210) 및 제 3 층간절연막(240)을 식각할 수 있는 식각제를 이용하여 수행될 수 있다. 상기 건식 식각은 라디칼을 이용한 플라스마 식각과 같은 방법에 의하여 수행될 수 있다.
도 20d를 참조하면, 상기 희생층(362)이 제거된 리세스 내에 상부 소스/드레인 전극(220b)을 형성한다. 상기 상부 소스/드레인 전극(220b)을 형성하기 위하여 상부 콘택 물질막(미도시)을 형성한 후 에치백 및/또는 화학적 기계적 평탄화를 수행할 수 있다. 상부 콘택 물질막은 위에서 상세히 설명하였으므로 여기서는 상세한 설명을 생략한다.
도 20d에서 보는 바와 같이, 상부 소스/드레인 전극(220b)이 워드 라인(194)의 상부쪽으로도 연장되지만 그 반대쪽으로도 연장되는 것을 볼 수 있다. 이와 같이 상부 소스/드레인 전극(220b)이 워드 라인(194)의 상부의 반대쪽으로도 연장됨으로써 공정 마진을 증가시킬 수 있고, 우수한 소자 특성을 기대할 수 있다.
도 21은 본 발명의 또 다른 실시예에 따른 메모리 칩(400)을 보여주는 블록도이다.
도 21을 참조하면, 메모리셀 어레이(410)는 전술한 반도체 소자들 또는 메모리 소자들 가운데 어느 하나의 구조를 포함할 수 있다. 메모리셀 어레이(410)는 X-버퍼 & 로우 디코더(420) 및 Y-버퍼 & 칼럼 디코더(430)와 신호를 주고받도록 결합될 수 있다. 메모리셀 어레이(410)의 워드 라인들이 X-버퍼 & 로우 디코더(420)에 연결될 수 있다. 메모리셀 어레이(410)의 비트 라인이 Y-버퍼 & 칼럼 디코더(430)에 연결될 수 있다. 제어 로직(440)은 X-버퍼 & 로우 디코더(420) 및 Y-버퍼 & 칼럼 디코더(430)에 결합되어, 이들을 제어할 수 있다.
도 22는 본 발명의 일 실시예에 따른 메모리 카드(500)를 보여주는 개략도이다.
도 22를 참조하면, 제어기 유닛(510)과 메모리 유닛(520)은 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기 유닛(510)의 명령에 따라서, 메모리 유닛(520)과 제어기 유닛(510)은 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(500)는 메모리 유닛(520)에 데이터를 저장하거나 또는 메모리 유닛(520)으로부터 데이터를 외부로 출력할 수 있다. 예를 들어, 메모리 유닛(520)은 전술한 반도체 소자 또는 메모리 소자를 포함할 수 있다.
이러한 메모리 카드(500)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(500)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 23은 본 발명의 일 실시예에 따른 전자 시스템(600)을 보여주는 개략적인 블록도이다.
도 23을 참조하면, 프로세서(610), 입/출력 장치(630) 및 메모리 유닛(620)은 버스(bus, 640)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서 유닛(610)은 프로그램을 실행하고, 시스템(600)을 제어하는 역할을 할 수 있다. 입/출력 장치(630)는 시스템(600)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(600)은 입/출력 장치(630)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
메모리 유닛(620)은 프로세서 유닛(610)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리 유닛(620)은 전술한 반도체 소자 또는 메모리 소자를 포함할 수 있다.
예를 들어, 이러한 시스템(600)은 메모리 유닛(620)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명은 반도체 산업 분야에 유용하다.
100: 기저 기판 110: 매몰 유전체층
111: 비트라인 111a: 비트라인 물질막
121a, 121: 하부 소스/드레인 전극 물질막
124: 하부 소스/드레인 전극
130, 131, 132, 134: 활성 기판 영역 131a: 활성 기판 영역 물질막
141a, 141: 제 1 유전층 151: 제 1 하드마스크
151a, 170: 하드마스크 물질막 160, 162: 제 1 층간절연막
171: 제 2 하드마스크 175: 리세스
180, 182, 184, 187, 188: 게이트 절연막 190, 192: 워드라인 물질막
194: 워드라인 198: 노드분리를 위한 리세스
210, 210', 216, 218: 제 2 층간절연막 212, 214: 분리 절연체
220, 220', 220b: 상부 콘택 물질막 222: 상부 콘택
224, 350: 상부 소스/드레인 전극 230, 232, 234: 스페이서
240, 240', 242: 제 3 층간절연막 250: 제 2 유전층
270: 스토리지 하부 전극 292: 식각 마스크
310, 312: 워드라인 물질막 314: 워드 라인
320, 322: 소자 분리막 340, 342: 층간절연막
350: 상부 소스/드레인 전극 362: 희생막

Claims (33)

  1. 수직 연장 부분과 수평 연장 부분을 포함하는 활성 기판 영역;
    상기 활성 기판 영역의 하부에 배치되는 하부 소스/드레인 전극;
    상기 활성 기판 영역의 상부에 배치되는 상부 소스/드레인 전극; 및
    게이트 절연막을 사이에 두고 상기 활성 기판 영역과 접하고 있는 워드 라인;
    을 포함하고,
    상기 활성 기판 영역의 수직 연장 부분이 상기 워드 라인의 한 쪽 측면과 접하고, 상기 활성 기판 영역의 수평 연장 부분이 상기 워드 라인의 하부면과 접하며, 상기 활성 기판 영역의 수직 연장 부분은 상기 워드 라인의 상부면보다 더 높게 연장되는 수직형 반도체 소자.
  2. 제 1 항에 있어서,
    상기 활성 기판 영역은 상기 워드 라인과 접하는 측면의 반대쪽 측면에서 워드 라인과 접하지 않는 것을 특징으로 하는 수직형 반도체 소자.
  3. 제 1 항에 있어서,
    상기 상부 소스/드레인 전극이 상기 워드 라인의 상부쪽으로 수평 연장되는 것과 동시에 그 반대쪽으로도 수평 연장되는 것을 특징으로 하는 수직형 반도체 소자.
  4. 제 3 항에 있어서,
    상기 상부 소스/드레인 전극은 상기 워드 라인의 상부쪽으로 수평 연장된 길이가 그 반대쪽으로 수평 연장된 길이보다 더 긴 것을 특징으로 하는 수직형 반도체 소자.
  5. 제 1 항에 있어서,
    상기 워드 라인의 상부에 위치하는 분리 절연체로서, 상기 워드 라인의 상부쪽으로 수평 연장된 상기 상부 소스/드레인 전극의 부분의 하부에 위치하는 분리 절연체를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  6. 제 5 항에 있어서,
    상기 활성 기판 영역의 상부 표면이 상기 분리 절연체의 상부 표면보다 높게 위치하도록 상기 활성 기판 영역이 수직으로 연장되는 것을 특징으로 하는 수직형 반도체 소자.
  7. 제 6 항에 있어서,
    상기 상부 소스/드레인 전극은 상기 활성 기판 영역의 측면의 적어도 일부 및 상기 활성 기판 영역의 상부면의 적어도 일부와 직접 접촉하는 것을 특징으로 하는 수직형 반도체 소자.
  8. 제 5 항에 있어서,
    상기 워드라인의 적어도 하나의 측벽과 상기 분리 절연체의 적어도 하나의 측벽이 자기 정렬적으로 일치하는 것을 특징으로 하는 수직형 반도체 소자.
  9. 제 1 항에 있어서,
    상기 활성 기판 영역의 적어도 하나의 측면과 상기 상부 소스/드레인 전극의 적어도 하나의 측면이 자기정렬된 것을 특징으로 하는 수직형 반도체 소자.
  10. 제 1 항에 있어서,
    상기 활성 기판 영역과 전기적으로 연결된 비트 라인을 더 포함하고,
    상기 비트라인의 연장 방향과 상기 워드 라인의 연장 방향이 상이한 것을 특징으로 하는 수직형 반도체 소자.
  11. 제 10 항에 있어서,
    상기 비트 라인이 상기 활성 기판 영역의 하부에 위치하고, 상기 비트 라인은 매몰 유전체층에 의하여, 상기 매몰 유전체층의 하부에 위치하는 기저 기판과 전기적으로 절연된 것을 특징으로 하는 수직형 반도체 소자.
  12. 기저 기판 위에 형성된 복수의 활성 기판 영역들;
    상기 복수의 활성 기판 영역들과 전기적으로 연결된 비트 라인들;
    상기 각 활성 기판 영역마다 배치된 한 쌍의 워드 라인으로서, 게이트 절연막을 사이에 두고 상기 활성 기판 영역과 각각 접하고 있는 한 쌍의 워드 라인;
    분리 절연체를 사이에 두고 상기 워드 라인의 상부에 위치하는 상부 소스/드레인 전극들;
    을 포함하고,
    상기 활성 기판 영역이 상기 각 워드 라인의 한 쪽 측면 및 상기 각 워드 라인의 하부면과 접하는 것을 특징으로 하는 수직형 반도체 소자.
  13. 제 12 항에 있어서,
    상기 한 쌍의 워드 라인이 층간 절연막에 의하여 전기적으로 상호 절연되는 것을 특징으로 하는 수직형 반도체 소자.
  14. 제 12 항에 있어서,
    상기 각 활성 기판 영역은 수평 방향으로 연장되는 하나의 수평 연장 부분과, 상기 수평 연장 부분의 양 단부에서 수직 방향으로 연장되는 두 개의 수직 연장 부분을 포함하여 U자 모양의 형태를 갖는 것을 특징으로 하는 수직형 반도체 소자.
  15. 제 14 항에 있어서,
    상기 한 쌍의 워드 라인은 각각 상기 게이트 절연막을 사이에 두고 상기 활성 기판 영역의 수직 연장 부분의 안 쪽 측면 중의 하나와 접하는 것을 특징으로 하는 수직형 반도체 소자.
  16. 제 14 항에 있어서,
    상기 한 쌍의 워드 라인의 하부면은 상기 게이트 절연막을 사이에 두고 상기 활성 기판 영역의 수평 연장 부분의 상부면과 각각 접하는 것을 특징으로 하는 수직형 반도체 소자.
  17. 제 12 항에 있어서,
    상기 활성 기판 영역마다 상기 비트라인과 상기 활성 기판 영역 사이에 하부 소스/드레인 전극을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자.
  18. 제 12 항에 있어서,
    상기 분리 절연체의 상부 표면이 상기 활성 기판 영역의 수직 연장 부분의 상부 말단보다 하부에 위치하는 것을 특징으로 하는 수직형 반도체 소자.
  19. 제 18 항에 있어서,
    상기 상부 소스/드레인 전극이 상기 수직 연장 부분의 측면의 적어도 일부 및 상기 수직 연장 부분의 상부면의 적어도 일부와 직접 접촉하는 것을 특징으로 하는 수직형 반도체 소자.
  20. 제 19 항에 있어서,
    상기 상부 소스/드레인 전극과 상기 수직 연장 부분이 접촉한 면적이, 상기 수직 연장 부분의 상부면의 면적보다 큰 것을 특징으로 하는 수직형 반도체 소자.
  21. 기저 기판 상에 제 1 방향으로 연장되는 활성 기판 영역을 형성하는 단계;
    상기 활성 기판 영역 내에 상기 제 1 방향과 상이한 제 2 방향으로 연장되는 리세스를 형성하는 단계;
    상기 활성 기판 영역의 노출된 전면에 게이트 절연막을 형성하는 단계;
    상기 각 리세스 내에 한 쌍의 워드라인 및 상기 워드라인의 상부에 위치하는 분리 절연체들을 형성하는 단계;
    상기 분리 절연체의 상부에 상부 콘택 물질막을 형성하는 단계; 및
    상기 상부 콘택 물질막과 상기 활성 기판 영역을 순차 식각하여 소자 분리하는 단계;
    를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  22. 제 21 항에 있어서,
    상기 소자 분리하는 단계가,
    제 1 방향으로 연장되는 개구부를 갖는 식각 마스크를 통해 상기 상부 콘택 물질막을 식각하는 제 2 방향 소자 분리 단계; 및
    제 2 방향으로 연장되는 개구부를 갖는 식각 마스크를 통해 상기 상부 콘택 물질막 및 활성 기판 영역을 식각하는 제 1 방향 소자 분리 단계;
    를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  23. 제 22 항에 있어서,
    상기 제 2 방향으로 연장되는 개구부를 갖는 식각 마스크를 통해 상기 상부 콘택 물질막 및 활성 기판 영역을 식각하는 제 1 방향 소자 분리 단계에 의하여 상기 식각된 상부 콘택 물질막의 측벽과 상기 활성 기판 영역의 측벽이 자기정렬되는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  24. 제 21 항에 있어서,
    상기 각 리세스 내에 한 쌍의 워드라인 및 상기 워드라인의 상부에 위치하는 분리 절연체들을 형성하는 단계가,
    상기 각 리세스의 적어도 일부를 상기 워드라인 물질층으로 매립하는 단계;
    상기 리세스의 측벽에 분리 절연체를 형성하는 단계; 및
    두 개의 워드라인들을 형성하기 위하여 상기 분리 절연체를 식각 마스크로 이용하여 상기 워드라인 물질층을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  25. 제 24 항에 있어서,
    상기 워드라인 물질층 또는 상기 워드 라인 내에 제 1 방향으로 연장되는, 노드 분리를 위한 리세스를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  26. 제 24 항에 있어서,
    상기 워드 라인의 상부 표면이 상기 활성 기판 영역의 가장 높은 상부 표면보다 낮게 위치하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  27. 제 26 항에 있어서,
    상기 분리 절연체의 상부에 상부 콘택 물질막을 형성하는 단계가,
    상기 분리 절연체의 상부 표면이 상기 활성 기판 영역의 리세스들 사이의 상부 표면보다 낮게 위치하도록 상기 분리 절연체의 일부분을 제거하는 단계; 및
    상기 분리 절연체의 상부에 노출된 상기 활성 기판 영역의 측면 및 상기 활성 기판 영역의 상부 표면의 적어도 일부분과 직접 접촉하도록 상부 콘택 물질막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  28. 제 21 항에 있어서,
    상기 활성 기판 영역의 하부에 상기 활성 기판 영역과 전기적으로 연결되는 비트라인 및 상기 비트라인을 상기 기저 기판과 전기적으로 절연시키기 위한 매몰 유전체층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  29. 제 21 항에 있어서,
    상기 각 리세스 내에 한 쌍의 워드라인 및 상기 워드라인의 상부에 위치하는 분리 절연체들을 형성하는 단계가,
    상기 각 리세스 내에 워드라인 물질층을 콘포말하게(conformally) 형성하는 단계;
    상기 워드라인 물질층을 이방성 식각하여 상기 리세스의 대향하는 측벽상의 워드라인 물질층을 서로 분리함으로써 워드 라인을 형성하는 단계; 및
    상기 워드 라인의 상부에 분리 절연체를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  30. 제 29 항에 있어서,
    상기 워드 라인의 상부에 분리 절연체를 형성하는 단계가,
    상기 워드 라인의 상부 표면이 상기 활성 기판 영역의 최상부 표면보다 아래에 위치하도록 식각하는 단계;
    상기 워드 라인의 상부에 층간 절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  31. 제 30 항에 있어서,
    상기 층간 절연막의 측면을 노출시키는 단계; 및
    상기 측면이 노출된 층간 절연막을 등방성 식각하여 상기 활성 기판 영역의 측면의 적어도 일부를 노출시키는 단계;
    를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  32. 제 21 항에 있어서,
    상기 기저 기판 상에 제 1 방향으로 연장되는 활성 기판 영역을 형성하는 단계가,
    상기 활성 기판 영역 물질막 위에 제 1 하드마스크를 형성하는 단계; 및
    상기 활성 기판 영역을 형성하기 위하여 상기 제 1 하드마스크를 식각 마스크로 하여 상기 활성 기판 영역 물질막을 식각하는 단계;
    를 포함하고,
    상기 제 2 방향으로 연장되는 리세스를 형성하는 단계 이전에 상기 제 1 하드마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  33. 제 32 항에 있어서,
    상기 제 2 방향으로 연장되는 리세스를 형성하는 단계 이전에 상기 제 2 방향으로 연장되는 리세스를 형성하기 위한 제 2 하드마스크를 형성하는 단계를 더 포함하고,
    상기 각 리세스 내에 한 쌍의 워드라인 및 상기 워드라인의 상부에 위치하는 분리 절연체들을 형성하는 단계가,
    상기 각 리세스 내에 매립되고 상기 한 쌍의 워드 라인을 절연시키기 위한 층간 절연막을 형성하는 단계; 및 상기 제 2 하드마스크를 제거하는 단계;
    를 포함하고,
    상기 소자 분리하는 단계가,
    제 1 방향으로 연장되는 개구부를 갖는 식각 마스크를 통해 상기 상부 콘택 물질막을 식각하는 제 2 방향 소자 분리 단계; 및
    제 2 방향으로 연장되는 개구부를 갖는 식각 마스크를 통해 상기 상부 콘택 물질막 및 활성 기판 영역을 식각하는 제 1 방향 소자 분리 단계;
    를 포함하고,
    상기 제 2 방향으로 연장되는 개구부를 갖는 식각 마스크는 상기 제 2 하드마스크를 제거하는 단계 이후에 상기 제 2 하드마스크가 있던 부분의 적어도 일부를 노출시키는 스페이서형 식각 마스크인 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
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