JP2020047634A - パターン形成方法、マスタテンプレートおよびテンプレートの製造方法 - Google Patents

パターン形成方法、マスタテンプレートおよびテンプレートの製造方法 Download PDF

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Abstract

【課題】ウェハ上またはテンプレート上でループの切断を必要としない側壁転写プロセスを用いたパターン形成方法を提供する。【解決手段】実施形態によれば、まず、本体パターン部と、前記本体パターン部から前記本体パターン部よりもサイズが小さくなるように形状が変調されたパターン変調部と、を有するラインパターンを含む第１膜が加工対象上に形成される。ついで、前記第１膜が形成された前記加工対象上に第２膜が形成され、前記第１膜の上面が露出するように前記第２膜がエッチバックされる。その後、前記第１膜が除去され、前記第２膜をマスクにして前記加工対象が加工される。【選択図】図１−１

Description

本発明の実施形態は、パターン形成方法、マスタテンプレートおよびテンプレートの製造方法に関する。
インプリント法で使用されるテンプレートを、側壁転写プロセスで作製する技術が知られている。
側壁転写プロセスでパターンを形成すると、隣接する２つのパターンの端部間が接続され、ループ構造となる。従来技術では、ループ構造を有するテンプレートのパターンをウェハ上に転写した後、ループを切断していた。
特開２０１０−２３９００９号公報
本発明の一つの実施形態は、ウェハ上またはテンプレート上でループの切断を必要としない側壁転写プロセスを用いたパターン形成方法、マスタテンプレートおよびテンプレートの製造方法を提供することを目的とする。
本発明の一つの実施形態によれば、まず、本体パターン部と、前記本体パターン部から前記本体パターン部よりもサイズが小さくなるように形状が変調されたパターン変調部と、を有するラインパターンを含む第１膜が加工対象上に形成される。ついで、前記第１膜が形成された前記加工対象上に第２膜が形成され、前記第１膜の上面が露出するように前記第２膜がエッチバックされる。その後、前記第１膜が除去され、前記第２膜をマスクにして前記加工対象が加工される。
図１−１は、第１の実施形態によるパターン形成方法の手順の一例を模式的に示す上面図である（その１）。 図１−２は、第１の実施形態によるパターン形成方法の手順の一例を模式的に示す上面図である（その２）。 図２は、第１の実施形態によるレジストパターンの一例を示す図である。 図３−１は、第１の実施形態によるパターン形成方法の手順の一例を模式的に示す断面図である（その１）。 図３−２は、第１の実施形態によるパターン形成方法の手順の一例を模式的に示す断面図である（その２）。 図４−１は、描画データの一例を示す図である（その１）。 図４−２は、描画データの一例を示す図である（その２）。 図５は、設計寸法に対する現像後のレジスト高さの関係の一例を示す図である。 図６は、第１の実施形態によるパターン変調部を有するレジストパターンのサイズと側壁スペーサ膜のサイズとの関係の一例を示す図である。 図７は、第２の実施形態によるパターン形成方法の手順の一例を模式的に示す断面図である。 図８は、第３の実施形態によるマスタテンプレートの構成の一例を示す図である。 図９は、第３の実施形態によるマスタテンプレートの形成される凹パターンの一例を示す図である。
以下に添付図面を参照して、実施形態にかかるパターン形成方法、マスタテンプレートおよびテンプレートの製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられるテンプレートの断面図は模式的なものであり、層の厚みと幅との関係、または各層の厚みの比率などは現実のものとは異なる場合がある。
（第１の実施形態）
図１−１〜図１−２は、第１の実施形態によるパターン形成方法の手順の一例を模式的に示す上面図である。図２は、第１の実施形態によるレジストパターンの一例を示す図であり、（ａ）は上面図を示し、（ｂ）は斜視図を示している。図３−１〜図３−２は、第１の実施形態によるパターン形成方法の手順の一例を模式的に示す断面図であり、図２（ｂ）に示される１つのレジスト芯材中の断面ＣＳ−Ａの部分、断面ＣＳ−Ｂの部分、および断面ＣＳ−Ｃの部分を示している。なお、図１−１〜図１−２では、テンプレート基板上の側壁転写プロセスを用いて形成される一部の領域のみを示している。
まず、図１−１（ａ）と図３−１（ａ）に示されるように、テンプレート基板１０上にハードマスク膜１１を成膜し、ハードマスク膜１１上にレジスト１２を塗布する。テンプレート基板１０は、例えば矩形状を有する石英基板によって構成される。ハードマスク膜１１は、例えばクロム膜によって構成される。テンプレート基板１０およびハードマスク膜１１は、加工対象の一例である。ついで、電子線描画によって、レジスト１２上にパターンを描画する。これにより、レジスト１２中には、描画された領域１２ａと、描画されなかった領域１２ｂと、が形成される。
図１−１（ａ）の例では、描画された領域１２ａは、複数のラインパターンが並行して配置されたラインアンドスペース状のパターンとなる場合が図示されている。また、描画された領域１２ａのラインパターンの両端部が細くなるように、描画された領域１２ａが描画されている。なお、ラインアンドスペース状のパターンとして、直線状のラインパターンが並行に配置されている場合だけではなく、引出配線、引き回されている配線、Ｕ字形状の配線が延在方向に交差する方向に配置されているものも含まれる。また、並行するラインパターン間を接続するパターンがある場合でも、接続するパターンを除いた部分をラインパターンとみなすことができる。
このとき、ループカットしたい所定の位置において、描画データ上で本体パターン部より細く設計された描画データを予め作成しておき、この描画データを用いて電子線描画を行う。レジスト１２（ポジ型、ネガ型）によって変わるが、この例では、パターンを残しておきたい領域が描画される。すなわち、パターンを残しておきたい領域に電子線が照射される。
図４−１〜図４−２は、描画データの一例を示す図である。描画データ３００は、電子線描画装置でパターンを描画する際に使用されるデータであり、電子線を描画する位置を２次元面内で規定したデータである。この例では、電子線で描画される描画領域３２０は、現像時にレジストが残される領域である。また、電子線で描画されない非描画領域３１０は、現像時に除去される領域である。ここでは、描画領域３２０がラインパターンである場合を例に挙げている。
図４−１（ａ）の描画データでは、ラインパターンの描画領域３２０の両端で、本体パターン部３２１よりも幅が連続的に細くなるパターン変調部３２２が設けられるように描画領域３２０がレイアウトされている。本体パターン部３２１の延在方向の輪郭を構成する辺に垂直な方向とパターン変調部３２２の輪郭を構成する辺とがなす角度θは、６０°以下であることが望ましい。ここでは、パターン変調部３２２の２つの辺が本体パターン部３２１の延在方向に垂直な方向と角度θとなるように本体パターン部３２１の２つの辺に対して配置されている。また、パターン変調部３２２の先端部の幅Ｗｍは、本体パターン部の径の７０％以下であることが望ましい。
なお、ここでは、ラインパターンの両端部にパターン変調部３２２を設ける場合を示したが、パターン変調部３２２は、ラインパターンの任意の位置に設けることができる。パターン変調部３２２は、ループカットを行いたい位置、あるいはラインパターンを区切りたい位置に設けられる。また、パターン変調部３２２の形状は、図４−１（ａ）に示されるものに限られず、種々のものを用いることができる。
図４−１（ｂ）〜図４−２（ｈ）では、ラインパターンの端部ではない位置にパターン変調部３２２が設けられる場合を例示している。図４−１（ｂ）では、パターン変調部３２２は、図４−１（ａ）に示されるパターン変調部３２２と同様に端部が細くなった構造を有する。
図４−１（ｃ）では、図４−１（ｂ）の場合で、対向して隣接するパターン変調部３２２の先端間が接続部３２５によって接続されるように、描画領域３２０がレイアウトされている。接続部３２５の幅Ｗ１は、本体パターン部の径の７０％以下であることが望ましい。
図４−１（ｄ）では、パターン変調部３２２の一方の辺が本体パターン部３２１の延在方向に平行な辺と角度θとなるように、パターン変調部３２２の一方の辺が本体パターン部３２１の一方の辺に対して配置されている。パターン変調部３２２の他方の辺と本体パターン部３２１の他方の辺とは、直線となっている。そして、対向して隣接するパターン変調部３２２の先端間が接続されている。すなわち、ライン状の描画領域３２０のパターン変調部３２２の配置領域で、片側だけ描画領域３２０が欠けたレイアウトとなっている。パターン変調部３２２の先端部の幅Ｗ２は、本体パターン部の径の７０％以下であることが望ましい。
図４−２（ｅ）では、図４−１（ｄ）の描画データ３００で、対向して隣接するパターン変調部３２２の先端間に接続部３２５が設けられた場合が示されている。この時の接続部３２５の幅Ｗ１は、本体パターン部の径の７０％以下であることが望ましい。
図４−２（ｆ）では、図４−１（ｃ）の描画データ３００で、描画領域３２０の欠けている部分が直線ではなく、曲線によって構成される場合が示されている。この場合のパターン変調部３２２の先端部の幅Ｗ２は、本体パターン部の径の７０％以下であることが望ましい。
図４−２（ｇ）と図４−２（ｈ）では、ライン状の描画領域３２０を分断する場合に、パターン変調部３２２に２つのエッジができるように描画領域３２０がレイアウトされる。図４−２（ｇ）では、パターン変調部３２２の端部は、Ｕ字状の曲線となっている。また、図４−２（ｈ）では、図４−２（ｇ）の場合で、パターン変調部３２２の端部が、Ｖ字状の直線となっている。これらの場合で、エッジの幅は、本体パターン部の径の７０％以下であることが望ましい。なお、ここでは、電子線を照射した領域がパターンとして残される場合を示したが、電子線を照射した領域が除去されるものであってもよい。この場合には、描画領域３２０と非描画領域３１０とが入れ替わることになる。
ついで、図１−１（ｂ）と図３−１（ｂ）に示されるように、レジスト１２の現像処理を行う。これによって、描画されなかった領域１２ｂが除去され、描画された領域１２ａがハードマスク膜１１上に残される。現像処理では、本体パターン部よりも細く形成された部分のレジスト１２の上部が膜減りしやすいという溶解特性を利用して、現像後に、所定の位置で高さおよび寸法の変調が施されたレジスト芯材が形成される。ここでは、後述する後の工程で側壁スペーサ膜が側面に配置される本体パターン部１２１と、側壁スペーサ膜が一部に配置されないパターン変調部１２２と、を有するレジスト芯材１２０が形成される。
図２に示されるように、本体パターン部１２１では幅と高さが一定であるが、両端部において、幅と高さが減少していくレジスト芯材１２０が形成される。なお、以下では、図２（ｂ）の断面ＣＳ−Ａで示されるレジスト芯材１２０をレジスト芯材１２０Ａと表記し、断面ＣＳ−Ｂで示されるレジスト芯材１２０をレジスト芯材１２０Ｂと表記し、断面ＣＳ−Ｃで示されるレジスト芯材１２０をレジスト芯材１２０Ｃと表記する。
図５は、設計寸法に対する現像後のレジスト高さの関係の一例を示す図であり、（ａ）は設計寸法が第１値Ｗ（例えば３０ｎｍ）以上の場合の図であり、（ｂ）は設計寸法が第１値Ｗ未満の場合の図である。図５（ａ）に示されるように、レジストパターンの設計寸法が第１値以上の幅が広い領域の場合には、現像時のレジスト１２の上部の膜減りは略一定であり、略同じ高さとなる。一方、図５（ｂ）に示されるように、レジストパターンの設計寸法が第１値未満の場合には、設計寸法が小さくなるにしたがって、現像時のレジスト１２の上部の膜減りが増加し、その結果、現像後のレジスト高さが減少する。図５（ｂ）において、現像後のレジスト高さ（レジスト１２の膜厚）をＲｐとし、本体パターン部１２１の設計寸法をａとすると、現像後レジスト高さは、設計寸法の減少と共に減少する関数で表される。つまり、図４−１〜図４−２に示されるような本体パターン部３２１の幅よりも細い部分を有するパターン変調部３２２を有する描画データ３００を用いてレジスト１２にパターンを描画することで、レジスト１２の現像時にセルフアライメントで自然に幅が細い部分のレジスト芯材１２０の高さを低くすることができる。
その後、このレジスト芯材１２０を用いて側壁転写プロセスによって、より微細なラインパターンを形成する処理が行われる。図１−１（ｃ）と図３−１（ｃ）に示されるように、レジスト芯材１２０が配置されたハードマスク膜１１上に側壁スペーサ膜１３を形成する。側壁スペーサ膜１３は、例えば酸化膜である。側壁スペーサ膜１３は、レジスト芯材１２０上にコンフォーマルに形成される。側壁スペーサ膜１３の厚さは、例えばテンプレート基板１０に形成するパターンの幅とすることができる。
ついで、図１−１（ｄ）と図３−１（ｄ）に示されるように、ＲＩＥ（Reactive Ion Etching）法などの異方性エッチングによって、側壁スペーサ膜１３をエッチバックする。この時、一部分を除いてレジスト芯材１２０の上面上およびレジスト芯材１２０間のハードマスク膜１１上の側壁スペーサ膜１３がエッチバックされるとともに、レジスト芯材１２０の所定の位置でも、側壁スペーサ膜１３がエッチバックされる。その結果、ラインパターンの両端部などの所定の位置では、側壁スペーサ膜１３が除去されており、側壁スペーサ膜１３がレジスト芯材を囲うようなループ状のパターンが形成されることがない（これをループカットと称する）。例えば、図３−１（ｄ）に示されるように、本体パターン部１２１の断面ＣＳ−Ａでは、レジスト芯材１２０Ａの上面が露出しているが、側面は側壁スペーサ膜１３が残されている。また、パターン変調部１２２の断面ＣＳ−Ｂ，ＣＳ−Ｃでは、レジスト芯材１２０Ｂ，１２０Ｃの側面および上面の側壁スペーサ膜１３が除去されている。すなわち、レジスト芯材１２０の本体パターン部１２１の側面にのみ側壁スペーサ膜１３が残された状態となる。
その後、図１−２（ｅ）と図３−２（ｅ）に示されるように、レジスト剥離技術によってレジスト芯材１２０を除去する。これによって、ハードマスク膜１１上に側壁スペーサ膜１３による複数のラインパターンが並行して配置された状態となる。また、パターン変調部１２２が形成されていた領域では、側壁スペーサ膜１３はすでに除去されているので、図３−２（ｅ）の断面ＣＳ−Ｂ，ＣＳ−Ｃに示されるように、ハードマスク膜１１上には何も存在しない状態となっている。
ついで、図１−２（ｆ）と図３−２（ｆ）に示されるように、側壁スペーサ膜１３をマスクとして、ＲＩＥ法などの異方性エッチングによって、ハードマスク膜１１を加工する。これによって、側壁スペーサ膜１３の形状がハードマスク膜１１に転写される。さらに、図１−２（ｇ）と図３−２（ｇ）に示されるように、得られたハードマスク膜１１のパターンをマスクとして、ＲＩＥ法などの異方性エッチングによって、テンプレート基板１０を加工する。テンプレート基板１０は、所定の深さまで加工される。これによって、テンプレート基板１０に凹部が形成される。その後、図１−２（ｈ）と図３−２（ｈ）に示されるように、ハードマスク膜１１を剥離することで、マスタテンプレート１０１が得られる。マスタテンプレート１０１は、レプリカテンプレートを作製する際に使用され、レプリカテンプレートの鋳型となるテンプレートである。
ここで、図１−１（ｂ）、図２および図３−１（ｂ）における高さ変調されたレジスト芯材１２０の幅と高さについて説明する。図６は、第１の実施形態によるパターン変調部を有するレジストパターンのサイズと側壁スペーサ膜のサイズとの関係の一例を示す図であり、（ａ）は上面図であり、（ｂ）は側面図である。本体パターン部１２１の幅をＷ１１とし、パターン変調部１２２では、幅がＷ１１よりも連続的に減少していくものとする。本体パターン部１２１の幅Ｗ１１の設計寸法は、電子線用レジストの解像性能の限界である２０ｎｍ以上である。
図５（ａ）より、幅Ｗ１１の本体パターン部１２１では、レジストを現像すると、現像後レジスト高さはＨ１となる。また、図５（ｂ）より、幅Ｗ１１よりも狭いパターン変調部１２２では、レジストを現像すると、現像後レジスト高さはＨ１よりも低い値となる。
この様なレジスト芯材１２０上に側壁スペーサ膜１３が、本体パターン部１２１の側面での厚さがＴ１となるようにコンフォーマルに形成されるものとする。この時、本体パターン部１２１の上面にも厚さＴ１の側壁スペーサ膜１３が形成される。
側壁転写プロセスでは、レジスト芯材１２０の上面に形成された側壁スペーサ膜１３が完全に除去されるように、エッチバックが行われる。第１の実施形態では、このエッチバックの際に、パターン変調部１２２の側面に形成された側壁スペーサ膜１３も除去されるようにする。エッチバック時の側壁スペーサ膜１３のオーバエッチング量をΔＴ１［％］とすると、エッチバックで除去される側壁スペーサ膜１３の厚さＥは、次式（１）で示される。
Ｅ＝Ｔ１×（１００＋ΔＴ１）／１００ ・・・（１）
この側壁スペーサ膜１３の厚さＥよりも厚いレジスト芯材１２０を有する領域では、レジスト芯材１２０の側面に側壁スペーサ膜１３が残されることになる。また、この側壁スペーサ膜１３の厚さＥよりも薄いレジスト芯材１２０を有する領域では、レジスト芯材１２０の側面の側壁スペーサ膜１３は除去されることになる。そのため、（１）式で示される厚さＥと同じレジスト高さＲｐを有する位置が、側壁スペーサ膜１３が残される領域と除去される領域の境界となる。つまり、パターン変調部１２２では、レジスト高さＲｐが次式（２）を満たす領域を含んでいる。
Ｒｐ＜Ｔ１×（１００＋ΔＴ１）／１００ ・・・（２）
また、このレジスト高さＲｐとなるレジストパターンの設計寸法は、図５（ｂ）のグラフから求められる。その結果、（２）式を満たすレジスト高さとするためのレジストパターンの設計寸法ａｐは、本体パターン部１２１の設計寸法（幅）Ｗ１１よりも小さいサイズとなる。そして、この設計寸法ａｐとなるように、図４に示される描画データが形成されることになる。
第１の実施形態では、テンプレート基板１０上に塗布したレジスト１２に、ループカットしたい領域で、本体パターン部１２１から幅を狭くしたパターン変調部１２２を有するように電子線描画を行う。レジスト１２を現像すると、幅が狭くなる領域では現像後レジスト高さも低くなる。この現像したレジスト芯材１２０を形成したテンプレート基板１０上に側壁スペーサ膜１３を形成し、側壁スペーサ膜１３をエッチバックする。側壁スペーサ膜１３の厚さをＴ１とし、エッチバック時のオーバエッチング量をΔＴ１［％］としたときに、レジスト高さＲｐが（２）式を満たす領域がパターン変調部１２２に含まれるようにした。
これによって、エッチバック時に、（２）式を満たすレジスト芯材１２０のパターン変調部１２２の側面に形成された側壁スペーサ膜１３は、エッチバック時に除去される。その結果、通常の方法では、レジスト芯材１２０の周囲にループ状の側壁スペーサ膜１３が形成されてしまうが、第１の実施形態の方法では、ループ状の側壁スペーサ膜１３は形成されず、ラインアンドスペース状の側壁スペーサ膜１３が形成されることになる。つまり、ループ状の側壁スペーサ膜１３をラインアンドスペース状のパターンにするためのループカット処理が不要になる。その結果、テンプレート、またはテンプレートを用いて製造される半導体装置の製造コストを低減することができるという効果を有する。
（第２の実施形態）
図７は、第２の実施形態によるパターン形成方法の手順の一例を模式的に示す断面図である。この図７は、図３−１および図３−２と同様に、図２（ｂ）に示される１つのレジスト芯材１２０中の断面ＣＳ−Ａ，ＣＳ−Ｂ，ＣＳ−Ｃの部分を同時に示している。
第１の実施形態の図１−１（ｂ）および図３−１（ｂ）までと同様に、ハードマスク膜１１を介してレジスト１２を塗布したテンプレート基板１０上に電子線描画によってパターンを描画し、現像して、レジスト芯材１２０を形成する。その後、図７（ａ）に示されるように、レジスト芯材１２０をＲＩＥ法などの異方性エッチングによってエッチバックする。これによって、レジスト芯材１２０は丸みを帯びた形状になる。本体パターン部１２１のレジスト芯材１２０Ａは、上部が丸みを帯びた形状となり、それ以外の部分は基板面に対して垂直な側壁を有している。また、パターン変調部１２２のレジスト芯材１２０Ｂ，１２０Ｃは、高さ方向全体にわたって丸みを帯びた形状となる。
パターン変調部１２２におけるレジスト芯材１２０の延在方向と垂直な面内において、レジスト芯材１２０が微分可能な関数ｆ（ｘ）で表される断面形状を有するように、エッチバックされる。エッチバック時の条件によって、レジスト芯材１２０の断面形状を制御することができる。第２の実施形態では、パターン変調部１２２におけるレジスト芯材１２０の断面での輪郭を表す曲線ｆ（ｘ）の接線とテンプレート基板１０の上面とのなす角度が、断面の全範囲で０°以上６５°以下となるエッチバック条件でエッチバック処理がなされる。
その後、図７（ｂ）に示されるように、レジスト芯材１２０が配置されたハードマスク膜１１上に側壁スペーサ膜１３を形成する。側壁スペーサ膜１３は、レジスト芯材１２０上にコンフォーマルに形成される。側壁スペーサ膜１３の厚さは、例えばテンプレート基板１０に形成するパターンの幅とすることができる。
ついで、図７（ｃ）に示されるように、ＲＩＥ法などの異方性エッチングによって、側壁スペーサ膜１３をエッチバックする。第１の実施形態と同様に、一部分を除いてレジスト芯材１２０の上面上およびレジスト芯材１２０間のハードマスク膜１１上の側壁スペーサ膜１３がエッチバックされるとともに、レジスト芯材１２０の所定の位置、すなわちパターン変調部１２２でも、側壁スペーサ膜１３がエッチバックされる。その結果、ラインパターンの両端部などの所定の位置では、側壁スペーサ膜１３がカットされており、側壁スペーサ膜１３によってループ状のパターンが形成されることがない。これによって、レジスト芯材１２０の本体パターン部１２１の側面にのみ側壁スペーサ膜１３が残される。
スパッタリングイールドは、加工対象の面に対するスパッタ粒子の入射角によって変化し、通常、入射角が４５°〜６０°のときにスパッタリングイールドが最大となる。すなわち、入射角が９０°の時よりも入射角が４５°〜６０°のときの方がスパッタリングイールドは大きくなる。そこで、第２の実施形態では、パターン変調部１２２におけるレジスト芯材１２０の断面での輪郭を表す曲線ｆ（ｘ）の接線とテンプレート基板１０の上面とのなす角度をθ（ｘ）とし、レジスト芯材１２０の持つスパッタイールドをＹ（θ（ｘ））としたときに、パターン変調部１２２には、Ｙ（θ（ｘ））≧Ｙ（９０°）となる部分が含まれるようにしている。
例えば、図７（ａ）では、パターン変調部１２２のレジスト芯材１２０Ｂ，１２０Ｃの断面の輪郭を表す曲線ｆ（ｘ）の接線とテンプレート基板１０の上面とのなす角度が０°以上６５°以下となるような輪郭とされる。そのため、パターン変調部１２２の各位置において、スパッタ粒子は、９０°ではない、スパッタリングイールドが最大となる入射角度付近で入射することになる。一方、本体パターン部１２１では、上面は丸みを帯びているので、上面の各位置において、パターン変調部１２２と同様にスパッタ粒子の入射角は、９０°ではない角度で入射するが、側面は、テンプレート基板１０の基板面に垂直であるので、略エッチングされない。このように、本体パターン部１２１とパターン変調部１２２とで、スパッタリングイールドが異なる状況が作り出される。つまり、パターン変調部１２２の方が本体パターン部１２１に比してスパッタリングされ易い状況が作り出される。これによって、パターン変調部１２２の上面および側面に形成された側壁スペーサ膜１３は、本体パターン部１２１の上面の側壁スペーサ膜１３を除去する間に除去されることになる。その後は、第１の実施形態の図１−２（ｅ）および図３−２（ｅ）以降の処理と同様の処理が行われる。
なお、ここではレジスト芯材１２０を丸みを帯びた形状にさせる処理として、現像後のレジスト芯材１２０を異方性エッチングによってエッチバックさせる場合を説明したが、本実施形態がこれに限定されるものではない。例えば、ガラス転移温度Ｔｇを超える温度でレジスト２０を加熱してもよいし、電子線などのエネルギ線をレジスト２０に照射してもよいし、レジスト２０を溶解する薬液でウェット処理してもよい。エネルギ線を照射する場合には、パターン変調部１２２のみを照射してもよい。また、ウェット処理を行う場合には、所望の位置、例えばパターン変調部１２２でレジスト芯材１２０に親水化処理を行い、Ｈ2ＳＯ4＋Ｈ2Ｏ2等の薬液を用いて、レジスト芯材１２０を丸み帯びた形状にさせることができる。
第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
上記した説明では、側壁転写プロセスを用いてマスタテンプレートを作製する過程で生じるループを、ループカット工程を用いることなくカットすることができるパターン形成方法について説明した。しかし、マスタテンプレート上ではなく、レプリカテンプレート上で生じるループをループカット工程を用いることなくカットすることができるようにしてもよい。
図８は、第３の実施形態によるマスタテンプレートの構成の一例を示す図であり、（ａ）は上面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。図９は、第３の実施形態によるマスタテンプレートの形成される凹パターンの一例を示す図であり、（ａ）は斜視図であり、（ｂ）は上面図であり、（ｃ）は（ｂ）のＢ−Ｂ断面図である。
図８に示されるように、マスタテンプレート１５０は、矩形状のテンプレート基板１５１と、テンプレート基板１５１の一方の面の中央部付近に設けられる台座部１５３と、を備える。
テンプレート基板１５１は、例えば矩形の平板状の構造を有する。テンプレート基板１５１は、石英ガラスなどによって構成される。
台座部１５３は、周囲より突出した台状の構造を有する。台座部１５３は、平面視上、矩形状を有する。台座部１５３のパターン形成面１５３ａには、インプリント処理時に図示しない被加工物上のレジストと接触する凹凸パターンが設けられる。
テンプレート基板１５１の台座部１５３が配置される面に対向する面にはざぐり部１５２が設けられる。ざぐり部１５２は、台座部１５３を含む領域に設けられる。ざぐり部１５２は、平面視上、円形状を有する。
図９に示されるように、マスタテンプレート１５０のパターン形成面１５３ａの一部の領域には、レプリカテンプレート上で側壁転写プロセスを用いてパターンを形成する場合のレジスト芯材を形成するための凹パターン１５５が設けられた構造を有する。凹パターン１５５は、例えば並行して配置された複数のライン状の凹部１５５ａを有する。ライン状の凹部１５５ａは、本体パターン部１５６と、パターン変調部１５７と、を有する。パターン変調部１５７は、本体パターン部１５６と接する部分から幅が減少するとともに、深さも減少する。なお、パターン変調部１５７の幅は、インプリント処理時にレジストが充填されるサイズとされる。これによって、マスタテンプレート１５０をレプリカテンプレート基板上にレジストを介して押し付けて固化させた時に、第１の実施形態の図２で説明したような形状を有するレジスト芯材１２０が形成される。
第３の実施形態では、マスタテンプレート１５０は、本体パターン部１５６と、本体パターン部１５６と接する部分から幅が減少するとともに深さも減少するパターン変調部１５７と、を有するライン状の凹部１５５ａを備える。これによって、レプリカテンプレート基板上に側壁転写プロセスを用いてパターンを形成する場合に、ループカット工程が不要なレジスト芯材１２０を作成することができるという効果を有する。
なお、上記した例では、例えば図２で、パターン変調部１２２は、本体パターン部１２１から連続的に幅と高さとが減少する場合を示した。しかし、実施形態がこれに限定されるものではない。例えば、パターン変調部１２２は、本体パターン部１２１から段階的に幅と高さとが減少するものであってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０，１５１ テンプレート基板、１１ ハードマスク膜、１２ レジスト、１２ａ 描画された領域、１２ｂ 描画されなかった領域、１３ 側壁スペーサ膜、２０ レジスト、１０１，１５０ マスタテンプレート、１２０，１２０Ａ，１２０Ｂ，１２０Ｃ レジスト芯材、１２１，１５６，３２１ 本体パターン部、１２２，１５７，３２２ パターン変調部、１５５ 凹パターン、１５５ａ 凹部、３００ 描画データ、３１０ 非描画領域、３２０ 描画領域、３２５ 接続部。

Claims (15)

  1. 本体パターン部と、前記本体パターン部から前記本体パターン部よりもサイズが小さくなるように形状が変調されたパターン変調部と、を有するラインパターンを含む第１膜を加工対象上に形成し、
    前記第１膜が形成された前記加工対象上に第２膜を形成し、
    前記第１膜の上面が露出するように前記第２膜をエッチバックし、
    前記第１膜を除去し、
    前記第２膜をマスクにして前記加工対象を加工するパターン形成方法。
  2. 前記第１膜の形成では、前記本体パターン部の高さよりも前記パターン変調部の高さが低くなるように前記パターン変調部が形成される請求項１に記載のパターン形成方法。
  3. 前記第１膜の形成では、前記第２膜のエッチバック時でのエッチング量以下の高さとなる領域を含むように前記パターン変調部が形成される請求項２に記載のパターン形成方法。
  4. 前記第１膜の形成では、前記パターン変調部が前記本体パターン部から連続的に幅が減少するように形成される請求項１から３のいずれか１つに記載のパターン形成方法。
  5. 前記第１膜の形成の後で前記第２膜の形成の前に、前記ラインパターンの延在方向に垂直な方向で前記パターン変調部での前記第１膜を、丸みを帯びた形状に加工する請求項１から４のいずれか１つに記載のパターン形成方法。
  6. 前記第１膜は、前記ラインパターンの延在方向に垂直な方向における前記パターン変調部の断面形状は微分可能な関数ｆ（ｘ）によって表される請求項５に記載のパターン形成方法。
  7. 前記関数ｆ（ｘ）の接線と前記加工対象の上面とのなす角度をθ（ｘ）とし、前記第１膜の持つスパッタイールドをＹ（θ（ｘ））としたときに、前記パターン変調部は、Ｙ（θ（ｘ））≧Ｙ（９０°）となる箇所を含む請求項６に記載のパターン形成方法。
  8. 前記第１膜の加工では、前記第１膜をエッチバックする請求項５から７のいずれか１つに記載のパターン形成方法。
  9. 前記第１膜の加工では、所定の位置の前記第１膜に親水化処理を行い、薬液を用いて前記第１膜を溶解させる請求項５から７のいずれか１つに記載のパターン形成方法。
  10. 前記第１膜の加工では、ガラス転移温度を超える温度まで前記第１膜を加熱する請求項５から７のいずれか１つに記載のパターン形成方法。
  11. 前記第１膜の加工は、
    前記加工対象上に電子線レジストを塗布し、
    前記本体パターン部と、前記パターン変調部と、を有する前記ラインパターンが配置されるように前記電子線レジストに描画し、
    前記電子線レジストを現像して前記ラインパターンを含む前記第１膜を形成する請求項１から１０のいずれか１つに記載のパターン形成方法。
  12. 前記描画では、前記本体パターン部の第１幅よりも小さい幅が前記パターン変調部に含まれるように、前記パターン変調部が描画される請求項１１に記載のパターン形成方法。
  13. 前記第１膜の加工は、
    前記加工対象上にレジストを塗布し、
    前記本体パターン部と、前記パターン変調部と、を有する前記ラインパターンに対応する凹部を含むテンプレートを前記レジストに接触させた状態で前記レジストを固化して前記第１膜を形成する請求項１から１０のいずれか１つに記載のパターン形成方法。
  14. テンプレート基板上に電子線レジストを塗布し、
    本体パターン部と、前記本体パターン部の幅よりも小さくなるように幅が変調されたパターン変調部と、を有するラインパターンが前記電子線レジストに形成されるように、描画領域を２次元的に配置した描画データを用いて、前記電子線レジストに描画し、
    前記電子線レジストを現像してレジストパターンを形成し、
    前記レジストパターンを用いて前記テンプレート基板を加工するテンプレートの製造方法。
  15. テンプレート基板に、本体パターン部と、前記本体パターン部から幅および深さが連続的に小さくなるパターン変調部と、を有するラインパターンの凹部が配置されるマスタテンプレート。

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7494104B2 (ja) 2020-12-24 2024-06-03 キオクシア株式会社 パターン形成方法およびテンプレートの製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022032500A (ja) * 2020-08-12 2022-02-25 キオクシア株式会社 パターン形成方法およびテンプレートの製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008140793A (ja) * 2006-11-29 2008-06-19 Fujitsu Ltd 電子装置の製造方法および半導体装置の製造方法
JP2010153869A (ja) * 2008-12-24 2010-07-08 Samsung Electronics Co Ltd 半導体素子及びそのパターン形成方法
JP2011066409A (ja) * 2009-09-15 2011-03-31 Samsung Electronics Co Ltd 半導体装置のパターン構造物及び半導体装置のパターン構造物の形成方法
JP2011129756A (ja) * 2009-12-18 2011-06-30 Toshiba Corp マスクパターンの生成方法、マスクパターン生成プログラム及び半導体装置の製造方法
JP2012009875A (ja) * 2011-07-29 2012-01-12 Toshiba Corp パターン検査データの作成方法
JP2014194960A (ja) * 2013-03-28 2014-10-09 Dainippon Printing Co Ltd ナノインプリント用テンプレート、ナノインプリント用テンプレートを用いたパターン形成方法、およびナノインプリント用テンプレートの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8318407B2 (en) * 2006-11-01 2012-11-27 State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University Solution processed thin films and laminates, devices comprising such thin films and laminates, and method for their use and manufacture
JP4825891B2 (ja) 2009-03-31 2011-11-30 株式会社東芝 半導体装置の製造方法およびテンプレート
JP5450275B2 (ja) 2010-06-14 2014-03-26 株式会社東芝 パターン寸法算出方法およびパターン寸法算出プログラム
JP2012204453A (ja) 2011-03-24 2012-10-22 Toshiba Corp 配線の形成方法
CN107219721B (zh) * 2012-07-10 2020-08-21 株式会社尼康 标记形成方法和器件制造方法
US9378979B2 (en) * 2012-11-20 2016-06-28 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices and devices fabricated thereby
KR102250656B1 (ko) * 2015-10-08 2021-05-11 삼성전자주식회사 반도체 소자의 패턴 형성 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008140793A (ja) * 2006-11-29 2008-06-19 Fujitsu Ltd 電子装置の製造方法および半導体装置の製造方法
JP2010153869A (ja) * 2008-12-24 2010-07-08 Samsung Electronics Co Ltd 半導体素子及びそのパターン形成方法
JP2011066409A (ja) * 2009-09-15 2011-03-31 Samsung Electronics Co Ltd 半導体装置のパターン構造物及び半導体装置のパターン構造物の形成方法
JP2011129756A (ja) * 2009-12-18 2011-06-30 Toshiba Corp マスクパターンの生成方法、マスクパターン生成プログラム及び半導体装置の製造方法
JP2012009875A (ja) * 2011-07-29 2012-01-12 Toshiba Corp パターン検査データの作成方法
JP2014194960A (ja) * 2013-03-28 2014-10-09 Dainippon Printing Co Ltd ナノインプリント用テンプレート、ナノインプリント用テンプレートを用いたパターン形成方法、およびナノインプリント用テンプレートの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7494104B2 (ja) 2020-12-24 2024-06-03 キオクシア株式会社 パターン形成方法およびテンプレートの製造方法

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