JP2010153869A - 半導体素子及びそのパターン形成方法 - Google Patents
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Abstract
【解決手段】半導体素子であって、基板上で第1方向に延長される第1ライン部分と該第1ライン部分の一端から前記第1方向とは異なる第2方向に延長される第2ライン部分とを含む複数の導電ラインと、前記複数の導電ラインの各々の前記第2ライン部分の一端と一体に接続されている複数のコンタクトパッドと、前記複数のコンタクトパッドのうち、選択された一部のコンタクトパッドから前記第2方向に沿って前記第2ライン部分と平行に延長される第1ダミー部分を各々有する複数のダミー導電ラインとを有する。
【選択図】 図2
Description
また、このような技術を適用しうる新たな配置構造を有する半導体素子が必要になってきているという問題がある。
また、多様な幅を有するパターンを同時に形成するに当たって、パターンの幅差によるフォトリソグラフィー工程の追加が不要な半導体素子のパターン形成方法を提供することにある。
前記第1ダミー導電ライン及び第2ダミー導電ラインは、互に異なる形状を有することが好ましい。
前記第1ダミー導電ライン及び第2ダミーラインのうち、いずれか1つのダミー導電ラインだけに前記第1ダミー部分の一端から前記第1ダミー部分と一体に接続された状態で、前記第2方向とは異なる第3方向に延長される第2ダミー部分をさらに含むことが好ましい。
前記第1ダミー導電ライン及び第2ダミー導電ラインは、各々前記第1ダミー部分の一端から前記第1ダミー部分と一体に接続された状態で、前記第2方向とは異なる第3方向に延長される第2ダミー部分をさらに含むことが好ましい。
前記複数の導電ラインは、互に隣接している第1導電ライン及び第2導電ラインを含み、前記複数のコンタクトパッドは、前記第1導電ラインと一体に接続されている第1コンタクトパッドと、前記第2導電ラインと一体に接続されている第2コンタクトパッドとを含み、前記第1コンタクトパッド及び第2コンタクトパッドの内のいずれか1つのコンタクトパッドだけに前記ダミー導電ラインが接続されていることが好ましい。
前記ダミー導電ラインは、前記第1ダミー部分の一端から前記第1ダミー部分と一体に接続された状態で、前記第2方向とは異なる第3方向に延びる第2ダミー部分をさらに含むことが好ましい。
前記複数のコンタクトパッドは各々前記第2方向に延長される線形エッジ部を含み、前記複数の導電ラインの内から選択された一部の導電ラインで、前記第2ライン部分は前記線形エッジ部と一直線をなすように延長される直線側壁を有することが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていることが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていないことが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドは、前記導電ラインの第2ライン部分と近接する位置に形成される非線形(non−linear)エッジ部を含むことが好ましい。
前記線形エッジ部と非線形エッジ部は、前記導電ラインの第2ライン部分を挟んで互に離隔されていることが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていることが好ましい。
前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていないことが好ましい。
前記複数のコンタクトパッドは、前記導電ラインの第2ライン部分と近接する位置に形成される非線形エッジ部を含むことが好ましい。
前記選択された一部のコンタクトパッドの前記非線形エッジ部は、前記導電ラインの第2ライン部分と前記ダミー導電ラインの第1ダミー部分との間に形成されることが好ましい。
前記複数の導電ラインの複数の第1ライン部分は、各々第1間隔を挟んで相互に平行して延長され、選択された一部のコンタクトパッドに接続された前記導電ラインの第2ライン部分と前記ダミー導電ラインの第1ダミー部分との間の間隔は、前記第1間隔より大きいことが好ましい。
前記複数の導電ラインは、互に隣接している第1導電ライン及び第2導電ラインを含み、前記複数のコンタクトパッドは、前記第1導電ラインと一体に接続されている第1コンタクトパッドと、前記第2導電ラインと一体に接続されている第2コンタクトパッドとを含み、前記第1コンタクトパッドに接続された前記第1導電ラインの第2ライン部分の長さと前記第2コンタクトパッドに接続された前記第2導電ラインの第2ライン部分の長さとは、互に異なることが好ましい。
前記複数の導電ラインは、前記半導体素子において複数のメモリセルを構成する複数のワードラインであることが好ましい。
前記複数の導電ラインは、前記半導体素子において複数のメモリセルを構成する複数のビットラインであることが好ましい。
前記第1乃至第3マスクパターンを形成する段階は、前記第1領域に位置する第1可変マスクパターンと、前記第2領域に位置する第2可変マスクパターンと、前記第3領域に位置する第3可変マスクパターンとを含む可変マスクパターンを前記デュアルマスク層上に形成する段階と、前記第1乃至第3可変マスクパターンをエッチングマスクとして前記第1可変マスクパターンの消耗(abrasion)量が前記第2可変マスクパターンの消耗量よりさらに大きいエッチング条件下で、前記デュアルマスク層をエッチングして、前記第1可変マスクパターンにより覆われる第1上面を有する前記第1マスクパターンと、前記第2可変マスクパターンにより覆われる第2上面を有する前記第2マスクパターンと、前記第3可変マスクパターンにより覆われる第3上面を有する前記第3マスクパターンとを同時に形成する段階とを含むことが好ましい。
前記第1乃至第3マスクパターンが形成された後、前記第1乃至第3スペーサを形成する前に、前記第1乃至第3可変マスクパターンの内の第1可変マスクパターンを除去して前記第1マスクパターンの第1上面を露出させる段階をさらに有することが好ましい。
前記第1乃至第3スペーサを形成する段階は、前記第1マスクパターンの側壁及び前記第1上面、前記第2マスクパターンの側壁及び前記第2可変マスクパターンの露出面、前記第3マスクパターンの露出面及び前記第3可変マスクパターンの露出面を各々覆うスペーサマスク層を形成する段階と、前記スペーサマスク層をエッチングして、前記スペーサマスク層の残留部分からなる前記第1乃至第3スペーサを形成する段階とを含むことが好ましい。
前記第1乃至第3スペーサを形成した後、前記第1マスクパターンを除去する前に、前記第1乃至第3可変マスクパターンの内の第1可変マスクパターンを除去して前記第1マスクパターンの第1上面を露出させる段階を含むことが好ましい。
前記第1乃至第3スペーサを形成する段階で、スペーサが前記第1スペーサ、第2スペーサ、及び第3スペーサを含むリング状のスペーサになるように、前記第1スペーサ、第2スペーサ、及び第3スペーサが互に連結する形で形成することが好ましい。
前記第1マスクパターン及び第3マスクパターンを除去した後、前記導電パターンを形成する前に、前記リング状のスペーサを2つに分離させるトリミング段階をさらに有することが好ましい。
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第1スペーサの一部からなる第1部分と、前記第3スペーサからなる第2部分とを除去することが好ましい。
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第1スペーサの一部からなる第1部分と、前記第2スペーサ及び第3スペーサからなる第2部分とを除去することが好ましい。
前記基板は、トリミングのための第4領域をさらに含み、前記第1乃至第3マスクパターンを形成する段階で、前記第1乃至第3マスクパターンは前記第4領域上に位置する第4マスクパターンをさらに含むように形成され、前記第1乃至第3スペーサを形成する段階で、前記第1乃至第3スペーサは前記第4マスクパターンの側壁を覆う第4スペーサをさらに含むように形成され、スペーサが前記第1スペーサ、第2スペーサ、第3スペーサ、及び第4スペーサを含むリング状のスペーサになるように、前記第1スペーサ、第2スペーサ、第3スペーサ、及び第4スペーサを互に連結する形で形成することが好ましい。
前記第1マスクパターン及び第3マスクパターンを除去した後、前記導電パターンを形成する前に、前記リング状に形成したスペーサを2つに分離させるトリミング段階をさらに有することが好ましい。
前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第1スペーサの一部からなる第1部分と、前記第4スペーサからなる第2部分とを除去することが好ましい。
また、多様な幅を有するパターンを同時に形成するに当たって、パターンの幅差による別途のフォトリソグラフィー工程を追加する必要がない。したがって、互に異なる幅及び互に異なるパターン密度で相互連結されているパターンを単純化された工程により容易に形成し、コストを低減することによって、生産性を高めうるという効果がある。
添付図面において、層及び領域のそれぞれの厚さ及び幅は、明細書の明確性のために誇張されている。添付図面で、同じ符号は同じ要素を示す。また、図面での多様な要素と領域は、概略的に図示されたものである。したがって、本発明は添付した図面に示された相対的な大きさや間隔により制限されない。
図1を参照すると、半導体素子のメモリシステム100は、ホスト10、メモリコントローラ20、及びフラッシュメモリ30を備える。
フラッシュメモリ30は、セルアレイ32、デコーダ34、ページバッファ36、ビットライン選択回路38、データバッファ42、及び制御ユニット44をさらに含みうる。
図2には、NANDフラッシュメモリ素子のメモリセル領域200Aの一部と、メモリセル領域200Aのセルアレイを構成する複数の導電ライン、例えば、ワードラインまたはビットラインを周辺回路領域(図示せず)にあるデコーダのような外部回路(図示せず)に接続させるためのコンタクトパッドが形成される接続領域200Bのレイアウトの一部を例示する。メモリセル領域200Aは、図1のセルアレイ32を構成しうる。
複数のコンタクトパッド252、254は、各々導電ライン201、202、...、232の第2ライン部分201B、202B、...、232Bに近接した位置に形成された非線形(non−linear)エッジ部252NL、254NLを含みうる。コンタクトパッド252で、非線形エッジ部252NLは前記導電ライン201、203、...、231の第2ライン部分201B、203B、...、231Bとダミー導電ライン262の第1ダミー部分262Aとの間に形成される。そして、コンタクトパッド252で、線形エッジ部252Lと非線形エッジ部252NLは、ダミー導電ライン262の第1ダミー部分262Aを挟んで互に離隔される。
また、メモリセル領域200A及び接続領域200Bで、複数の導電ライン201、202、...、232の第1ライン部分201A、202A、...、232Aは、各々一定の間隔、すなわち第1間隔D1を挟んで相互離隔される。
図2には、メモリセルブロック240に32本の導電ライン201、202、...、232が含まれている例を図示した。しかし、本発明の範囲内で1つのメモリセルブロック240は、多様な数の導電ラインを含みうる。
図3には、NANDフラッシュメモリ素子のメモリセル領域300Aの一部と、メモリセル領域300Aのセルアレイを構成する複数の導電ライン、例えば、ワードラインまたはビットラインを周辺回路領域(図示せず)にあるデコーダのような外部回路(図示せず)に接続させるためのコンタクトパッドが形成される接続領域300Bのレイアウトの一部が例示する。メモリセル領域300Aは、図1のセルアレイ32を構成しうる。
コンタクトパッド254で、非線形エッジ部354NLは、導電ライン202、204、...、231の第2ライン部分202B、204B、...、231Bとリセス側壁部354Rとの間に形成される。
図4には、NANDフラッシュメモリ素子のメモリセル領域400Aの一部と、メモリセル領域400Aのセルアレイを構成する複数の導電ライン、例えば、ワードラインまたはビットラインを周辺回路領域(図示せず)にあるデコーダのような外部回路(図示せず)に接続させるためのコンタクトパッドが形成される接続領域400Bのレイアウトの一部を例示する。メモリセル領域400Aは、図1のセルアレイ32を構成しうる。
この相違を除けば、図4に示す第3の実施形態の構成は、図2を参照して説明した第1の実施形態と近似している。図3において、図2と同じ参照符号は同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明は省略する。
コンタクトパッド254で、導電ライン202、204、...、231の第2ライン部分202B、204B、...、231Bとダミー導電ライン464の第1ダミー部分464Aとの間に非線形エッジ部254NLが形成される。
図5(a)、(b)を参照すると、まず、メモリセル領域200A及び接続領域200B(図2参照)を有する基板500を準備する。
導電層512は、ドーピングされたポリシリコン、金属、金属窒化物、またはこれらの組み合わせからなりうる。例えば、導電層512からワードラインを形成する場合、導電層512は、TaN、TiN、W、WN、HfN及びタングステンシリサイドからなる群から選択されるいずれか1つ、またはこれらの組み合わせからなる導電物質を含みうる。または、導電層512からビットラインを形成する場合、導電層512は、ドーピングされたポリシリコンまたは金属からなりうる。
まず、バッファマスク層516上に約1000〜5000Åの厚さの有機化合物層を形成する。この際、必要によってスピンコーティング工程または他の蒸着工程を利用しうる。
マスクパターン540で、第1マスク部分540Aの幅WD1は、形成しようとする半導体素子の最小形状(feature size)に対応し、第2マスク部分540Bの幅WD2は最小形状より広幅でありうる。例えば、第1マスク部分540Aの幅WD1は、数nm〜数十nmの寸法を有することができる。
図5(a)に示したように、第1マスク部分540Aと第2マスク部分540Bとの間にある第3マスク部分540Cの幅WD3は、第1マスク部分540Aの幅WD1より大きい。
可変マスクパターン(530A、530B、530C)は、第1マスク部分540Aの下に位置する第1可変マスクパターン530Aと、第2マスク部分540Bの下に位置する第2可変マスクパターン530Bと、第3マスク部分540Cの下に位置する第3可変マスクパターン530Cとを含む。
第1可変マスクパターン330A、第2可変マスクパターン530B及び第3可変マスクパターン530Cの形成のための可変マスク層530のエッチングがなされる間、マスクパターン540の厚さが減少する。
そして、第1、第2及び第3スペーサ550A、550B、550Cが形成された後、第1マスクパターン520A上に残っている第1可変マスクパターン530Aの厚さ減少率が第2マスクパターン520B上に残っている第2可変マスクパターン530Bの厚さ減少率より大きくなって、第2可変マスクパターン530Bの厚さTB2と第1可変マスクパターン530Aの厚さTA2との差がさらに大きくなる。
または、場合によってエッチングチャンバ内でプラズマを発生させず、イオンエネルギーのない状態で、選択されたエッチングガス雰囲気でエッチングすることもできる。例えば、スペーサマスク層550をエッチングするために、C4F6、CHF3、O2、及びArの混合ガスをエッチングガスとして使用しうる。この場合、C4F6:CHF3:O2:Arの体積比が約1:6:2:14になるように、それぞれのガスを供給しつつ、約30mTの圧力下でプラズマ方式のドライエッチング工程を数秒〜数十秒間行う。
第1可変マスクパターン530Aは、第2可変マスクパターン530Bに比べてそのパターンサイズがさらに小さく、厚さもさらに小さいので、第1可変マスクパターン530A及び第2可変マスクパターン530Bが同じ物質からなっても、第1可変マスクパターン530Aのエッチング率が第2可変マスクパターン530Bのエッチング率より大きい。したがって、メモリセル領域200A及び接続領域200Bで、第1可変マスクパターン530Aが完全に除去された時点で、接続領域200Bにある第2可変マスクパターン530Bは大きな厚さ減少なしに第2マスクパターン520Bの上面上に残るようになる。
第1可変マスクパターン530A及び第3可変マスクパターン530Cが除去された後、これらそれぞれの除去された部分下にあった第1マスクパターン520A及び第3マスクパターン520Cが露出される。
例えば、第1可変マスクパターン530Aを除去するために、CH2F2、CHF3、O2、及びArの混合ガスをエッチングガスとして使用する。この場合、CH2F2:CHF3:O2:Arの体積比が約4:1:5:9になるように、それぞれのガスを供給しつつ、約40mTの圧力下でプラズマ方式のドライエッチング工程を数秒〜数十秒間行う。
第1マスクパターン520Aは、等方性エッチング工程により除去する。
第1マスクパターン520A及び第3マスクパターン520Cの除去工程は、第1、第2及び第3スペーサ550A、550B、550Cと、第2及び第3可変マスクパターン530B、530Cと、バッファマスク層516のエッチングが抑制される条件下で行う。
トリミングマスクパターン570は、フォトレジストパターンからなりうる。
その後、トリミングマスクパターン570を除去する。
図示していないが、複数のバッファマスクパターン516Pが形成された後、複数のバッファマスクパターン516Pの上には、複数の第1、第2及び第3スペーサ550A、550B、550Cの残留層と、第2可変マスクパターン530Bの残留層が残りうる。
図示していないが、複数のハードマスクパターン514Pが形成された後、複数のハードマスクパターン514P上には、複数のバッファマスクパターン516Pの残留層が残りうる。
図示していないが、複数の導電パターン512Pが形成された後、導電パターン512P上には、複数のハードマスクパターン514Pの残留層が残りうる。
また、基板200上の接続領域200Bでは、複数の導電ライン201、202、...、232の形成と同時に導電ライン201、202、...、232に接続されつつ、比較的広幅のコンタクトパッド252、254が形成される。
図17は、図3で“17”と表示した長方形部分に対応する部分の平面図である。図17を参照して説明する第2の実施形態は図5(a)、(b)〜図16(a)、(b)を参照して説明した第1の実施形態と近似している。但し、第2の実施形態では図12(a)を参照して説明したトリミングマスクパターン570とは異なる構造のトリミングマスクパターン670を形成するという点で第1の実施形態と異なる。
図17において、図5(a)、(b)〜図16(a)、(b)と同じ参照符号は同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明は省略する。
図18〜図22は、図4で“18”と表示した長方形部分に対応する部分の平面図を示す。
図18を参照すると、図5(a)、(b)を参照して説明したような方法で基板500のメモリセル領域400A及び接続領域400Bに導電層512、ハードマスク層514、バッファマスク層516、デュアルマスク層520、及び可変マスク層530を順次に形成する。
その後、可変マスク層530上に図6(a)、(b)のマスクパターン540の代わりにマスクパターン740を形成する。マスクパターン740は、第1マスク部分740A、第2マスク部分740B、第1マスク部分740Aと第2マスク部分740Bとの連結のための第3マスク部分740C、及びトリミングのための第4マスク部分740Dを含む。
第1可変マスクパターン530Aの除去のためのエッチング工程時、目標エッチング量を適切に設定することによって、第4マスクパターン520D上にあった第4可変マスクパターン530Dは第3マスクパターン520C上にある第3可変マスクパターン530Cと同様に、第1可変エッチングマスクパターン530Aの除去時に共に除去される。
トリミングマスクパターン770は、図12(a)に例示した第1の実施形態でのトリミングマスクパターン570と同様に、メモリセル領域400Aでは第1スペーサ550Aの一部を露出させる。しかし、第1の実施形態でのトリミングマスクパターン570と異なる点は、トリミングマスクパターン770は接続領域400Bに第4スペーサ550Dを露出させる開口770Hが形成されるという点である。
図23(a)、(b)と図24(a)、(b)は、図2の半導体素子200を製造するための工程を例示している。
図23(a)、(b)を参照すると、図5(a)、(b)〜図7(a)、(b)を参照して説明したような一連の工程を行う。その後、図7(a)、(b)の結果物で、第2可変マスクパターン530Bは、第2マスクパターン520B上に残っており、第1マスクパターン520Aの上面を覆う第1可変マスクパターン530Aと、第3マスクパターン520Cの上面を覆う第2可変マスクパターン530Cのみ除去されるように、第1、第2及び第3可変マスクパターン530A、530B、530Cを等方性エッチングする。
複数のスペーサ550A、550B、550Cは、第1マスクパターン520Aの側壁を覆う第1スペーサ550Aと、第2マスクパターン520Bの側壁を覆う第2スペーサ550Bと、第3マスクパターン520Cの側壁を覆う第3スペーサ550Cとを含む。 第2スペーサ550Bは、第2マスクパターン520Bの側壁及び第2可変マスクパターン530Bの側壁を同時に覆うように形成する。
200A、300A、400A メモリセル領域
200B、300B、400B 接続領域
201、202、...、232 導電ライン
201A、202A、...、232A 第1ライン部分
201B、202B、...、232B 第2ライン部分
202L、204L、...、231L 直線側壁
240 メモリセルブロック
252、254 コンタクトパッド
252L、254L 線形エッジ部
252NL、254NL、354NL 非線形エッジ部
262、264 ダミー導電ライン
262A 第1ダミー部分
262B 第2ダミー部分
262C 第3ダミー部分
354R リセス側壁部
464 ダミー導電ライン
464A 第1ダミー部分
464B 第2ダミー部分
464C 第3ダミー部分
Claims (35)
- 半導体素子であって、
基板上で第1方向に延長される第1ライン部分と該第1ライン部分の一端から前記第1方向とは異なる第2方向に延長される第2ライン部分とを含む複数の導電ラインと、
前記複数の導電ラインの各々の前記第2ライン部分の一端と一体に接続されている複数のコンタクトパッドと、
前記複数のコンタクトパッドのうち、選択された一部のコンタクトパッドから前記第2方向に沿って前記第2ライン部分と平行に延長される第1ダミー部分を各々有する複数のダミー導電ラインとを有することを特徴とする半導体素子。 - 前記複数の導電ラインは、互に隣接している第1導電ライン及び第2導電ラインを含み、
前記複数のコンタクトパッドは、前記第1導電ラインと一体に接続されている第1コンタクトパッドと、前記第2導電ラインと一体に接続されている第2コンタクトパッドとを含み、
前記第1コンタクトパッドには、前記複数のダミー導電ラインの内から選択される第1ダミー導電ラインが接続され、前記第2コンタクトパッドには、前記複数のダミー導電ラインの内から選択される第2ダミー導電ラインが接続されることを特徴とする請求項1に記載の半導体素子。 - 前記第1ダミー導電ライン及び第2ダミー導電ラインは、互に異なる形状を有することを特徴とする請求項2に記載の半導体素子。
- 前記第1ダミー導電ライン及び第2ダミーラインのうち、いずれか1つのダミー導電ラインだけに前記第1ダミー部分の一端から前記第1ダミー部分と一体に接続された状態で、前記第2方向とは異なる第3方向に延長される第2ダミー部分をさらに含むことを特徴とする請求項3に記載の半導体素子。
- 前記第1ダミー導電ライン及び第2ダミー導電ラインは、各々前記第1ダミー部分の一端から前記第1ダミー部分と一体に接続された状態で、前記第2方向とは異なる第3方向に延長される第2ダミー部分をさらに含むことを特徴とする請求項3に記載の半導体素子。
- 前記複数の導電ラインは、互に隣接している第1導電ライン及び第2導電ラインを含み、
前記複数のコンタクトパッドは、前記第1導電ラインと一体に接続されている第1コンタクトパッドと、前記第2導電ラインと一体に接続されている第2コンタクトパッドとを含み、
前記第1コンタクトパッド及び第2コンタクトパッドの内のいずれか1つのコンタクトパッドだけに前記ダミー導電ラインが接続されていることを特徴とする請求項1に記載の半導体素子。 - 前記ダミー導電ラインは、前記第1ダミー部分の一端から前記第1ダミー部分と一体に接続された状態で、前記第2方向とは異なる第3方向に延びる第2ダミー部分をさらに含むことを特徴とする請求項6に記載の半導体素子。
- 前記複数のコンタクトパッドは各々前記第2方向に延長される線形エッジ部を含み、
前記複数の導電ラインの内から選択された一部の導電ラインで、前記第2ライン部分は前記線形エッジ部と一直線をなすように延長される直線側壁を有することを特徴とする請求項1に記載の半導体素子。 - 前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていることを特徴とする請求項8に記載の半導体素子。
- 前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていないことを特徴とする請求項8に記載の半導体素子。
- 前記直線側壁を有する導電ラインが接続されているコンタクトパッドは、前記導電ラインの第2ライン部分と近接する位置に形成される非線形(non−linear)エッジ部を含むことを特徴とする請求項8に記載の半導体素子。
- 前記線形エッジ部と非線形エッジ部は、前記導電ラインの第2ライン部分を挟んで互に離隔されていることを特徴とする請求項11に記載の半導体素子。
- 前記複数の導電ラインは、互に隣接している第1導電ライン及び第2導電ラインを含み、
前記複数のコンタクトパッドは、前記第1導電ラインと一体に接続されている第1コンタクトパッドと、前記第2導電ラインと一体に接続されている第2コンタクトパッドとを含み、
前記第1コンタクトパッド及び第2コンタクトパッドは、各々前記第2方向に延びるエッジ部を含み、
前記第1導電ライン及び第2導電ラインの内から選択されるいずれか1つの導電ラインだけの前記第2ライン部分に、前記エッジ部と一直線をなすように延長される直線側壁を有することを特徴とする請求項1に記載の半導体素子。 - 前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていることを特徴とする請求項13に記載の半導体素子。
- 前記直線側壁を有する導電ラインが接続されているコンタクトパッドには、前記ダミー導電ラインが接続されていないことを特徴とする請求項13に記載の半導体素子。
- 前記複数のコンタクトパッドは、前記導電ラインの第2ライン部分と近接する位置に形成される非線形エッジ部を含むことを特徴とする請求項1に記載の半導体素子。
- 前記選択された一部のコンタクトパッドの前記非線形エッジ部は、前記導電ラインの第2ライン部分と前記ダミー導電ラインの第1ダミー部分との間に形成されることを特徴とする請求項16に記載の半導体素子。
- 前記複数の導電ラインの複数の第1ライン部分は、各々第1間隔を挟んで相互に平行して延長され、
選択された一部のコンタクトパッドに接続された前記導電ラインの第2ライン部分と前記ダミー導電ラインの第1ダミー部分との間の間隔は、前記第1間隔より大きいことを特徴とする請求項1に記載の半導体素子。 - 前記複数の導電ラインは、互に隣接している第1導電ライン及び第2導電ラインを含み、
前記複数のコンタクトパッドは、前記第1導電ラインと一体に接続されている第1コンタクトパッドと、前記第2導電ラインと一体に接続されている第2コンタクトパッドとを含み、
前記第1コンタクトパッドに接続された前記第1導電ラインの第2ライン部分の長さと前記第2コンタクトパッドに接続された前記第2導電ラインの第2ライン部分の長さとは、互に異なることを特徴とする請求項1に記載の半導体素子。 - 前記複数の導電ラインは、前記半導体素子において複数のメモリセルを構成する複数のワードラインであることを特徴とする請求項1に記載の半導体素子。
- 前記複数の導電ラインは、前記半導体素子において複数のメモリセルを構成する複数のビットラインであることを特徴とする請求項1に記載の半導体素子。
- 第1領域と、第2領域と、前記第1領域と第2領域とを接続させる第3領域とを含む基板上に導電層を形成する段階と、
前記第1領域、第2領域、及び第3領域にわたって前記導電層上をカバーするデュアルマスク層を形成する段階と、
前記デュアルマスク層をパターニングして、前記第1領域、第2領域及び第3領域上に各々位置する第1マスクパターン、第2マスクパターン及び第3マスクパターンを、相互接続した状態で、前記第2マスクパターンの幅が前記第1マスクパターンの幅よりさらに大きくなるように形成する段階と、
前記第1マスクパターンの側壁を覆う第1スペーサと、前記第2マスクパターンの側壁を覆う第2スペーサと、前記第3マスクパターンの側壁を覆う第3スペーサとを含むスペーサを形成する段階と、
前記第2マスクパターンは残しつつ、前記第1マスクパターン及び第3マスクパターンは除去する段階と、
前記第1領域では前記第1スペーサをエッチングマスクとして利用し、前記第2領域では前記第2マスクパターン及び前記第2スペーサをエッチングマスクとして利用し、前記第3領域では前記第3スペーサをエッチングマスクとして利用して、前記第1領域、第2領域及び第3領域において同時に前記導電層をエッチングして、前記第1領域、第2領域及び第3領域にわたって延長する導電パターンを形成する段階とを有することを特徴とする半導体素子のパターン形成方法。 - 前記導電パターンは、前記第1領域で第1方向に延長される第1ライン部分と、前記第3領域に位置し前記第1ライン部分の一端から前記第1方向とは異なる第2方向に延長される第2ライン部分とを含む複数の導電ラインと、
前記第2領域に位置し、前記第2ライン部分の一端から前記導電ラインと一体に接続される複数のコンタクトパッドと、
前記第3領域に位置し、前記複数のコンタクトパッドの内から選択される一部のコンタクトパッドから前記第2方向に沿って前記第2ライン部分と平行に延長される第1ダミー部分を有する複数のダミー導電ラインとを含むことを特徴とする請求項22に記載の半導体素子のパターン形成方法。 - 前記第1乃至第3マスクパターンを形成する段階は、前記第1領域に位置する第1可変マスクパターンと、前記第2領域に位置する第2可変マスクパターンと、前記第3領域に位置する第3可変マスクパターンとを含む可変マスクパターンを前記デュアルマスク層上に形成する段階と、
前記第1乃至第3可変マスクパターンをエッチングマスクとして前記第1可変マスクパターンの消耗(abrasion)量が前記第2可変マスクパターンの消耗量よりさらに大きいエッチング条件下で、前記デュアルマスク層をエッチングして、前記第1可変マスクパターンにより覆われる第1上面を有する前記第1マスクパターンと、前記第2可変マスクパターンにより覆われる第2上面を有する前記第2マスクパターンと、前記第3可変マスクパターンにより覆われる第3上面を有する前記第3マスクパターンとを同時に形成する段階とを含むことを特徴とする請求項22に記載の半導体素子のパターン形成方法。 - 前記第1乃至第3マスクパターンが形成された後、前記第1乃至第3スペーサを形成する前に、前記第1乃至第3可変マスクパターンの内の第1可変マスクパターンを除去して前記第1マスクパターンの第1上面を露出させる段階をさらに有することを特徴とする請求項24に記載の半導体素子のパターン形成方法。
- 前記第1乃至第3スペーサを形成する段階は、前記第1マスクパターンの側壁及び前記第1上面、前記第2マスクパターンの側壁及び前記第2可変マスクパターンの露出面、前記第3マスクパターンの露出面及び前記第3可変マスクパターンの露出面を各々覆うスペーサマスク層を形成する段階と、
前記スペーサマスク層をエッチングして、前記スペーサマスク層の残留部分からなる前記第1乃至第3スペーサを形成する段階とを含むことを特徴とする請求項25に記載の半導体素子のパターン形成方法。 - 前記第1乃至第3スペーサを形成した後、前記第1マスクパターンを除去する前に、前記第1乃至第3可変マスクパターンの内の第1可変マスクパターンを除去して前記第1マスクパターンの第1上面を露出させる段階を含むことを特徴とする請求項24に記載の半導体素子のパターン形成方法。
- 前記第1マスクパターン及び第3マスクパターンを除去する段階は、前記第2可変マスクパターンが前記第2マスクパターンの第2上面を覆っている状態で行われることを特徴とする請求項24に記載の半導体素子のパターン形成方法。
- 前記第1乃至第3スペーサを形成する段階で、スペーサが前記第1スペーサ、第2スペーサ、及び第3スペーサを含むリング状のスペーサになるように、前記第1スペーサ、第2スペーサ、及び第3スペーサが互に連結する形で形成することを特徴とする請求項22に記載の半導体素子のパターン形成方法。
- 前記第1マスクパターン及び第3マスクパターンを除去した後、前記導電パターンを形成する前に、前記リング状のスペーサを2つに分離させるトリミング段階をさらに有することを特徴とする請求項29に記載の半導体素子のパターン形成方法。
- 前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第1スペーサの一部からなる第1部分と、前記第3スペーサからなる第2部分とを除去することを特徴とする請求項30に記載の半導体素子のパターン形成方法。
- 前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第1スペーサの一部からなる第1部分と、前記第2スペーサ及び第3スペーサからなる第2部分とを除去することを特徴とする請求項30に記載の半導体素子のパターン形成方法。
- 前記基板は、トリミングのための第4領域をさらに含み、
前記第1乃至第3マスクパターンを形成する段階で、前記第1乃至第3マスクパターンは前記第4領域上に位置する第4マスクパターンをさらに含むように形成され、
前記第1乃至第3スペーサを形成する段階で、前記第1乃至第3スペーサは前記第4マスクパターンの側壁を覆う第4スペーサをさらに含むように形成され、
スペーサが前記第1スペーサ、第2スペーサ、第3スペーサ、及び第4スペーサを含むリング状のスペーサになるように、前記第1スペーサ、第2スペーサ、第3スペーサ、及び第4スペーサを互に連結する形で形成することを特徴とする請求項22に記載の半導体素子のパターン形成方法。 - 前記第1マスクパターン及び第3マスクパターンを除去した後、前記導電パターンを形成する前に、前記リング状に形成したスペーサを2つに分離させるトリミング段階をさらに有することを特徴とする請求項33に記載の半導体素子のパターン形成方法。
- 前記トリミング段階で、前記リング状に形成したスペーサのうち、前記第1スペーサの一部からなる第1部分と、前記第4スペーサからなる第2部分とを除去することを特徴とする請求項34に記載の半導体素子のパターン形成方法。
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