TWI506733B - 記憶體陣列結構與其操作方法與製造方法 - Google Patents

Description

記憶體陣列結構與其操作方法與製造方法

本發明是有關於一種記憶體陣列結構與其操作方法與製造方法，且特別是有關於一種具有環形電路圖案的記憶體陣列結構與其操作方法與製造方法。

隨著記憶體製造技術的進步，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶裝置。然而，在高元件密度的記憶裝置中，縮減的電路圖案寬度會造成電阻的增加，縮減的空間會造成電容的增加，因而產生RC延遲（RC delay）的現象。RC延遲不僅會降低資料傳輸的速率，同時也降低記憶裝置的可靠度（reliability）。

此外，一般記憶裝置中使用的製程，需要進行包含裁切圖案（cut pattern）等至少三個曝光顯影/蝕刻步驟，複雜的製程也會造成昂貴的製造成本。

本發明係有關於一種具有環形電路圖案的記憶體陣列結構，其製造方法中不需要進行裁切圖案的步驟，更不需要增加額外的製程步驟，並且能夠有效地降低RC延遲。

根據本發明，提出一種記憶體陣列結構，包括一環形電路圖案、一陣列區以及一接觸區。環形電路圖案包括多數條字元線，其中每條字元線為環形。陣列區包括一第一陣列、一第二陣列及多數條位元線。第一陣列包括一部分字元線、一第一接地選擇線與一第一串列選擇線，第一接地選擇線與第一串列選擇線位於字元線的兩側。第二陣列包括另一部分字元線、一第二接地選擇線與一第二串列選擇線，第二接地選擇線與第二串列選擇線位於字元線的兩側。位元線位於第一陣列與第二陣列並跨越第一陣列與第二陣列。接觸區具有多數個接觸點，字元線透過接觸點與一外部電路電性連接。

根據本發明，提出一種記憶體陣列結構的操作方法。記憶體陣列結構包括一環形電路圖案、一陣列區以及一接觸區。環形電路圖案包括多數條字元線，其中每條字元線為環形。陣列區包括一第一陣列、一第二陣列及多數條位元線。第一陣列包括一部分字元線、一第一接地選擇線與一第一串列選擇線，第一接地選擇線與第一串列選擇線位於些字元線的兩側。第二陣列包括另一部分字元線、一第二接地選擇線與一第二串列選擇線，第二接地選擇線與第二串列選擇線位於些字元線的兩側。位元線位於第一陣列與第二陣列並跨越第一陣列與第二陣列。接觸區具有多數個接觸點，字元線透過接觸點與一外部電路電性連接。操作方法包括以下步驟。施加一供應電壓至第一串列選擇線與該第二串列選擇線。選擇第一陣列與第二陣列其中之一為一選定陣列，其中之另一為一非選定陣列。將非選定陣列中之串列選擇線的電壓變為0，使得非選定陣列的導電通道為浮動。將一選定的位元線的電壓變為0，其他未選定的位元線維持浮動。選定陣列中的字元線具有一操作電壓，非選定陣列的字元線具有一導通電壓，以防止非選定陣列的字元線進行操作。

根據本發明，提出一種記憶體陣列結構的製造方法，包括以下步驟。提供一圖案化遮罩層於一電極層上。沈積一間隔層於圖案化遮罩層與電極層上。圖案化間隔層，以形成至少一間隔物於圖案化遮罩層的側壁。移除圖案化遮罩層。形成一圖案化光阻層於電極層上。藉由間隔物與圖案化光阻層蝕刻電極層，以形成一環形電路圖案以及一第一接地選擇線、一第一串列選擇線、一第二接地選擇線與一第二串列選擇線。環形電路圖案包括多數條字元線，字元線不經過一裁切製程，使得每條字元線皆為一連續的封閉圖形。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

1‧‧‧環形電路圖案
10、11、12、13、14、15、16、17、18‧‧‧陣列區
110、120‧‧‧陣列
111、121‧‧‧接地選擇線
112、122‧‧‧串列選擇線
20a、20b、21a、21b、22a、22b、23a、23b、24a、24b、25a、25b、26a、26b、27a、27b、28a、28b‧‧‧接觸區
30‧‧‧解碼區
41‧‧‧電極層
51‧‧‧圖案化遮罩層
511‧‧‧上表面
512‧‧‧側壁
52‧‧‧間隔層
52’‧‧‧間隔物
53‧‧‧圖案化光阻層
A-A’、B-B’、C-C’、D-D’、E-E’、F-F’、G-G’、H-H’、I-I’、J-J’、K-K’‧‧‧剖面線
WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8‧‧‧字元線
BL‧‧‧位元線
C1、C8‧‧‧接觸點
ML1、ML2、ML11、ML12、ML13、ML14、ML15、ML16、ML17、ML18、ML21、ML22、ML23、ML24、ML25、ML26、ML27、ML28‧‧‧金屬線
V1、V2、V3、V4、V5、V6、V7、V8‧‧‧貫孔
L‧‧‧長度
X、Y、Z‧‧‧座標軸

第1圖繪示本發明一實施例之記憶體陣列結構的部分示意圖。
第2A至7C圖繪示本發明之記憶體陣列結構之環形電路圖案的一製造實施例。
第8圖繪示本發明另一實施例之記憶體陣列結構的部分示意圖。
第9圖繪示本發明實施例之記憶體陣列結構另一角度的部分示意圖。
第10圖繪示本發明另一實施例之記憶體陣列結構的部分示意圖。
第11、12圖繪示本發明其他實施例之記憶體陣列結構的部分示意圖。
第13圖繪示本發明另一實施例之記憶體陣列結構的部分示意圖。

本發明實施例之記憶體陣列結構包括一環形電路圖案、一陣列區以及一接觸區。環形電路圖案包括多數條字元線，其中每條字元線皆為環形。陣列區包括一第一陣列、一第二陣列及多數條位元線。第一陣列包括一部分字元線、一第一接地選擇線與一第一串列選擇線。第一接地選擇線與第一串列選擇線位於字元線的兩側。第二陣列包括另一部分字元線、一第二接地選擇線與一第二串列選擇線。第二接地選擇線與第二串列選擇線位於字元線的兩側。多數條位元線位於第一陣列與第二陣列，並跨越第一陣列與第二陣列。接觸區具有多數個接觸點，其中字元線透過這些接觸點與一外部電路電性連接。以下係以圖式對本發明實施例做詳細地說明。

第1圖繪示本發明一實施例之記憶體陣列結構的部分示意圖。如第1圖所示，環形電路圖案1包括多數條字元線WL1~WL8，其中每條字元線WL1~WL8皆為環形。要注意的是，雖然本發明之圖式係以字元線WL1~WL8為矩形進行說明，但本發明並未限定於此。相對地，本發明之環形字元線的數量與形狀當視記憶體陣列結構的設計不同而有所不同。

在一實施例中，環形電路圖案1可以一雙圖案微影（double patterning）製程所形成，但不需要進行裁切圖案的步驟。相對於先前技術需進行包含裁切圖案等至少三個曝光顯影/蝕刻步驟，本發明之環形電路圖案1的製程可有效地降低製造成本。

第2A至7C圖繪示本發明之記憶體陣列結構的一製造實施例。第2B圖為第2A圖之結構沿A-A’線所繪製出的剖面圖。第2C圖為第2A圖之結構沿B-B’線所繪製出的剖面圖。如第2A~2C圖所示，首先提供一圖案化遮罩層51於一電極層41上。圖案化遮罩層51的材料例如是二氧化矽（SiO₂ ）。

第3B圖為第3A圖之結構沿C-C’線所繪製出的剖面圖。第3C圖為第3A圖之結構沿D-D’線所繪製出的剖面圖。如第3A~3C圖所示，沈積一間隔層52於圖案化遮罩層51與電極層41上。間隔層52的材料例如是氮化矽（SiN）。

第4B圖為第4A圖之結構沿E-E’線所繪製出的剖面圖。第4C圖為第4A圖之結構沿F-F’線所繪製出的剖面圖。如第4A~4C圖所示，圖案化間隔層52。在本實施例中，係蝕刻並移除平行於電極層41（XY平面）上的間隔層52，以在圖案化遮罩層51的側壁512上形成至少一間隔物52’，並露出圖案化遮罩層51的上表面511。

第5B圖為第5A圖之結構沿G-G’線所繪製出的剖面圖。第5C圖為第5A圖之結構沿H-H’線所繪製出的剖面圖。如第5A~5C圖所示，移除圖案化遮罩層51，例如是以一蝕刻製程移除圖案化遮罩層51。

第6B圖為第6A圖之結構沿I-I’線所繪製出的剖面圖。如第6A、6B圖所示，形成一圖案化光阻層53於電極層41上。在一實施例中，圖案化光阻層53例如形成於平行Y方向的部分間隔物52’上。

第7B圖為第7A圖之結構沿J-J’線所繪製出的剖面圖。第7C圖為第7A圖之結構沿K-K’線所繪製出的剖面圖。如第7A~7C圖所示，藉由間隔物52’與圖案化光阻層53蝕刻電極層41，以形成環形電路圖案1以及一第一接地選擇線（GSL）111、一第一串列選擇線（SSL）112、一第二接地選擇線121與一第二串列選擇線122。在本實施例中，環形電路圖案1包括多數條字元線WL1~WL8，字元線WL1~WL8不經過一裁切製程，使得每條字元線WL1~WL8皆為一連續的封閉圖形（環形）。

參照第1圖，本發明實施例之記憶體陣列結構可包含一第一陣列110、一第二陣列120及多數條位元線BL。第一陣列110包括一部分字元線（例如是字元線WL1~WL8的上半部）、第一接地選擇線（GSL）111與第一串列選擇線（SSL）112。第一接地選擇線111與第一串列選擇線112位於字元線的兩側。第二陣列120包括另一部分字元線（例如是字元線WL1~WL8的下半部）、第二接地選擇線121與第二串列選擇線122。第二接地選擇線121與第二串列選擇線122位於字元線的兩側。多數條位元線BL位於第一陣列110與第二陣列120，並跨越第一陣列110與第二陣列120。

要注意的是，雖然第1圖中係以位元線BL為6條為例進行說明，但本發明並未限定位元線BL的數量。本發明實施例之記憶體陣列結構可透過第一接地選擇線111、第一串列選擇線112、第二接地選擇線121與第二串列選擇線122決定對第一陣列110或第二陣列120中的字元線進行操作。

在一實施例中，本發明之記憶體陣列結構的操作方法包括以下步驟。施加一供應電壓至第一串列選擇線112與第二串列選擇線122。選擇第一陣列110與第二陣列120其中之一為一選定陣列，其中之另一為一非選定陣列。將非選定陣列中之串列選擇線的電壓變為0，使得非選定陣列的導電通道為浮動（floating）。將一選定的位元線的電壓變為0，其他未選定的位元線維持浮動。選定陣列中的字元線具有一操作電壓，例如是一程式化（program）或讀取（read）電壓，非選定陣列的字元線具有一導通電壓，此導通電壓可防止非選定陣列的字元線進行操作。

舉例來說，欲以由左方數來第1、3、5條位元線BL對位於第二陣列120之字元線WL1~WL8進行程式化，係以下列步驟進行。首先，施加一供應電壓Vcc至第一串列選擇線112與第二串列選擇線122，此時第一接地選擇線111與第二接地選擇線121的電壓為0，使得第一陣列110與第二陣列120之字元線WL1~WL8的電壓為0，而所有的位元線被充電（charged）。接著，將第一串列選擇線112的電壓變為0，使得第一陣列110的導電通道為浮動（floating）。將由左方數來第1、3、5條位元線BL的電壓變為0，其他位元線維持Vcc，使得位於第二陣列120中，由左方數來第1、3、5條位元線BL會放電（discharged），其他的位元線則維持浮動。此時，被選定的字元線（即位於第二陣列120之字元線WL1~WL8）具有一程式化電壓Vpgm，也就是說，位於第二陣列120之字元線WL1~WL8係被程式化。相對地，未被選定的其他字元線則具有一導通電壓Vpass，這是由於浮動的通道被升壓（boosted），以防止未被選定的其他字元線被程式化。

第8圖繪示本發明另一實施例之記憶體陣列結構的部分示意圖。在此實施例中，記憶體陣列結構更包括多數條第一金屬線與多數條第二金屬線，第8圖係繪示第一金屬線ML11~ML18以及第二金屬線ML21~ML28為例說明。

第一金屬線ML11~ML18設置於環形電路圖案1之上，環型電路圖案1中的每條字元線WL1~WL8係透過接觸點與兩條不同的第一金屬線電性連接。舉例來說，字元線WL1透過接觸點C1與兩條不同的第一金屬線ML11電性連接，而字元線WL8透過接觸點C8與兩條不同的第一金屬線ML18電性連接。

第二金屬線ML21~ML28設置於第一金屬線ML11~ML18之上，且與第一金屬線ML11~ML18電性連接。在一實施例中，第二金屬線ML21~ML28係透過貫孔V1~V8與第一金屬線ML11~ML18電性連接。

在一實施例中，每條字元線對應於兩個貫孔，且所對應的兩個貫孔呈鏡像對稱。舉例來說，第二金屬線ML24係透過兩個貫孔V1與兩條第一金屬線ML11電性連接。字元線WL1對應於此兩個貫孔V1，且此兩個貫孔V1呈鏡像對稱。

一般來說，金屬線的電阻較字元線（材質例如是矽化物）為低。例如金屬的電阻約為0.2 ohm/square，而字元線的電阻約為20 ohm/square。也就是說，當電性連接金屬線與字元線時，金屬線的電阻幾乎可以忽略不計。

當輸入一訊號至字元線中，訊號會從記憶體陣列的兩側傳送至中央區域，使得最高的負載區移動至字元線的中央區域。舉例來說，當訊號透過左側的接觸點C8輸入至字元線WL8，由於字元線WL8與左側的第一金屬線ML18電性連接，訊號隨即傳送至左側的第一金屬線ML18中。接著，透過左側的貫孔V8將訊號傳送至第二金屬線ML28，並透過第二金屬線ML28將訊號傳送至右側的貫孔V8。接著訊號透過右側的貫孔V8傳送至右側的第一金屬線ML18，由於右側的第一金屬線ML18與字元線WL8電性連接，訊號隨即又透過右側的接觸點C8進入字元線WL8中。由於電性連接金屬線與字元線時，金屬線的電阻幾乎可以忽略不計，也就是說，當訊號由左側的接觸點C8傳送至字元線WL8中，訊號幾乎同時由右側的接觸點C8也傳送至字元線WL8中。

第9圖繪示本發明實施例之記憶體陣列結構另一角度的部分示意圖。在第9圖中的記憶體陣列結構係如同第8圖中所繪示，包括多數條第一金屬線與多數條第二金屬線（未繪示於第9圖）。如第9圖所示，一陣列區10包括字元線WL1~WL8，接觸區20a、20b分別位於陣列區10的兩側，而解碼區（decoding area）30相鄰於接觸區20a、20b，也就是說，解碼區30係位於環形電路圖案1的兩側。接觸區20a、20b係包含各字元線的接觸點。在本實施例中，訊號於陣列區中傳遞的長度為L，如上所述，由於第一金屬線與第二金屬線的設置，當訊號由左側的接觸點傳送至任一字元線中，訊號幾乎同時由右側的接觸點也傳送至此字元線中。也就是說，訊號傳遞的方向與路徑係如第9圖之虛線箭頭所繪示，且訊號傳遞的長度變為L/2。由於訊號傳遞的長度變為L/2，電阻也變為原來的1/2。

在一實施例中，本發明之記憶體陣列結構包括至少六個接觸區，將記憶體陣列結構分為至少三個陣列區。每個接觸區具多複數個接觸點，其中每條字元線透過兩個不同的接觸點，與第一金屬線電性連接。要注意的是，雖然上述至少六個接觸區將記憶體陣列結構分為至少三個陣列區，但由於環形電路圖案1的設計，本發明實施例之記憶體陣列結構並不需要增加額外的解碼器，也就是說，記憶體陣列結構的解碼區所占的空間不會增加。

第10圖繪示本發明另一實施例之記憶體陣列結構的部分示意圖。第10圖所繪示之記憶體陣列結構係包括十六個接觸區21a、21b、22a、22b、23a、23b、24a、24b、25a、25b、26a、26b、27a、27b、28a、28b，將此記憶體陣列結構分為八個陣列區11~18。在此實施例中，訊號傳遞路徑長度為L/16，也就是說，電阻變為原來的1/16，此時電容雖然變為原來的2倍（第一金屬線與第二金屬線之電容可忽略不計），但RC延遲卻變為原來的1/8。由於本發明實施例的記憶體陣列結構能降低RC延遲，因此能夠有效地提高記憶體裝置的可靠度。

上述實施例皆以記憶體陣列結構具有一個環形電路圖案說明，但本發明並未限定於此。第11、12圖繪示本發明其他實施例之記憶體陣列結構的部分示意圖。如圖所示，本發明實施例之記憶體陣列結構可包括多數個環形電路圖案1。

以第11圖所繪示之實施例為例，記憶體陣列結構包括四個環形電路圖案1。同樣地，環形電路圖案1可透過接觸點C1，將其字元線WL1與第一金屬線ML1電性連接。因此，四個環形電路圖案1可藉由第一金屬線ML1彼此電性連接。更詳細地說，四個環形電路圖案1的字元線WL1藉由第一金屬線ML1彼此電性連接，且第一金屬線ML1透過貫孔V1與第二金屬線ML2電性連接。

以第12圖所繪示之實施例為例，記憶體陣列結構包括四個環形電路圖案1。同樣地，四個環形電路圖案1透過接觸點將其字元線WL1~WL8與第一金屬線ML11~ML18電性連接。因此，四個環形電路圖案1藉由第一金屬線ML11~ML18彼此電性連接。更詳細地說，環形電路圖案1的字元線WL1~WL8分別藉由第一金屬線ML11~ML18彼此電性連接。其中每個環形電路圖案1係對應於兩條第二金屬線。舉例來說，最上方的環形電路圖案1係對應於第二金屬線ML21與ML22。在本實施例中，記憶體陣列結構包括八條第二金屬線ML21~ML28。

在一實施例中，每條字元線係對應於兩個貫孔。如第12圖所示，四個環形電路圖案1的字元線WL1係對應於兩個貫孔V1，而字元線WL2~WL8係分別對應於貫孔V2~V8，但本發明並未限定於此。

第13圖繪示本發明另一實施例之記憶體陣列結構的部分示意圖。第13圖與第12圖的差異，係在於各字元線所對應之兩個貫孔的位置。如第13圖所示，四個環形電路圖案1的字元線WL1可對應於兩個貫孔V1，字元線WL2可對應於兩個貫孔V4，字元線WL3可對應於兩個貫孔V7，字元線WL4可對應於兩個貫孔V2，字元線WL5可對應於兩個貫孔V5，字元線WL6可對應於兩個貫孔V8，字元線WL7可對應於兩個貫孔V3，字元線WL8可對應於兩個貫孔V6。

在一實施例中，本發明實施例具有環形電路圖案的記憶體陣列結構可應用於一反及閘（NAND）記憶體裝置。

如上所述，本發明實施例具有環形電路圖案的記憶體陣列結構，其製造方法中不需要進行裁切圖案的步驟，更不需要增加額外的製程步驟，能有效地降低製造成本，同時能夠也降低了RC延遲，增加記憶體的可靠性。此外，由於環型電路圖案的設計，也不需要增加解碼區所占的空間，對於記憶體輕薄短小的需求有顯著的幫助。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1‧‧‧環形電路圖案

110、120‧‧‧陣列

111、121‧‧‧接地選擇線

112、122‧‧‧串列選擇線

WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8‧‧‧字元線

BL‧‧‧位元線

X、Y、Z‧‧‧座標軸

Claims (1)

1. 
   (1)
   
   一種記憶體陣列結構，包括：
   
   一環形電路圖案，包括複數條字元線，其中每該字元線為環形；
   
   一陣列區，包括
   
   　　一第一陣列，包括一部分該些字元線、一第一接地選擇線與一第一串列選擇線，該第一接地選擇線與該第一串列選擇線位於該些字元線的兩側；
   
   　　一第二陣列，包括另一部分該些字元線、一第二接地選擇線與一第二串列選擇線，該第二接地選擇線與該第二串列選擇線位於該些字元線的兩側；及
   
   　　複數條位元線，位於該第一陣列與該第二陣列並跨越該第一陣列與該第二陣列；以及
   
   一接觸區，具有複數個接觸點，其中該些字元線透過該些接觸點與一外部電路電性連接。
   
   (2)
   
   如申請專利範圍第1項所述之陣列結構，更包括：
   
   複數條第一金屬線，設置於該環形電路圖案之上，其中每該字元線透過該些接觸點與兩條不同的該些第一金屬線電性連接；及
   
   複數條第二金屬線，設置於該些第一金屬線之上，該些第二金屬線與該些第一金屬線電性連接。
   
   (3)
   
   如申請專利範圍第2項所述之陣列結構，更包括：
   
   複數個貫孔，其中該些第二金屬線透過該些貫孔與該些第一金屬線電性連接。
   
   (4)
   
   如申請專利範圍第3項所述之陣列結構，其中每該字元線對應於兩個貫孔。
   
   (5)
   
   如申請專利範圍第2項所述之陣列結構，包括：
   
   至少六個該接觸區，其中每該字元線透過兩個不同的該接觸區的接觸點，與該些第一金屬線電性連接。
   
   (6)
   
   如申請專利範圍第2項所述之陣列結構，包括複數個該環形電路圖案。
   
   (7)
   
   如申請專利範圍第6項所述之陣列結構，其中每該環形電路圖案對應於兩條該些第二金屬線。
   
   (8)
   
   一種記憶體陣列結構的操作方法，其中該記憶體陣列結構包括：
   
   一環形電路圖案，包括複數條字元線，其中每該字元線為環形；
   
   一陣列區，包括
   
   　　一第一陣列，包括一部分該些字元線、一第一接地選擇線與一第一串列選擇線，該第一接地選擇線與該第一串列選擇線位於該些字元線的兩側；
   
   　　一第二陣列，包括另一部分該些字元線、一第二接地選擇線與一第二串列選擇線，該第二接地選擇線與該第二串列選擇線位於該些字元線的兩側；及
   
   　　複數條位元線，位於該第一陣列與該第二陣列並跨越該第一陣列與該第二陣列；以及
   
   一接觸區，具有複數個接觸點，其中該些字元線透過該些接觸點與一外部電路電性連接；
   
   該記憶體陣列結構的操作方法包括：
   
   施加一供應電壓至該第一串列選擇線與該第二串列選擇線；
   
   選擇該第一陣列與該第二陣列其中之一為一選定陣列，其中之另一為一非選定陣列；
   
   將該非選定陣列中之串列選擇線的電壓變為0，使得該非選定陣列的導電通道為浮動；以及
   
   將一選定的位元線的電壓變為0，其他未選定的位元線維持浮動；
   
   其中該選定陣列中的字元線具有一操作電壓，該非選定陣列的字元線具有一導通電壓，以防止非選定陣列的字元線進行操作。
   
   (9)
   
   一種記憶體陣列結構的製造方法，包括：
   
   提供一圖案化遮罩層於一電極層上；
   
   沈積一間隔層於該圖案化遮罩層與該電極層上；
   
   圖案化該間隔層，以形成至少一間隔物於該圖案化遮罩層的側壁；
   
   移除該圖案化遮罩層；
   
   形成一圖案化光阻層於該電極層上；以及
   
   藉由該間隔物與該圖案化光阻層蝕刻該電極層，以形成一環形電路圖案以及一第一接地選擇線、一第一串列選擇線、一第二接地選擇線與一第二串列選擇線；
   
   其中，該環形電路圖案包括複數條字元線，該些字元線不經過一裁切製程，使得每條該字元線皆為一連續的封閉圖形。
   
   (10)
   
   如申請專利範圍第9項所述之製造方法，其中圖案化該間隔層的步驟，包括：
   
   蝕刻並移除平行於該電極層的該間隔層，使得該圖案化遮罩層的上表面露出。