JP2020113766A - ３次元半導体メモリ装置及びその製造方法 - Google Patents

３次元半導体メモリ装置及びその製造方法 Download PDF

Info

Publication number
JP2020113766A
JP2020113766A JP2020003629A JP2020003629A JP2020113766A JP 2020113766 A JP2020113766 A JP 2020113766A JP 2020003629 A JP2020003629 A JP 2020003629A JP 2020003629 A JP2020003629 A JP 2020003629A JP 2020113766 A JP2020113766 A JP 2020113766A
Authority
JP
Japan
Prior art keywords
dummy
staircase
semiconductor memory
memory device
dimensional semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020003629A
Other languages
English (en)
Inventor
亥濬 李
Haejoon Lee
亥濬 李
聖洙 安
Sung-Soo Ahn
聖洙 安
荷那 金
Ha-Na Kim
荷那 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2020113766A publication Critical patent/JP2020113766A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits

Abstract

【課題】 集積度がより向上された３次元半導体メモリ装置を提供する。【解決手段】 ３次元半導体メモリ装置及びその製造方法が提供される。３次元半導体メモリ装置はセルアレイ領域及び前記セルアレイ領域を介して第１方向に互いに離隔された第１及び第２連結領域を含む基板であって、前記第１連結領域は前記第１方向と交差する第２方向に配列された第１及び第２パッド領域を含み、第２連結領域は前記第２方向に第３及び第４パッド領域を含むことと、前記基板上に垂直に積層された複数の電極を含む電極構造体、及び前記第１乃至第４パッド領域に各々配置される第１乃至第４ダミー構造体であって、前記第１乃至第４ダミー構造体の各々は前記電極構造体上に垂直に積層されたダミーパターンを含み、前記第１乃至第４ダミー構造体は前記基板から互いに異なるレベルに各々位置することができる。【選択図】 図３

Description

本発明は３次元半導体装置に係り、より詳細には集積度がより向上された３次元半導体メモリ装置に関する。
消費者が要求する優れた性能及び低廉な価額を充足させるために半導体装置の集積度を増加させることが要求されている。半導体装置の場合、その集積度は製品の価額を決定する重要な要因であるので、特に増加された集積度が要求されている。従来の２次元又は平面的な半導体装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価の装備を必要とするので、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。したがって、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。
米国特許第９，７２８，４４８号公報 米国特許第１０，０４９，７４４号公報
本発明が解決しようとする課題は集積度がより向上された３次元半導体メモリ装置を提供することにある。
本発明が解決しようとする課題は集積度をより向上させることができる３次元半導体メモリ装置の製造方法を提供することにある。
本発明が解決しようとする課題は以上のように言及された課題に制限されず、言及されない他の課題が下の記載から当業者に明確に理解されるはずである。
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置は、セルアレイ領域及び前記セルアレイ領域と第１方向に隣接する連結領域を含む基板であって、前記連結領域は前記第１方向と交差する第２方向に互いに隣接する第１及び第２パッド領域を含むことと、前記基板上に垂直に積層された複数の電極を含む電極構造体であって、前記電極構造体の上部部分は前記連結領域で前記第１方向に沿って形成された上部階段構造を含むことと、前記電極構造体の前記上部部分と水平に離隔され、前記第１パッド領域に提供される第１ダミー構造体と、前記電極構造体の前記上部部分と水平に離隔され、前記第２パッド領域に提供される第２ダミー構造体と、を含み、前記第１及び第２ダミー構造体の各々は前記第１方向及び前記第２方向に沿って形成されたダミー階段構造を含み、前記第１ダミー構造体は前記基板から第１レベルに位置し、前記第２ダミー構造体は前記第１レベルより低い第２レベルに位置することができる。
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置は、セルアレイ領域及び前記セルアレイ領域を介して第１方向に互いに離隔された第１及び第２連結領域を含む基板であって、前記第１連結領域は前記第１方向と交差する第２方向に第１及び第２パッド領域を含み、第２連結領域は前記第２方向に第３及び第４パッド領域を含むことと、前記基板上に垂直に積層された複数の電極を含む電極構造体と、前記第１乃至第４パッド領域に各々配置される第１乃至第４ダミー構造体であって、前記第１乃至第４ダミー構造体の各々は前記電極構造体上に垂直に積層されたダミーパターンを含み、前記第１乃至第４ダミー構造体は前記基板から互いに異なるレベルに各々位置することができる。
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置は、セルアレイ領域及び前記セルアレイ領域と隣接する連結領域を含む基板と、前記基板上に垂直に積層された複数の電極を含む電極構造体であって、前記電極構造体の上部部分は前記連結領域で前記第１方向に沿って形成された上部階段構造を含むことと、前記電極構造体の前記上部部分と水平に離隔され、垂直に積層された第１ダミーパターンを含む第１ダミー構造体と、前記電極構造体の前記上部部分と水平に離隔され、垂直に積層された第２ダミーパターンを含む第２ダミー構造体を含み、前記第１及び第２ダミー構造体の各々は前記第１方向及び前記第１方向と交差する第２方向に沿って形成されたダミー階段構造を含み、前記第１ダミー構造体は前記基板から第１レベルに位置し、前記第２ダミー構造体は前記第１レベルより低い第２レベルに位置することができる。
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置の製造方法は、セルアレイ領域及び前記セルアレイ領域と第１方向に隣接する連結領域を含む基板を準備し、前記連結領域は前記第１方向と交差する第２方向に沿って第１及び第２パッド領域を含むことと、前記基板上に交互に積層された水平膜及び絶縁膜を含む薄膜構造体を形成することと、前記第１及び第２パッド領域で前記薄膜構造体の一部に対する単層エッチング工程を繰り返しに遂行してダミー構造体を形成することと、前記第１パッド領域で前記ダミー構造体の一部及び前記薄膜構造体の一部に対する第１多層エッチング工程を遂行して、前記第１パッド領域の第１ダミー構造体及び前記第２パッド領域の第２ダミー構造体を形成し、第１及び第２ダミー構造体は前記基板から互いに異なるレベルに位置することと、前記第１及び第２パッド領域で前記第１及び第２ダミー構造体の一部分及び前記薄膜構造体の他の一部に対する第２多層エッチング工程を繰り返しに遂行して電極構造体を形成することを含むことができる。
前記解決しようとする課題を達成するために本発明の実施形態に係る３次元半導体メモリ装置の製造方法は、セルアレイ領域及び前記セルアレイ領域と隣接する連結領域を含む基板を準備することと、前記基板上に交互に積層された水平膜及び絶縁膜を含む薄膜構造体を形成することと、前記連結領域で前記薄膜構造体の一部に対する単層エッチング工程を繰り返しに遂行してダミー構造体を形成し、前記ダミー構造体は第１方向に沿って形成され互いに対向する第１階段構造及び前記第１方向と交差する第２方向に沿って形成され、互いに対向する第２階段構造を含むことと、前記ダミー構造体の一部及び前記薄膜構造体に対する第１多層エッチング工程を遂行して、前記基板から互いに異なるレベルに位置する第１及び第２ダミー構造体を形成することと、及び前記第１及び第２ダミー構造体の一部分及び前記薄膜構造体に対する第２多層エッチング工程を繰り返しに遂行して電極構造体を形成することを含むことができる。
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
本発明の実施形態によれば、連結領域でピラミッド形状の階段構造を有するダミー構造体を形成した後、ダミー構造体一部をエッチングマスクとして利用して互いに異なるレベルに位置する第１及び第２ダミー構造体が形成されることができる。第１及び第２ダミー構造体を利用して垂直に積層された水平膜をパターニングすることによって、連結領域で電極構造体の階段構造を形成する時、工程数が減少されることができ、階段構造が占める面積を減少させることができる。したがって、３次元半導体メモリ装置の集積度が増加されることができる。
本発明の実施形態にかかる３次元半導体メモリ装置の概略的な構成を説明するための図面である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体を説明するための図面である。 本発明の実施形態による３次元半導体メモリ装置の平面図である。 図３のＩ−Ｉ’線に沿って切断した断面図である。 図３のＩＩ−ＩＩ’線に沿って切断した断面図である。 図３のＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の電極構造体を説明するための平面図である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の平面図である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の電極構造体を説明するための図面である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の断面図である。 本発明の多様な実施形態に係る３次元半導体メモリ装置の電極構造体を説明するための図面である。 本発明の実施形態に係る３次元半導体メモリ装置のメモリセルアレイを示す簡略回路図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す順序図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す斜視図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す斜視図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す斜視図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す斜視図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す斜視図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す平面図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す斜視図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す平面図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す斜視図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す平面図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す斜視図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す平面図である。 本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す斜視図である。
以下、図面を参照して本発明の実施形態に係る３次元半導体メモリ装置及びその製造方法に対して詳細に説明する。
図１は本発明の実施形態にかかる３次元半導体メモリ装置の概略的な構成を説明するための図面である。図１を参照すれば、３次元半導体メモリ装置はセルアレイ領域ＣＡＲ及び周辺回路領域を含む。周辺回路領域はローデコーダー領域ＲＯＷ ＤＣＲ、ページバッファ領域ＰＢＲ、コラムデコーダー領域ＣＯＬ ＤＣＲ、及び制御回路領域（図示せず）を含む。実施形態によれば、セルアレイ領域ＣＡＲとローデコーダー領域ＲＯＷ ＤＣＲとの間に連結領域ＣＮＲが配置される。
セルアレイ領域ＣＡＲには複数のメモリセルで構成されたメモリセルアレイが配置される。実施形態で、メモリセルアレイは３次元的に配列されたメモリセル及びメモリセルと電気的に連結された複数のワードライン及びビットラインを含む。
ローデコーダー領域ＲＯＷ ＤＣＲにはメモリセルアレイのワードラインを選択するローデコーダーが配置され、連結領域ＣＮＲにはメモリセルアレイとローデコーダーを電気的に連結するコンタクトプラグ及び配線を含む配線構造体が配置されることができる。ローデコーダはアドレス情報に応じてメモリセルアレイのワードラインの中で１つを選択する。ローデコーダは制御回路の制御信号に応答してワードライン電圧を選択されたワードライン及び非選択されたワードラインに各々提供する。
ページバッファ領域ＰＢＲにはメモリセルに格納された情報を読み出すためのページバッファが配置される。ページバッファは動作モードに応じてメモリセルに格納されるデータを一時的に格納するか、或いはメモリセルに格納されたデータを感知することができる。ページバッファはプログラム動作モードの時、書込みドライバー（ｗｒｉｔｅ ｄｒｉｖｅｒ）回路として動作し、読出し動作モードの時、センス増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）回路として動作する。
カラムデコーダー領域ＣＯＬ ＤＣＲにはメモリセルアレイのビットラインと連結されるカラムデコーダーが配置される。カラムデコーダはページバッファと外部装置（例えば、メモリコントローラ）との間にデータ伝送経路を提供することができる。
図２は本発明の実施形態に係る３次元半導体メモリ装置の電極構造体を説明するための図面である。図３は本発明の実施形態による３次元半導体メモリ装置の平面図である。図４Ａ及び図４Ｂは図３のＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面図である。図５は図３のＩＩＩ−ＩＩＩ’線に沿って切断した断面図である。
図２、図３、図４Ａ、図４Ｂ、及び図５を参照すれば、電極構造体ＳＴが連結領域ＣＮＲ及びセルアレイ領域ＣＡＲを含む基板１上に配置される。
実施形態で、連結領域ＣＮＲは基板１の上面に平行な第１方向Ｄ１にセルアレイ領域ＣＡＲと隣接することができ、第１パッド領域ＰＲ１及び第２パッド領域ＰＲ２を含むことができる。第１パッド領域ＰＲ１と第２パッド領域ＰＲ２は基板１の上面に平行な、第１方向Ｄ１と交差する第２方向Ｄ２に互いに隣接することができる。
電極構造体ＳＴは基板１の上面に対して垂直な第３方向Ｄ３に交互に積層された複数の電極ＥＬ及び絶縁膜ＩＬＤを含む。電極ＥＬは導電性物質（例えば、ドーピングされた半導体又は金属）で形成されることができる。電極ＥＬの各々は連結領域ＣＮＲでその直ちに上に位置する電極によって露出されるパッド部を有することができる。絶縁膜ＩＬＤはシリコン酸化膜のような絶縁物質からなされる。
より詳細に、電極構造体ＳＴは下部構造体ＬＳＴ、中間構造体ＭＳＴ、及び上部構造体ＵＳＴを含み、下部、中間、及び上部構造体ＬＳＴ、ＭＳＴ、ＵＳＴの各々は同一な数の電極ＥＬを含むことができる。
一例として、下部、中間、及び上部構造体ＬＳＴ、ＭＳＴ、ＵＳＴの各々は２ｎ個（ここで、ｎは１以上の自然数）の電極ＥＬを含むことができる。一例として、下部、中間、及び上部構造体ＬＳＴ、ＭＳＴ、ＵＳＴの各々は垂直に積層された８個の電極ＥＬを含むことと図示したが、本発明はこれに制限されない。
下部構造体ＬＳＴの電極ＥＬは第１パッド領域ＰＲ１で第１下部階段構造ＬＳ１と第２パッド領域ＰＲ２で第２下部階段構造ＬＳ２を形成することができる。ここで、第１及び第２下部階段構造ＬＳ１、ＬＳ２の各々は連続的に積層された複数の電極ＥＬによって形成されることができ、第１下部階段構造ＬＳ１は第２下部階段構造ＬＳ２と基板１から互いに異なるレベルに位置することができる。
第１及び第２下部階段構造ＬＳ１、ＬＳ２の各々は単層階段を含むことができる。実施形態で、単層階段は１つの電極ＥＬを含むことができ、単層階段の高さは電極ＥＬの各々の垂直ピッチ（ｖｅｒｔｉｃａｌ ｐｉｔｃｈ）と実質的に同一であるか、或いはこれより小さい。
第１及び第２下部階段構造ＬＳ１、ＬＳ２の各々は第１及び第２方向Ｄ１及びＤ２の両方に沿って形成されることができる。即ち、第１及び第２下部階段構造ＬＳ１、ＬＳ２の各々はピラミッド形状の階段構造を有することができる。
各中間構造体ＭＳＴを構成する電極ＥＬは垂直に整列される一側壁を有することができる。中間構造体ＭＳＴの各々で電極ＥＬは第１パッド領域ＰＲ１で第１中間階段構造ＭＳ１と第２パッド領域ＰＲ２で第２中間階段構造ＭＳ２を形成することができる。ここで、第１中間階段構造ＭＳ１は第２中間階段構造ＭＳ２と基板１から互いに異なるレベルに位置することができる。第１中間階段構造ＭＳ１と第２中間階段構造ＭＳ２との間のレベル差は第１下部階段構造ＬＳ１と第２下部階段構造ＬＳ２との間のレベル差と実質的に同一であることができる。
第１及び第２中間階段構造ＭＳ１、ＭＳ２の各々は連続的に積層された複数の電極ＥＬによって第２方向Ｄ２に沿って形成されることができる。第１及び第２中間階段構造ＭＳ１、ＭＳ２の各々は単層階段を含むことができる。
中間構造体ＭＳＴは基板１からの距離が遠くなるほど、第１方向Ｄ１に長さが減少し、積層されることができる。中間構造体ＭＳＴによって第１方向Ｄ１に沿って多層階段からなされた階段構造が形成されることができる。ここで、多層階段は少なくとも２つ以上の電極ＥＬを含むことができ、多層階段の高さは電極ＥＬの各々の垂直ピッチの約２倍以上である。
上部構造体ＵＳＴは最上層の中間構造体ＭＳＴ上に配置され、上部構造体ＵＳＴの電極ＥＬは第１パッド領域ＰＲ１で第１上部階段構造ＵＳ１及び第２パッド領域ＰＲ２で第２上部階段構造ＵＳ２を形成することができる。ここで、第１及び第２上部階段構造ＵＳ１、ＵＳ２の各々は単層階段を含むことができる。第１上部階段構造ＵＳ１は第２上部階段構造ＵＳ２と基板１から互いに異なるレベルに位置することができる。第１及び第２上部階段構造ＵＳ１、ＵＳ２の各々は連続的に積層された複数の電極ＥＬによって第１方向Ｄ１に沿って形成されることができる。第１上部階段構造ＵＳ１と第２上部階段構造ＵＳ２との間のレベル差は第１中間階段構造ＭＳ１と第２中間階段構造ＭＳ２との間のレベル差と実質的に同一であることができる。
実施形態によれば、第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２が上部構造体ＵＳＴと水平に離隔されて最上層の中間構造体ＭＳＴ上に配置されることができる。
第１ダミー構造体ＤＳＴ１は第１パッド領域ＰＲ１に提供され、垂直に積層された第１ダミーパターンＤＰ１を含むことができる。第１ダミーパターンＤＰ１は第１方向Ｄ１及び第２方向Ｄ２に沿って単層階段からなされた第１ダミー階段構造ＤＳ１を形成することができる。第１ダミー階段構造ＤＳ１は上部構造体ＵＳＴの第１上部階段構造ＵＳ１と同一なレベルに形成されることができる。
第２ダミー構造体ＤＳＴ２は第２パッド領域ＰＲ２に提供され、垂直に積層された第２ダミーパターンＤＰ２を含むことができる。実施形態で、第２ダミー構造体ＤＳＴ２は第１ダミー構造体ＤＳＴ１より高いレベルに位置することができる。
第２ダミーパターンＤＰ２は第１方向Ｄ１及び第２方向Ｄ２に沿って単層階段からなされた第２ダミー階段構造ＤＳ２を形成することができる。第２ダミー階段構造ＤＳ２は上部構造体ＵＳＴの第２上部階段構造ＵＳ２と同一なレベルに形成されることができる。
第１及び第２ダミーパターンＤＰ１、ＤＰ２の一側壁はそれの下に位置する中間構造体ＭＳＴの電極ＥＬの一側壁と垂直に整列されることができる。
実施形態で、電極構造体ＳＴはセルアレイ領域ＣＡＲで第２方向Ｄ２に第１幅Ｗ１を有することができる。即ち、電極ＥＬの各々はセルアレイ領域ＣＡＲで第２方向Ｄ２に第１幅Ｗ１を有することができる。
第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２の各々は第２方向Ｄ２に第１幅Ｗ１の１／２より小さい第２幅Ｗ２を有することができる。より詳細に、第１ダミー構造体ＤＳＴ１で第１ダミーパターンＤＰ１は第２方向Ｄ２に幅が互いにことなることができ、第２ダミー構造体ＤＳＴ２で第２ダミーパターンＤＰ２は第２方向Ｄ２に幅が互いに異なることができる。
埋め込み絶縁膜１１０がセルアレイ領域ＣＡＲ及び連結領域ＣＮＲの基板１上で電極構造体ＳＴと第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２を覆うことができる。埋め込み絶縁膜１１０は平坦な上面を有することができる。
コンタクトプラグＵＣＰ、ＭＣＰ、ＬＣＰが第１及び第２パッド領域ＰＲ１、ＰＲ２で電極構造体ＳＴの電極ＥＬの各々に接続されることができる。上部コンタクトプラグＵＣＰは上部構造体の電極ＥＬに各々接続されることができる。中間コンタクトプラグＭＣＰが中間構造体ＭＳＴの電極ＥＬに各々接続されることができる。下部コンタクトプラグＬＣＰは下部構造体ＬＳＴの電極ＥＬに各々接続されることができる。これに加えて、ダミーコンタクトプラグＤＣＰが第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２の第１及び第２ダミーパターンＤＰ１、ＤＰ２の各々に接続されることができる。コンタクトプラグＵＣＰ、ＭＣＰ、ＬＣＰ及びダミーコンタクトプラグＤＣＰの上面は実質的に同一なレベルに位置することができる。
埋め込み絶縁膜１１０上に層間絶縁膜１２０が配置されることができ、層間絶縁膜１２０上にコンタクトプラグＵＣＰ、ＭＣＰ、ＬＣＰと各々連結される連結配線ＣＬが配置されることができる。
図６は本発明の多様な実施形態に係る３次元半導体メモリ装置の電極構造体を説明するための平面図である。説明を簡易にするために、先に説明された電極構造体と同一な技術的特徴に対する説明は省略されることができる。
図６を参照すれば、第１及び第２パッド領域ＰＲ１、ＰＲ２の各々に第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２が配置されることができる。第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２の各々は、先に説明したように、第１方向Ｄ１及び第２方向Ｄ２に沿って形成された第１及び第２ダミー階段構造ＤＳ１、ＤＳ２を有することができる。第１及び第２ダミー階段構造ＤＳ１、ＤＳ２で、各単層階段は第１方向Ｄ１の幅ｄ１より第２方向Ｄ２の幅ｄ２が大きい。
下部構造体ＬＳＴは先に説明したように、第１及び第２下部階段構造ＬＳ１、ＬＳ２を各々含むことができる。第１及び第２下部階段構造ＬＳ１、ＬＳ２で、各単層階段は第１方向Ｄ１の幅ｄ３より第２方向Ｄ２の幅ｄ２が大きい。
各中間構造体ＭＳＴで、各多層階段の第１方向Ｄ１の幅ｄ４は、第１及び第２下部階段構造ＬＳ１、ＬＳ２での各単層階段の第１方向Ｄ１の幅ｄ３より大きい。
図７は本発明の多様な実施形態に係る３次元半導体メモリ装置の平面図である。図８は本発明の多様な実施形態に係る３次元半導体メモリ装置の電極構造体を説明するための図面である。説明を簡易にするために、先に説明された電極構造体と同一な技術的特徴に対する説明は省略されることができる。
図７及び図８を参照すれば、基板１は第１方向Ｄ１に互いに離隔される第１及び第２連結領域ＣＮＲ１、ＣＮＲ２及びこれらの間のセルアレイ領域ＣＡＲを含むことができる。第１及び第２連結領域ＣＮＲ１、ＣＮＲ２の各々は第２方向Ｄ２に互いに隣接する第１及び第２パッド領域ＰＲ１、ＰＲ２を含むことができる。
実施形態によれば、電極構造体ＳＴは第１方向Ｄ１に延長されることができ、第１及び第２連結領域ＣＮＲ１、ＣＮＲ２の各々で、先に説明された電極構造体ＳＴの階段構造の特徴を含むことができる。
詳細に、電極構造体ＳＴの階段構造は第２方向Ｄ２に平行である仮想線を基準にミラー対称である。即ち、第１及び第２連結領域ＣＮＲ１、ＣＮＲ２の各々で、電極構造体ＳＴは、図２、図３、図４Ａ、図４Ｂ、及び図５を参照して説明された第１及び第２下部階段構造ＬＳ１、ＬＳ２、第１及び第２中間階段構造ＭＳ１、ＭＳ２、及び第１及び第２上部階段構造ＵＳ１、ＵＳ２を有することができる。ここで、第１下部、中間、及び上部階段構造ＬＳ１、ＭＳ１、ＵＳ１は、先に説明したように、第２下部、中間、及び上部階段構造ＬＳ２、ＭＳ２、ＵＳ２と基板１から異なるレベルに位置することができる。
さらに、第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２が第１及び第２連結領域ＣＮＲ１、ＣＮＲ２の各々に配置されることができる。
実施形態によれば、第１コンタクトプラグＣＰ１が第１連結領域ＣＮＲ１で偶数層の電極ＥＬに各々接続されることができ、第２コンタクトプラグＣＰ２が第２連結領域ＣＮＲ２で奇数層電極ＥＬに各々接続されることができる。したがって、１つの電極構造体ＳＴを構成する電極ＥＬに連結される連結配線が第１及び第２連結領域ＣＮＲ１、ＣＮＲ２に分けて配置されることができる。
図９は本発明の多様な実施形態に係る３次元半導体メモリ装置の平面図である。図１０は本発明の多様な実施形態に係る３次元半導体メモリ装置の電極構造体を説明するための図面である。説明を簡易にするために、先に説明された電極構造体と同一な技術的特徴に対する説明は省略されることができる。
図９及び図１０を参照すれば、基板１は第１及び第２連結領域ＣＮＲ１、ＣＮＲ２とこれらの間のセルアレイ領域ＣＡＲとを含む。一例によれば、基板１上に第１及び第２電極構造体ＳＴ１、ＳＴ２が第２方向Ｄ２に離隔されて配置されることができる。第１及び第２電極構造体ＳＴ１、ＳＴ２は基板１上で第１方向Ｄ１に延長されることができる。
実施形態によれば、第１電極構造体ＳＴ１は第２連結領域ＣＮＲ２で先に説明された電極構造体ＳＴの階段構造特徴を含むことができ、第２電極構造体ＳＴ２は第１連結領域ＣＮＲ１で先に説明された電極構造体ＳＴの階段構造特徴を含むことができる。
詳細に、第１及び第２電極構造体ＳＴ１、ＳＴ２の各々は、先に説明したように、下部構造体ＬＳＴ、上部構造体ＵＳＴ、及び下部構造体ＬＳＴと上部構造体ＵＳＴとの間に順に積層された複数の中間構造体ＭＳＴを含むことができる。
第１及び第２電極構造体ＳＴ１、ＳＴ２の各々は第１及び第２連結領域ＣＮＲ１、ＣＮＲ２で非対称の階段構造を含むことができる。
より詳細に、第１電極構造体ＳＴ１は第２連結領域ＣＮＲ２で、図２を参照して説明された第１及び第２下部階段構造、第１及び第２中間階段構造、及び第１及び第２上部階段構造を含むことができる。
第１電極構造体ＳＴ１で下部構造体ＬＳＴの電極ＥＬの中で少なくとも２つ以上は、第１連結領域ＣＮＲ１で垂直に整列された一側壁を有することができる。各中間構造体ＭＳＴの電極ＥＬの中で少なくとも２つ以上は、第１連結領域ＣＮＲ１で垂直に整列された一側壁を有することができる。
第２電極構造体ＳＴ２は第１連結領域ＣＮＲ１で、図２を参照して説明された第１及び第２下部階段構造、第１及び第２中間階段構造、及び第１及び第２上部階段構造を含むことができる。
第２電極構造体ＳＴ２で下部構造体ＬＳＴの電極ＥＬの中で少なくとも２つ以上は、第２連結領域ＣＮＲ２で垂直に整列された一側壁を有することができる。各中間構造体ＭＳＴの電極ＥＬの中で少なくとも２つ以上は、第２連結領域ＣＮＲ２で垂直に整列された一側壁を有することができる。
実施形態によれば、第１コンタクトプラグＣＰ１が第２連結領域ＣＮＲ２で第１電極構造体ＳＴ１の電極ＥＬに各々接続されることができる。第２コンタクトプラグＣＰ２が第１連結領域ＣＮＲ１で第２電極構造体ＳＴ２の電極ＥＬに各々接続されることができる。
図１１は本発明の実施形態に係る３次元半導体メモリ装置のメモリセルアレイを示す簡略回路図である。図１１を参照すれば、実施形態に係る３次元半導体メモリ装置のセルアレイは共通ソースラインＣＳＬ、複数のビットラインＢＬ０−ＢＬ２、及び共通ソースラインＣＳＬとビットラインＢＬ０−ＢＬ２との間に配置される複数のセルストリングＣＳＴＲを含むことができる。
セルストリングＣＳＴＲは第１及び第２方向Ｄ１、Ｄ２に沿って伸張された平面上に、第３方向Ｄ３に沿って延長されることができる。ビットラインＢＬ０〜ＢＬ２は第１方向Ｄ１に互いに離隔され、第２方向Ｄ２に延長されることができる。
ビットラインＢＬ０−ＢＬ２の各々に複数のセルストリングＣＳＴＲが並列に連結されることができる。複数のセルストリングＣＳＴＲは第１ビットラインＢＬ０に連結された複数の第１セルストリング、第２ビットラインＢＬ１に連結された複数の第２セルストリング、及び第３ビットラインＢＬ２に連結された複数の第３セルストリングを含むことができる。複数のセルストリングＣＳＴＲは共通ソースラインＣＳＬに共通に連結されることができる。即ち、複数のビットラインＢＬ０−ＢＬ２と１つの共通ソースラインＣＳＬとの間に複数のセルストリングＣＳＴＲが配置されることができる。共通ソースラインＣＳＬは複数に２次元的に配列されることができる。ここで、共通ソースラインＣＳＬには電気的に同一の電圧が印加されるか、又は共通ソースラインＣＳＬの各々が電気的に制御されてもよい。
実施形態によれば、セルストリングＣＳＴＲの各々は直列連結されたストリング選択トランジスタＳＳＴ１、ＳＳＴ２、直列連結されたメモリセルトランジスタＭＣＴ、接地選択トランジスタＧＳＴで構成されることができる。また、メモリセルトランジスタＭＣＴの各々はデータ格納要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含む。
一例として、各々のセルストリングＣＳＴＲは直列連結された第１及び第２ストリング選択トランジスタＳＳＴ１、ＳＳＴ２を含むことができ、第２ストリング選択トランジスタＳＳＴ２はビットラインＢＬ０−ＢＬ２に接続され、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬに接続されることができる。メモリセルトランジスタＭＣＴは第１ストリング選択トランジスタＳＳＴ１と接地選択トランジスタＧＳＴとの間に直列連結されることができる。
さらに、セルストリングＣＳＴＲの各々は第１ストリング選択トランジスタＳＳＴ１とメモリセルトランジスタＭＣＴとの間に連結されたダミーセルトランジスタＤＭＣをさらに含むことができる。図面には図示しなかったが、ダミーセルＤＭＣは接地選択トランジスタＧＳＴとメモリセルＭＣＴとの間にも連結されてもよい。他の例として、各々のセルストリングＣＳＴＲで接地選択トランジスタＧＳＴは、ストリング選択トランジスタＳＳＴ１、ＳＳＴ２と類似に、直列連結された複数のＭＯＳトランジスタで構成されてもよい。その他の例として、各々のセルストリングＣＳＴＲは１つのストリング選択トランジスタを含んでもよい。
第１ストリング選択トランジスタＳＳＴ１は第１ストリング選択ラインＳＳＬ１によって制御されることができ、第２ストリング選択トランジスタＳＳＴ２は第２ストリング選択ラインＳＳＬ２によって制御されることができる。メモリセルトランジスタＭＣＴは複数のワードラインＷＬ０−ＷＬｎによって制御されることができ、ダミーセルトランジスタＤＭＣはダミーワードラインＤＷＬによって制御されることができる。また、接地選択トランジスタＧＳＴは接地選択ラインＧＳＬ０〜ＧＳＬ２によって制御されることができる。共通ソースラインＣＳＬは接地選択トランジスタＧＳＴのソースに共通に連結されることができる。
共通ソースラインＣＳＬから実質的に同一な距離に配置される、メモリセルトランジスタＭＣＴのゲート電極はワードラインＷＬ０−ＷＬｎの中の１つに共通に連結されて等電位状態にある。これと異なり、メモリセルＭＣＴのゲート電極が共通ソースラインＣＳＬから実質的に同一なレベルに配置されても、互いに異なる行又は列に配置されるゲート電極が独立に制御されることができる。
接地選択ラインＧＳＬ０−ＧＳＬ２及びストリング選択ラインＳＳＬ１、ＳＳＬ２は第１方向Ｄ１に沿って延長され、第２方向Ｄ２に互いに離隔されることができる。共通ソースラインＣＳＬから実質的に同一なレベルに配置される接地選択ラインＧＳＬ０−ＧＳＬ２及びストリング選択ラインＳＳＬ１、ＳＳＬ２は電気的に互いに分離されることができる。
実施形態によれば、ワードラインＷＬ０−ＷＬｎ、ＤＷＬは先に説明された電極構造体ＳＴの技術的特徴を含むように構成されることができる。言い換えれば、本発明の実施形態に係る電極構造体ＳＴの電極ＥＬは前記セルストリングのメモリセルトランジスタを制御するワードラインとして利用されることができる。
図１２は本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す順序図である。図１３乃至図１７は本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す斜視図である。
図１２及び図１３を参照すれば、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲを含む基板１上に薄膜構造体１００が形成されることができる（Ｓ１０）。
連結領域ＣＮＲは第１方向Ｄ１にセルアレイ領域ＣＡＲと隣接することができる。連結領域ＣＮＲは第１方向Ｄ１と交差する第２方向Ｄ２に互いに隣接する第１パッド領域ＰＲ１及び第２パッド領域ＰＲ２を含むことができる。
薄膜構造体１００は基板１上に垂直に交互に積層された水平膜ＨＬ及び絶縁膜ＩＬＤを含むことができる。言い換えれば、水平膜ＨＬ及び絶縁膜ＩＬＤが第３方向Ｄ３に沿って交互に積層されることができる。
水平膜ＨＬは絶縁膜ＩＬＤに対してエッチング選択性を有する物質で形成されることができる。例えば、絶縁膜ＩＬＤはシリコン酸化膜であり、水平膜ＨＬはシリコン窒化膜、シリコン酸窒化膜、多結晶シリコン膜、又は金属膜の中の少なくとも１つを含むことができる。
図１２、図１３、及び図１４を参照すれば、第１及び第２パッド領域ＰＲ１、ＰＲ２で薄膜構造体１００の一部分に対する単層エッチング（蝕刻）工程を繰り返しに遂行して第１及び第２方向Ｄ１、Ｄ２に沿って単層階段を有するダミー構造体ＤＳＴが形成されることができる（Ｓ２０）。
詳細に、ダミー構造体ＤＳＴを形成することは、薄膜構造体１００上に第１マスクパターンＭＰ１を形成すること、第１マスクパターンＭＰ１をエッチングマスクとして利用して薄膜構造体１００の一部分をエッチングする単層エッチング工程を遂行すること、及び第１マスクパターンＭＰ１の面積を縮小させる第１トリミング工程を遂行することを含むことができる。ここで、単層エッチング工程及び第１トリミング工程は少なくとも１回以上交互に繰り返すことができる。
第１マスクパターンＭＰ１は、図１３に図示されたように、連結領域ＣＮＲで薄膜構造体１００の一部を露出させることができる。一例として、第１マスクパターンＭＰ１はセルアレイ領域ＣＡＲを覆う第１部分ＭＰ１ａ及び第１部分ＭＰ１ａと離隔されて連結領域ＣＮＲの一部分を覆う第２部分ＭＰ１ｂを含むことができる。第２部分ＭＰ１ｂは薄膜構造体１００上で島（ｉｓｌａｎｄ）形状を有し、第２方向Ｄ２に互いに離隔されて配置されることができる。実施形態によれば、第１マスクパターンＭＰ１の第２部分ＭＰ１ｂの幅及び間隔は先に説明された電極構造体ＳＴに形成されるパッドの垂直ピッチＰ及び水平ピッチに応じて決定されることができる。一例として、第１マスクパターンＭＰ１を形成することは、薄膜構造体１００の全面を覆う第１フォトレジスト膜を塗布すること及び第１フォトレジスト膜に対する露光及び現像工程を遂行することを含むことができる。
単層エッチング工程は水平膜ＨＬの垂直ピッチＰに該当する第１エッチング深さに薄膜構造体１００をエッチングすることができる。ここで、水平膜ＨＬの垂直ピッチは第３方向Ｄ３に隣接する水平膜ＨＬの上面の間の垂直距離を意味する。
１回の単層エッチング工程を遂行することによって、１つの水平膜ＨＬ及び１つの絶縁膜ＩＬＤがエッチングされて連結領域ＣＮＲにダミーパターンＤＰ及びセルアレイ領域ＣＡＲに上部パターンＵＰが形成されることができる。上部パターンＵＰはダミーパターンＤＰと離隔されることができ、基板１から同一レベルに位置するダミーパターンＤＰは第２方向Ｄ２に互いに離隔されることができる。
第１トリミング工程は第１マスクパターンＭＰ１によって露出される領域を拡張することによって、以前段階で形成された上部パターンＵＰ及びダミーパターンＤＰの一部分を露出させることができる。第１トリミング工程は、例えば等方的乾式エッチング方法又は湿式エッチングの方法が利用されることができる。
第１トリミング工程の時、第１マスクパターンＭＰ１が全面エッチングされることによって、第１マスクパターンＭＰ１の上部面がリセスされることができる。即ち、第１トリミング工程によって第１マスクパターンＭＰ１の面積及び厚さが減少されることができる。より詳細に、第１トリミング工程によって第１マスクパターンＭＰ１の第１及び第２部分ＭＰ１ａ、ＭＰ１ｂの側壁を第１方向Ｄ１及び第２方向Ｄ２に所定距離だけ水平に移動させることができる。ここで、第１マスクパターンＭＰ１の側壁の水平移動距離は電極構造体ＳＴで各電極のパッド幅に対応することができる。
１回の第１トリミング工程の後、トリミングされた第１マスクパターンＭＰ１ｔを利用して単層エッチング工程が遂行されることができ、続いて第１トリミング工程と単層エッチング工程が交互に繰り返しに遂行されることができる。単層エッチング工程及び第１トリミング工程の反複回数は基板１上に積層された水平膜ＨＬの積層数によって変更されることができる。一例として、単層エッチング工程及び第１トリミング工程の反複回数は先に説明された中間構造体ＭＳＴを構成する電極ＥＬの数によって変更されることができる。例えば、各中間構造体ＭＳＴを構成する電極ＥＬの数が２ｎ個（ここで、ｎは１以上の自然数）である場合、第１トリミング工程回数はｎ−１回である。
単層エッチング工程及び第１トリミング工程を反複することによって、薄膜構造体１００上に上部構造体ＵＳＴ及びダミー構造体ＤＳＴが形成されることができる。
実施形態で、上部構造体ＵＳＴは垂直に積層された上部パターンＵＰを含むことができる。詳細に、上部パターンＵＰはセルアレイ領域ＣＡＲを覆い、連結領域ＣＮＲで第１方向Ｄ１に沿って形成される上部階段構造を有するように積層されることができる。上部パターンＵＰは基板１からの垂直距離が増加するほど、第１方向Ｄ１での長さが減少されることができ、上部パターンＵＰの端部が連結領域ＣＮＲで露出されることができる。垂直に隣接する上部パターンＵＰの側壁間の水平距離は実質的に同一であることができる。したがって、上部構造体ＵＳＴは第１方向Ｄ１に沿って形成された上部階段構造を有し、上部階段構造は単層階段で構成されることができる。上部階段構造で各単層階段の高さは水平膜ＨＬの垂直ピッチに該当することができる。実施形態で、単層階段は１つの水平膜ＨＬを含むことができ、多層階段は２つ以上の水平膜ＨＬを含むことができる。
ダミー構造体ＤＳＴは垂直に積層されたダミーパターンＤＰを含むことができる。ダミー構造体ＤＳＴは第１及び第２パッド領域ＰＲ１、ＰＲ２に共通に形成されることができる。ダミー構造体ＤＳＴで、ダミーパターンＤＰは基板１からの垂直距離が増加するほど、第１方向Ｄ１での長さ及び第２方向Ｄ２での幅が減少されることができる。一例として、第１方向Ｄ１でダミーパターンＤＰの側壁間の水平距離及び第２方向Ｄ２でダミーパターンＤＰの側壁間の水平距離は実質的に同一であることができる。そして、各ダミーパターンは第１方向Ｄ１での長さが第２方向Ｄ２での幅より大きい。
ダミー構造体ＤＳＴは実質的にピラミッド形状を有することができる。したがって、ダミー構造体ＤＳＴは連結領域ＣＮＲで第１方向Ｄ１に沿って形成された第１階段構造Ｓ１及び第２方向Ｄ２に沿って第２階段構造Ｓ２を有することができる。第１及び第２階段構造Ｓ１、Ｓ２は単層階段で構成されることができる。第１及び第２階段構造Ｓ１、Ｓ２で単層階段の高さは水平膜ＨＬの垂直ピッチに該当することができる。ダミー構造体ＤＳＴで、第１階段構造Ｓ１が第２方向Ｄ２に互いに対称にされることができ、第２階段構造Ｓ２が第１方向Ｄ１に互いに対称にされることができる。ダミー構造体ＤＳＴの第１階段構造は第１及び第２パッド領域ＰＲ１、ＰＲ２に各々提供されることができる。
上部構造体ＵＳＴ及びダミー構造体ＤＳＴを形成した後、トリムされた第１マスクパターンＭＰ１ｔは除去されることができる。
図１２及び図１５を参照すれば、第１パッド領域ＰＲ１でダミー構造体ＤＳＴの一部分及び薄膜構造体１００の一部分に対する第１多層エッチング工程を遂行して第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２が形成されることができる（Ｓ３０）。
詳細に、第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２を形成することは、第１パッド領域ＰＲ１を露出させる第２マスクパターンＭＰ２を形成すること、第２マスクパターンＭＰ２をエッチングマスクとして利用してダミー構造体ＤＳＴの一部及び薄膜構造体１００の一部をエッチングすることを含む。
ここで、第２マスクパターンＭＰ２はセルアレイ領域ＣＡＲ及び第２パッド領域ＰＲ２を覆い、第１パッド領域ＰＲ１を露出させるオープニングを有することができる。第２マスクパターンＭＰ２のオープニングは第１方向Ｄ１にダミー構造体ＤＳＴを横切ることができ、ダミー構造体ＤＳＴの第１及び第２階段構造の一部及び上部構造体ＵＳＴの上部階段構造の一部を露出させることができる。一例として、第２マスクパターンＭＰ２を形成することは、基板１の全体を覆う第２フォトレジスト膜を塗布すること及び第２フォトレジスト膜に対する露光及び現像工程を遂行することを含むことができる。
実施形態で、第１多層エッチング工程は少なくとも２つ以上の水平膜ＨＬをエッチングすることを含む。第１多層エッチング工程でエッチング深さは中間構造体ＭＳＴを構成する電極ＥＬの数に応じて変更されることができる。例えば、各中間構造体ＭＳＴを構成する電極ＥＬの数が２ｎ個（ここで、ｎは１以上の自然数）である場合、第１多層エッチング工程でエッチングされる水平膜ＨＬの数はｎ個である。一例として、第１多層エッチング工程で４つの水平膜ＨＬがエッチングされることができる。
第１多層エッチング工程を遂行することによって、第１パッド領域ＰＲ１でダミー構造体ＤＳＴの第１及び第２階段構造の一部分がその下の薄膜構造体１００の一部に転写されることができる。したがって、第１パッド領域ＰＲ１に第１ダミー構造体ＤＳＴ１が形成されることができ、第１ダミー構造体ＤＳＴ１は垂直に積層された第１ダミーパターンＤＰ１を含むことができる。第１ダミー構造体ＤＳＴ１は第１パッド領域ＰＲ１で第１方向Ｄ１及び第２方向Ｄ２の両方で第１ダミー階段構造を有することができる。ここで、第１ダミー階段構造は単層階段で構成されることができる。
第１多層エッチング工程によってダミー構造体ＤＳＴの一部分が第２パッド領域ＰＲ２のみに局所的に残留して第２ダミー構造体ＤＳＴ２が形成されることができる。実施形態で、第１多層エッチング工程によって第２ダミー構造体ＤＳＴ２は第１ダミー構造体ＤＳＴ１とレベル差を有することができる。第１ダミー構造体ＤＳＴ１の上面と第２ダミー構造体ＤＳＴ２の上面との間のレベル差は第１多層エッチング工程でのエッチング深さに該当することができる。
第２ダミー構造体ＤＳＴ２は垂直に積層された第２ダミーパターンＤＰ２を含むことができる。ここで、第２ダミーパターンＤＰ２は垂直に整列された側壁を有し、第２ダミー構造体ＤＳＴ２は第２ダミーパターンＤＰ２によって第１方向Ｄ１及び第２方向Ｄ２に形成された第２ダミー階段構造を有し、第２ダミー階段構造は単層階段で構成されることができる。
図１２、図１６、及び図１７を参照すれば、第１及び第２パッド領域ＰＲ１、ＰＲ２で第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２の一部分及び薄膜構造体１００の一部分に対する第２多層エッチング工程を繰り返しに遂行して電極構造体ＳＴが形成されることができる（Ｓ４０）。
詳細に、電極構造体ＳＴを形成することは、第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２の一部分を露出させる第３マスクパターンＭＰ３を形成すること、第３マスクパターンＭＰ３をエッチングマスクとして利用して第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２の一部及び薄膜構造体１００の一部をエッチングする第２多層エッチング工程を遂行すること、及び第３マスクパターンＭＰ３の面積を縮小させる第２トリミング工程を遂行することを含むことができる。ここで、第２多層エッチング工程及び第２トリミング工程は少なくとも１回以上交互に繰り返されることができる。
図１６を参照すれば、第３マスクパターンＭＰ３は第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２の一部分及び薄膜構造体１００の一部分を露出させることができる。第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２で、第１方向Ｄ１で形成された第１階段構造の一部と第２方向Ｄ２で形成された第２階段構造の一部が第３マスクパターンＭＰ３によって露出されることができる。第３マスクパターンＭＰ３を形成することは、例えば基板１の全体に第３フォトレジスト膜を塗布すること、第３フォトレジスト膜に対する露光及び現像工程を遂行することを含むことができる。
続いて、第３マスクパターンＭＰ３をエッチングマスクとして利用して、第２エッチング深さに第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２及び薄膜構造体１００をエッチングする第２多層エッチング工程が遂行されることができる。第２多層エッチング工程で、第２エッチング深さは水平膜ＨＬの垂直ピッチの少なくとも２倍以上である。言い換えれば、第２多層エッチング工程によって少なくとも２つ以上の第１及び第２ダミーパターンＤＰ１、ＤＰ２の一部分と２つ以上の水平膜ＨＬがエッチングされることができる。
第２多層エッチング工程でエッチング深さは中間構造体ＭＳＴを構成する電極ＥＬの数に応じて変更されることができる。例えば、各中間構造体ＭＳＴを構成する電極ＥＬの数が２ｎ個（ｎは１以上の自然数）である場合、第２多層エッチング工程でエッチングされる水平膜ＨＬの数はｎ個である。一例として、第２多層エッチング工程で８個の水平膜ＨＬがエッチングされることができる。
第２多層エッチング工程を遂行することによって、ダミー構造体ＤＳＴの端部がエッチングされて、第１方向Ｄ１に第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２の長さが同様に減少されることができる。したがって、第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２で、第１ダミーパターンＤＰ１は垂直に整列された一側壁を有し、第２ダミーパターンＤＰ２もまた垂直に整列された一側壁を有することができる。
さらに、第２多層エッチング工程によって第１パッド領域ＰＲ１で第１ダミー構造体ＤＳＴ１の第１ダミー階段構造が薄膜構造体１００の一部分に転写されることができ、第２パッド領域ＰＲ２で第２ダミー構造体ＤＳＴ２の第２ダミー階段構造が薄膜構造体１００の他の部分に転写されることができる。したがって、第１方向Ｄ１及び第２方向Ｄ２で階段構造を有する下部構造体ＬＳＴが形成されることができる。
下部構造体ＬＳＴは第１方向Ｄ１及び第２方向Ｄ２の両方で階段構造を含む第１及び第２下部階段構造ＬＳ１、ＬＳ２を含むことができる。
第１下部階段構造ＬＳ１は第１パッド領域ＰＲ１で第１方向Ｄ１及び第２方向Ｄ２に沿って形成されることができ、第２下部階段構造ＬＳ２は第２パッド領域ＰＲ２で第１方向Ｄ１及び第２方向Ｄ２に沿って形成されることができる。
続いて、図１７を参照すれば、第２多層エッチング工程を遂行した後、第３マスクパターンＭＰ３に対する第２トリミング工程が遂行されることができる。第２トリミング工程は第３マスクパターンＭＰ３によって露出される領域を拡張することによって、以前段階で形成された第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２及び下部構造体ＬＳＴの一部分を露出させることができる。即ち、トリムされた第３マスクパターンＭＰ３は第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２の第１及び第２ダミー階段構造の一部分を露出させることができる。
第２トリミング工程は第３マスクパターンＭＰ３の側壁を第１方向Ｄ１で所定距離だけ水平に移動させることによって第３マスクパターンＭＰ３の面積を縮小させることができる。ここで、第３マスクパターンＭＰ３の側壁の水平移動距離は先に説明された中間構造体ＭＳＴの第１方向Ｄ１での長さ差に対応することができる。第２トリミング工程で、例えば等方的乾式エッチング方法又は湿式エッチングの方法が利用されることができる。また、第２トリミング工程の時、第３マスクパターンＭＰ３が全面エッチングされることによって、第３マスクパターンＭＰ３の上部面がリセスされることができる。即ち、第２トリミング工程によって第３マスクパターンＭＰ３の面積及び厚さが減少されることができる。
トリムされた第３マスクパターンＭＰ３ｔをエッチングマスクとして利用して第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２及び下部構造体ＬＳＴの一部分をエッチングする第２エッチング工程が遂行されることができる。したがって、図１７に図示されたように、第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２で第２方向Ｄ２に沿って形成された第１及び第２ダミー階段構造の一部が転写された中間構造体ＭＳＴが形成されることができ、中間構造体ＭＳＴの下に下部構造体ＬＳＴが形成されることができる。
中間構造体ＭＳＴは第２方向Ｄ２に沿って形成され、互いに異なるレベルに位置する第１及び第２中間階段構造ＭＳ１、ＭＳ２が形成されることができる。第２多層エッチング工程によってパターニングされた水平膜の一側壁は互いに整列されることができる。下部構造体ＬＳＴの水平膜ＨＬの端部は第１方向Ｄ１及び第２方向Ｄ２で階段構造を形成することができる。
続いて、第２多層エッチング工程及び第２トリミング工程が交互に繰り返しに遂行されることができる。第２多層エッチング工程及び第２トリミング工程の反複回数は基板１上に積層された水平膜ＨＬの積層数に応じて変更されることができる。一例として、第２多層エッチング工程及び第２トリミング工程の反複回数は先に説明された電極構造体ＳＴを構成する中間構造体ＭＳＴの数に該当することができる。
本発明の実施形態で第１多層エッチング工程の後に第２多層エッチング工程が遂行されることを例として説明したが、本発明はこれに制限されない。他の実施形態で、第２多層エッチング工程が第１多層エッチング工程より先に遂行されてもよい。
図１８Ａ乃至図２１Ａは本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す平面図である。図１８Ｂ乃至図２１Ｂは本発明の実施形態に係る３次元半導体メモリ装置の電極構造体の形成方法を示す斜視図である。説明を簡易にするために、先に説明された電極構造体の形成方法と同一な技術的特徴に対する説明は省略されることができる。
図１８Ａ及び図１８Ｂを参照すれば、基板１は第１方向Ｄ１に互いに離隔される第１及び第２連結領域ＣＮＲ１、ＣＮＲ２とこれらの間のセルアレイ領域ＣＡＲを含むことができる。第１連結領域ＣＮＲ１は第２方向Ｄ２に交互に第１及び第２パッド領域ＰＲ１、ＰＲ２を含むことができ、第２連結領域ＣＮＲ２は第２方向Ｄ２に沿って交互に第３及び第４パッド領域ＰＲ３、ＰＲ４を含むことができる。
基板１上に薄膜構造体１００を形成した後、図１３及び図１４を参照して説明したように、第１及び第２連結領域ＣＮＲ１、ＣＮＲ２の各々で薄膜構造体１００の一部分に対する単層エッチング工程が繰り返しに遂行されることができる。したがって、第１及び第２連結領域ＣＮＲ１、ＣＮＲ２の各々でダミー構造体ＤＳＴが形成されることができる。
単層エッチング工程の時、先に説明したように、セルアレイ領域ＣＡＲを覆う第１部分と第１及び第２連結領域ＣＮＲ１、ＣＮＲ２の各々で島形状を有する第２部分を含む第１マスクパターンがエッチングマスクとして利用されることができる。
第１及び第２連結領域ＣＮＲ１、ＣＮＲ２のダミー構造体ＤＳＴは基板１から同一なレベルに位置することができる。第１及び第２連結領域ＣＮＲ１、ＣＮＲ２の各々で、ダミー構造体ＤＳＴは先に図１３を参照して説明したことと実質的に同一な特徴を含むことができる。
図１９Ａ及び図１９Ｂを参照すれば、ダミー構造体ＤＳＴを形成した後、図１５を参照して説明したように、第１パッド領域ＰＲ１及び第３パッド領域ＰＲ３でダミー構造体ＤＳＴの一部分及び薄膜構造体１００の一部分に対する第１多層エッチング工程が遂行されることができる。
詳細に、第１パッド領域ＰＲ１でダミー構造体ＤＳＴの一部分がエッチングされることができ、第３パッド領域ＰＲ３でダミー構造体ＤＳＴの一部分がエッチングされることができる。第１多層エッチング工程の時、第１及び第３パッド領域ＰＲ１、ＰＲ３を露出させるオープニングを有する第２マスクパターンがエッチングマスクとして使用されることができる。ここで、第２マスクパターンは先に図１５を参照して説明された第２マスクパターンと類似することができる。
各中間構造体ＭＳＴを構成する電極ＥＬの数が２ｎ個（ｎは１以上の自然数）である場合、第１多層エッチング工程でエッチングされる水平膜ＨＬの数はｎ個である。一例として、第１多層エッチング工程で４つの水平膜ＨＬがエッチングされることができる。
第１多層エッチング工程を遂行することによって、第１及び第３パッド領域ＰＲ１、ＰＲ３の各々で第１ダミー構造体ＤＳＴ１が形成されることができ、第２及び第４パッド領域ＰＲ２、ＰＲ４の各々で第２ダミー構造体ＤＳＴ２が形成されることができる。先に説明したように、第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２は互いに異なるレベルに位置することができる。第１パッド領域ＰＲ１の第１ダミー構造体ＤＳＴ１と第３パッド領域ＰＲ３の第１ダミー構造体ＤＳＴ１は同一なレベルに位置することができる。第２パッド領域ＰＲ２の第２ダミー構造体ＤＳＴ２と第４パッド領域ＰＲ４の第２ダミー構造体ＤＳＴ２は同一なレベルに位置することができる。
図２０Ａ及び図２０Ｂを参照すれば、第１連結領域ＣＮＲ１で第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２及び薄膜構造体１００の一部分に対する選択的エッチング工程が遂行されることができる。
選択的エッチング工程の時、セルアレイ領域ＣＡＲ及び第２連結領域ＣＮＲ２を覆い、第１連結領域ＣＮＲ１を露出させるマスクパターンがエッチングマスクとして利用されることができる。
選択的エッチング工程によって第１連結領域ＣＮＲ１の第１パッド領域ＰＲ１に第３ダミー構造体ＤＳＴ３が形成されることができ、第１連結領域ＣＮＲ１の第２パッド領域ＰＲ２に第４ダミー構造体ＤＳＴ４が形成されることができる。
第３ダミー構造体ＤＳＴ３は第４ダミー構造体ＤＳＴ４より低いレベルに位置することができ、第４ダミー構造体ＤＳＴ４は第１ダミー構造体ＤＳＴ１より低いレベルに位置することができる。即ち、第２連結領域ＣＮＲ２で第２ダミー構造体ＤＳＴ２が基板１から第１レベルに位置し、第２連結領域ＣＮＲ２で第１ダミー構造体ＤＳＴ１が基板１から第１レベルより低い第２レベルに位置することができ、第１連結領域ＣＮＲ１で第４ダミー構造体ＤＳＴ４が第２レベルより低い第３レベルに位置することができる。また、第１連結領域ＣＮＲ１で第３ダミー構造体ＤＳＴ３は第３レベルより低い第４レベルに位置することができる。
図２１Ａ及び図２１Ｂを参照すれば、第１乃至第４ダミー構造体ＤＳＴ１、ＤＳＴ２、ＤＳＴ３、ＤＳＴ４を形成した後、先に図１６及び図１７を参照して説明したように、第２多層エッチング工程を繰り返しに遂行して電極構造体ＳＴを形成することができる。
第２多層エッチング工程は第１乃至第４ダミー構造体ＤＳＴ１、ＤＳＴ２、ＤＳＴ３、ＤＳＴ４の一部分及び薄膜構造体１００の一部分に対して遂行されることができる。第２多層エッチング工程の時、先に図１６及び図１７を参照して説明された第３マスクパターンがエッチングマスクとして使用されることができ、第２多層エッチング工程の後、第３マスクパターンに対するトリミング工程が遂行されることができる。
第２多層エッチング工程を遂行することによって、第２連結領域ＣＮＲ２で第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２の端部とその下の薄膜構造体１００の一部がエッチングされることができる。そして、第１連結領域ＣＮＲ１で第３及び第４ダミー構造体ＤＳＴ３、ＤＳＴ４の端部とその下の薄膜構造体１００の一部がエッチングされることができる。
第２多層エッチング工程を繰り返しに遂行することによって第１方向Ｄ１に第１及び第２ダミー構造体ＤＳＴ１、ＤＳＴ２の長さが同様に減少されることができ、第３及び第４ダミー構造体ＤＳＴ３、ＤＳＴ４の長さが同様に減少されることができる。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形しなく、他の具体的な形態に実施できることは理解するべきである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないものとして理解しなければならない。
１ 基板
１１０ 埋め込み絶縁膜
１２０ 層間絶縁膜
ＣＡＲ セルアレイ領域
ＣＮＲ 連結領域
ＣＬ 連結配線
ＤＣＰ ダミーコンタクトプラグ
ＤＰ１、ＤＰ２ ダミーパターン
ＤＳ１、ＤＳ２ ダミー階段構造
ＤＳＴ１、ＤＳＴ２ ダミー構造体
ＥＬ 電極
ＩＬＤ 絶縁膜
ＬＣＰ、ＭＣＰ、ＵＣＰ コンタクトプラグ
ＬＳ１、ＬＳ２ 下部階段構造
ＬＳＴ 下部構造体
ＭＳ１、ＭＳ２ 中間階段構造
ＭＳＴ 中間構造体
ＰＲ１、ＰＲ２ パッド領域
ＳＴ 電極構造体
ＵＳ１、ＵＳ２ 上部階段構造
ＵＳＴ 上部構造体

Claims (25)

  1. セルアレイ領域及び前記セルアレイ領域と第１方向に隣接する連結領域を含む基板を準備し、前記連結領域は前記第１方向と交差する第２方向に沿って配列された第１及び第２パッド領域を含むことと、
    前記基板上に交互に積層された水平膜及び絶縁膜を含む薄膜構造体を形成することと、
    前記第１及び第２パッド領域で前記薄膜構造体の一部に対する単層エッチング工程を繰り返しに遂行してダミー構造体を形成することと、
    前記第１パッド領域で前記ダミー構造体の一部及び前記薄膜構造体の一部に対する第１多層エッチング工程を遂行して、前記第１パッド領域の第１ダミー構造体及び前記第２パッド領域の第２ダミー構造体を形成し、第１及び第２ダミー構造体は前記基板から互いに異なるレベルに位置することと、
    前記第１及び第２パッド領域で前記第１及び第２ダミー構造体の一部分及び前記薄膜構造体の他の一部に対する第２多層エッチング工程を繰り返しに遂行して電極構造体を形成することと、を含む３次元半導体メモリ装置の製造方法。
  2. 前記ダミー構造体は、前記第１方向に沿って形成され、互いに対向する第１階段構造及び前記第２方向に沿って形成され、互いに対向する第２階段構造を含む請求項１に記載の３次元半導体メモリ装置の製造方法。
  3. 前記第１及び第２ダミー構造体の各々は、前記第１方向に沿って形成された第１階段構造及び前記第２方向に沿って形成された第２階段構造を含む請求項１に記載の３次元半導体メモリ装置の製造方法。
  4. 前記電極構造体は、
    前記第１パッド領域で前記第１ダミー構造体の前記第２階段構造が転写されて形成された第１中間階段構造と、
    前記第２パッド領域で前記第２ダミー構造体の前記第２階段構造が転写されて形成された第２中間階段構造と、を含み、
    前記第１中間階段構造は、前記基板から第２中間階段構造と異なるレベルに位置する請求項３に記載の３次元半導体メモリ装置の製造方法。
  5. 前記単層エッチング工程は、前記第１及び第２パッド領域で前記薄膜構造体の一部を覆う第１マスクパターンを利用して前記水平膜の垂直ピッチに該当する深さに前記薄膜構造体をエッチングする請求項１に記載の３次元半導体メモリ装置の製造方法。
  6. セルアレイ領域及び前記セルアレイ領域と第１方向に隣接する連結領域を含む基板であって、前記連結領域は前記第１方向と交差する第２方向に互いに隣接する第１及び第２パッド領域を含むことと、
    前記基板上に垂直に積層された複数の電極を含む電極構造体であって、前記電極構造体の上部部分は前記連結領域で前記第１方向に沿って形成された上部階段構造を含むことと、
    前記電極構造体の前記上部部分と水平に離隔され、前記第１パッド領域に提供される第１ダミー構造体と、
    前記電極構造体の前記上部部分と水平に離隔され、前記第２パッド領域に提供される第２ダミー構造体と、を含み、
    前記第１及び第２ダミー構造体の各々は、前記第１方向及び前記第２方向に沿って形成されたダミー階段構造を含み、
    前記第１ダミー構造体は、前記基板から第１レベルに位置し、前記第２ダミー構造体は、前記第１レベルより低い第２レベルに位置する３次元半導体メモリ装置。
  7. 前記電極構造体は、前記セルアレイ領域で前記第２方向に第１幅を有し、
    前記第１及び第２ダミー構造体の各々は、前記第２方向に前記第１幅の１／２より小さい第２幅を有する請求項６に記載の３次元半導体メモリ装置。
  8. 前記第１ダミー構造体の前記ダミー階段構造は、前記第２ダミー構造体の前記ダミー階段構造に対して反対方向に配置されている請求項６に記載の３次元半導体メモリ装置。
  9. 前記第１及び第２ダミー構造体の各々は、垂直に積層された複数のダミーパターンを含み、前記ダミーパターンは、垂直に互いに整列された一側壁を有する請求項６に記載の３次元半導体メモリ装置。
  10. 前記電極構造体は、
    前記第１パッド領域で前記第１方向に沿って形成された第１下部階段構造、第１中間階段構造、及び第１上部階段構造を含み、
    前記第２パッド領域で前記第１方向に沿って形成された第２下部階段構造、第２中間階段構造、及び第２上部階段構造を含み、
    前記第１下部、中間、及び上部階段構造は、前記基板から前記第２下部、中間、及び上部階段構造と異なるレベルに位置する請求項６に記載の３次元半導体メモリ装置。
  11. 前記第１及び第２下部階段構造は、前記第１方向及び前記第２方向の両方で単層階段を含む請求項１０に記載の３次元半導体メモリ装置。
  12. 前記第１及び第２中間階段構造は、前記第１方向に沿って形成された多層階段と前記第２方向に沿って形成された単層階段を含む請求項１０に記載の３次元半導体メモリ装置。
  13. 前記多層階段の各々の高さは、前記第１レベルと前記第２レベルとの間のレベル差より大きい請求項１２に記載の３次元半導体メモリ装置。
  14. セルアレイ領域及び前記セルアレイ領域を介して第１方向に互いに離隔された第１及び第２連結領域を含む基板であって、前記第１連結領域は前記第１方向と交差する第２方向に配列された第１及び第２パッド領域を含み、第２連結領域は前記第２方向に配列された第３及び第４パッド領域を含むことと、
    前記基板上に垂直に積層された複数の電極を含む電極構造体と、
    前記第１乃至第４パッド領域に各々配置される第１乃至第４ダミー構造体であって、前記第１乃至第４ダミー構造体の各々は前記電極構造体上に垂直に積層されたダミーパターンを含むことと、を含み、
    前記第１乃至第４ダミー構造体は、前記基板から互いに異なるレベルに各々位置する３次元半導体メモリ装置。
  15. 前記第１乃至第４ダミー構造体の各々は、前記第１方向及び前記第２方向に沿って形成されたダミー階段構造を含む請求項１４に記載の３次元半導体メモリ装置。
  16. 前記電極構造体は、前記セルアレイ領域で前記第２方向に第１幅を有し、
    前記第１乃至第４ダミー構造体の各々は、前記第２方向に前記第１幅の１／２より小さい第２幅を有する請求項１４に記載の３次元半導体メモリ装置。
  17. 前記電極構造体の下部部分は、前記基板の上面と隣接し、前記第１方向及び前記第２方向の両方で単層階段からなされた下部階段構造を含み、
    前記電極構造体の中間部分は、前記第２方向に沿って単層階段からなされた中間階段構造を含み、
    前記電極構造体の上部部分は、前記第１方向に沿って単層階段からなされた上部階段構造を含む請求項１４に記載の３次元半導体メモリ装置。
  18. 前記第１乃至第４ダミー構造体は、電極構造体の前記上部部分と水平に離隔される請求項１７に記載の３次元半導体メモリ装置。
  19. セルアレイ領域及び前記セルアレイ領域と隣接する連結領域を含む基板と、
    前記基板上に垂直に積層された複数の電極を含む電極構造体であって、前記電極構造体の上部部分は前記連結領域で第１方向に沿って形成された上部階段構造を含むことと、
    前記電極構造体の前記上部部分と水平に離隔され、垂直に積層された第１ダミーパターンを含む第１ダミー構造体と、
    前記電極構造体の前記上部部分と水平に離隔され、垂直に積層された第２ダミーパターンを含む第２ダミー構造体と、を含み、
    前記第１及び第２ダミー構造体の各々は、前記第１方向及び前記第１方向と交差する第２方向に沿って形成されたダミー階段構造を含み、
    前記第１ダミー構造体は、前記基板から第１レベルに位置し、前記第２ダミー構造体は、前記第１レベルより低い第２レベルに位置する３次元半導体メモリ装置。
  20. 前記電極構造体は、前記セルアレイ領域で前記第２方向に第１幅を有し、
    前記第１及び第２ダミー構造体の各々は、前記第２方向に前記第１幅の１／２より小さい第２幅を有する請求項１９に記載の３次元半導体メモリ装置。
  21. 前記第１ダミーパターンは、垂直に互いに整列された第１側壁を有し、
    前記第２ダミーパターンは、垂直に互いに整列された第２側壁を有する請求項１９に記載の３次元半導体メモリ装置。
  22. 前記第１ダミー構造体の一側壁は、前記第２ダミー構造体の一側壁と共面をなす請求項１９に記載の３次元半導体メモリ装置。
  23. 前記第１レベルと前記第２レベルとの間の差は前記電極の垂直ピッチの少なくとも４倍に該当する請求項１９に記載の３次元半導体メモリ装置。
  24. 前記電極構造体は、前記連結領域で前記第１方向に沿って形成された下部階段構造及び中間階段構造を含み、
    前記中間階段構造は、前記第１方向に沿って形成された多層階段と前記第２方向に沿って形成された単層階段を含む請求項１９に記載の３次元半導体メモリ装置。
  25. 前記電極構造体は、前記連結領域で前記第１方向に沿って形成された下部階段構造及び中間階段構造を含み、
    前記下部階段構造は、前記第１方向及び前記第２方向の両方で単層階段を含む請求項１９に記載の３次元半導体メモリ装置。
JP2020003629A 2019-01-15 2020-01-14 ３次元半導体メモリ装置及びその製造方法 Pending JP2020113766A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0005288 2019-01-15
KR1020190005288A KR20200088680A (ko) 2019-01-15 2019-01-15 3차원 반도체 메모리 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
JP2020113766A true JP2020113766A (ja) 2020-07-27

Family

ID=71516419

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020003629A Pending JP2020113766A (ja) 2019-01-15 2020-01-14 ３次元半導体メモリ装置及びその製造方法

Country Status (4)

Country Link
US (1) US11145671B2 (ja)
JP (1) JP2020113766A (ja)
KR (1) KR20200088680A (ja)
CN (1) CN111435664A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022509276A (ja) * 2019-01-31 2022-01-20 長江存儲科技有限責任公司 ３次元メモリデバイスにおける階段構造の形成

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7132142B2 (ja) * 2019-02-05 2022-09-06 キオクシア株式会社 半導体記憶装置の製造方法
KR20210008985A (ko) * 2019-07-15 2021-01-26 삼성전자주식회사 3차원 반도체 메모리 장치
JP2023132708A (ja) * 2022-03-11 2023-09-22 キオクシア株式会社 配線基板および半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012166483A2 (en) * 2011-06-02 2012-12-06 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US20160268298A1 (en) * 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and production method thereof
US20170200676A1 (en) * 2016-01-08 2017-07-13 Da Woon JEONG Three-dimensional (3d) semiconductor memory devices and methods of manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5091526B2 (ja) 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
KR20140008622A (ko) 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102046504B1 (ko) 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
KR102183713B1 (ko) 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
KR20160128127A (ko) 2015-04-28 2016-11-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102508897B1 (ko) 2015-12-17 2023-03-10 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
KR102649372B1 (ko) 2016-01-08 2024-03-21 삼성전자주식회사 3차원 반도체 메모리 장치
KR102512322B1 (ko) 2016-01-19 2023-03-22 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR20180007811A (ko) 2016-07-14 2018-01-24 삼성전자주식회사 수직형 메모리 장치
KR20180010368A (ko) 2016-07-20 2018-01-31 삼성전자주식회사 메모리 장치
KR20180019807A (ko) 2016-08-16 2018-02-27 삼성전자주식회사 반도체 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012166483A2 (en) * 2011-06-02 2012-12-06 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US20120306089A1 (en) * 2011-06-02 2012-12-06 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
JP2014517530A (ja) * 2011-06-02 2014-07-17 マイクロン テクノロジー， インク． 階段構造を含む装置およびその形成方法
US20160268298A1 (en) * 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor memory device and production method thereof
US20170200676A1 (en) * 2016-01-08 2017-07-13 Da Woon JEONG Three-dimensional (3d) semiconductor memory devices and methods of manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022509276A (ja) * 2019-01-31 2022-01-20 長江存儲科技有限責任公司 ３次元メモリデバイスにおける階段構造の形成
JP7192121B2 (ja) 2019-01-31 2022-12-19 長江存儲科技有限責任公司 ３次元メモリデバイスにおける階段構造の形成
US11545388B2 (en) 2019-01-31 2023-01-03 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
US11961760B2 (en) 2019-01-31 2024-04-16 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device

Also Published As

Publication number Publication date
KR20200088680A (ko) 2020-07-23
CN111435664A (zh) 2020-07-21
US11145671B2 (en) 2021-10-12
US20200227434A1 (en) 2020-07-16

Similar Documents

Publication Publication Date Title
US10878908B2 (en) Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
US10825865B2 (en) Three-dimensional semiconductor device
US11854975B2 (en) Three-dimensional semiconductor device
CN107039457B (zh) 三维半导体存储器件及其制造方法
JP2020113766A (ja) ３次元半導体メモリ装置及びその製造方法
US11563030B2 (en) Semiconductor memory device and manufacturing method thereof
JP7207859B2 (ja) ３次元半導体メモリ装置及びその製造方法
JP2019161059A (ja) 半導体記憶装置
KR20190051694A (ko) 3차원 비휘발성 메모리 소자
KR20160106972A (ko) 반도체 장치 및 그 제조방법
KR20130044713A (ko) 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
JP2009004517A (ja) 不揮発性半導体記憶装置及びその製造方法
US20210399003A1 (en) Three-dimensional semiconductor memory device
KR20200088988A (ko) 반도체 메모리 장치
US9343467B2 (en) Semiconductor device
KR20170010626A (ko) 반도체 장치 및 그 제조방법
KR101027349B1 (ko) 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
US11825654B2 (en) Memory device
US10971509B2 (en) Semiconductor memory device
TW202412193A (zh) 半導體記憶裝置及其製造方法
KR20100018852A (ko) 반도체 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231219

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20240319

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240417