JP2022509276A - 3次元メモリデバイスにおける階段構造の形成 - Google Patents

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Abstract

Figure 2022509276000001
3Dメモリデバイスの階段構造を形成するための方法であって、基板の上に配置された複数の誘電体層の対を含む交互層積層体を形成する段階と、交互層積層体の上に第1のマスク積層体を形成する段階と、交互層積層体の上にN個のサブ階段構造領域を含む階段構造領域を画定するために、リソグラフィプロセスを用いて第1のマスク積層体をパターニングする段階であって、Nが1より大きい、第1のマスク積層体をパターニングする段階と、階段構造領域の上に第1の階段構造を形成する段階であって、第1の階段構造が階段構造領域のそれぞれにおいてM個のステップを有し、Mが1より大きい、第1の階段構造を形成する段階と、第1の階段構造の上に第2の階段構造を形成する段階と、を含み、第2の階段構造が、階段構造領域において2*N*M個のステップを有する。

Description

本開示の実施形態は、3次元(3D)メモリデバイス及びその製造方法に関する。
プレーナメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズムおよび製造プロセスを改善することによってより小さく縮小される。しかし、メモリセルの特徴体の大きさが下限に近付くにつれて、プレーナプロセス及び製造技術は困難になり、高コストになる。結果として、プレーナメモリセルのメモリ密度は上限に近づいている。
3Dメモリアーキテクチャは、プレーナメモリセルの密度限界に対処しうる。3Dメモリアーキテクチャは、メモリアレイ及び、メモリアレイへ、及びメモリアレイからの信号を制御するための周辺デバイスを含む。典型的な3Dメモリアーキテクチャは、基板上に配置されたゲート電極と、基板内へのワード線を通り、交差する複数の半導体チャネルとの積層体を含む。ワード線と半導体チャネルとの交点が、メモリセルを形成する。
3Dメモリアーキテクチャは、個別のメモリセルそれぞれの制御を可能にする電気接点スキームを必要とする。1つの電気接点スキームは、個別のメモリセルそれぞれのワード線へ接続するための階段構造を形成することである。階段構造は、典型的な3Dメモリデバイスにおいて半導体チャネルに沿って32本を超えるワード線を接続するのに使用されてきた。
半導体技術が進歩するにつれて、3D NANDメモリデバイスなどの3Dメモリデバイスは、酸化物/窒化物(ON)層が増加し続けている。結果として、そのような階段構造を形成するために使用される既存の複数サイクルトリム及びエッチングプロセスは、スループットが低く、高額である。
3Dメモリデバイスの階段構造を形成するための方法の実施形態が、本明細書において開示される。開示される構造及び方法は、3Dメモリデバイスの製造の複雑さ及び製造コストの低減を含むがこれに限定しない多数の利益を提供する。
いくつかの実施形態において、3Dメモリデバイスを形成するための方法は、基板の上に配置された複数の誘電体層の対を含む交互層積層体を形成する段階と、交互層積層体の上に第1のマスク積層体を形成する段階と、交互層積層体の上にN個のサブ階段構造領域を含む階段構造領域を画定するために、第1のマスク積層体をパターニングする段階であって、Nが1より大きい、第1のマスク積層体をパターニングする段階と、階段構造領域の上に第1の階段構造を形成する段階であって、第1の階段構造が階段構造領域のそれぞれにおいてM個のステップを有し、Mが1より大きい、第1の階段構造を形成する段階と、第1の階段構造の上に第2の階段構造を形成する段階と、を含み、第2の階段構造が、階段構造領域において2*N*M個のステップを有する。いくつかの実施形態において、本方法は、基板上の積層記憶領域の複数の垂直半導体チャネルを形成する段階をさらに含む。いくつかの実施形態において、階段構造領域のそれぞれが、積層記憶領域に隣接する。
いくつかの実施形態において、3Dメモリデバイスは、基板上に配置された交互層積層体と、複数の垂直半導体チャネルを含む記憶構造と、記憶構造に隣接する複数の階段構造領域と、交互層積層体の複数の層積層体の一部を露出するために階段構造領域のそれぞれに配置された階段構造と、を含む。いくつかの実施形態において、階段構造がN個のサブ階段構造領域を含み、Nが1より大きい。いくつかの実施形態において、N個のサブ階段構造領域のそれぞれが2*M個のステップを含み、Mが1より大きい。
本開示のその他の態様は、本開示の説明、特許請求の範囲及び図面に照らせば当業者は理解できるであろう。
本明細書に組み込まれ、明細書の一部をなす添付した図面は、本開示の実施形態を例示し、説明とともに、本開示の原理を説明する役割をさらに果たし、当業者は本開示の実施及び使用が可能になる。
いくつかの実施形態に従う、パターニングされたフォトレジスト積層体による、複数の誘電体層の対の断面図を示す。 いくつかの実施形態に従う、1つのレベルを有する第1のステップの形成の断面図を示す。 いくつかの実施形態に従う、2つのステップを形成するエッチ-トリムプロセスの様々な段階の断面図を示す。 いくつかの実施形態に従う、2つのステップを形成するエッチ-トリムプロセスの様々な段階の断面図を示す。 いくつかの実施形態に従う、複数のマスク積層体を有する3Dメモリデバイスの上面図を示す。 いくつかの実施形態に従う、複数のマスク積層体を有する3Dメモリデバイスの上面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第1の階段構造を形成した後の、3Dメモリデバイスの階段構造領域の上面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第1の階段構造を形成した後の、3Dメモリデバイスの階段構造領域の上面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第1の階段構造を形成した後の、3Dメモリデバイスの階段構造領域の断面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第1の階段構造を形成した後の、3Dメモリデバイスの階段構造領域の断面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第1の階段構造の上に第2の階段構造を形成した後の、3Dメモリデバイスの階段構造領域の上面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第1の階段構造の上に第2の階段構造を形成した後の、3Dメモリデバイスの階段構造領域の上面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第1の階段構造をの上に第2の階段構造を形成した後の、3Dメモリデバイスの階段構造領域の断面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第1の階段構造をの上に第2の階段構造を形成した後の、3Dメモリデバイスの階段構造領域の断面図を示す。 いくつかの実施形態に従う、3Dメモリデバイスを形成するための例示的な方法のフローチャートである。
特定の構成および配置が議論されるが、これは例示の目的のためにのみなされることは理解されるべきである。当業者であれば、他の構成および配置が、本開示の思想及び範囲を逸脱することなく使用されうることを認識するであろう。本開示はまた、様々な他の用途において採用されうることは当業者には明らかであろう。
明細書における「1つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などの言及は、説明される実施形態が特定の特徴物、構造または特性を含みうるが、全ての実施形態が、必ずしも特定の特徴体、構造または特性を含むことができるわけではないことを示すことに注意すべきである。さらに、そのような語句は、必ずしも同じ実施形態を指しているわけではない。さらに、特定の特徴体、構造または特性がある実施形態に関して説明される場合、他の実施形態に関してそのような特徴体、構造または特性に影響を与えることは、明示されているか否かによらず、当業者の知識の範囲内である。
一般に、用語は文脈の中での使用から少なくとも部分的に理解可能である。例えば、本明細書で使用されるように「1つまたは複数の」との用語は、少なくとも部分的に文脈に応じて、単数形で任意の特徴体、構造または特性を説明するために使用され、または複数形で特徴体、構造または特性の組み合わせを説明するために使用されうる。同様に、「1つの」、「ある」または「その」との用語も、少なくとも部分的に文脈に応じて、単数での使用を表し、または複数での使用を表すと理解可能である。さらに、「基づいて」との用語は、必ずしも因子の排他的なセットを伝えることを意図していないと理解可能であり、その代わりに、やはり少なくとも部分的に文脈に応じて、追加的な因子の存在が必ずしも明示されていない場合を許容しうる。
本開示において、「上」、「上に」及び「上方」の意味は、「上」が何かの「上に直接」を意味するだけではなく、その間に、介在する特徴体または層を有して何かの「上に」あるという意味を含むように、最も広く解釈されるべきであることは容易に理解されるべきである。さらに、「上に」または「上方に」は、何かの「上に」または「上方に」あることを意味するだけでなく、その間に、介在する特徴体または層がなく何かの「上に」または「上方に」(すなわち、何かの上に直接)あるという意味も含みうる。
さらに、「下」、「下に」、「より下方に」、「上方に」、「より上に」などの空間的に相対的な用語は、本明細書では1つの要素または特徴体の、他の要素または特徴体に対する関係を、図面に示されるように説明するための説明を容易にするために使用されうる。空間的に相対的な用語は、図面内に示された配向に加えて、使用時または動作時のデバイスの異なる配向も包含することを意図される。装置は、他の向き(90°回転させたり、他の向きにしたり)にすることもでき、本明細書で使用される空間的に相対的な記載も、それに応じて同様に解釈可能である。
本明細書で使用されるように、「基板」との用語は、後続の材料層が上に追加される材料を指す。基板は、上面及び底面を含む。基板の上面は、半導体デバイスが形成される場所であり、そのため半導体デバイスは基板の上面に形成される。底面は上面の反対側であり、そのため基板の底面側は基板の上面側の反対側である。基板それ自体はパターニングされうる。基板の上面に追加される材料は、パターニングされ、またはパターニングされないままにされうる。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、インジウムリンなどの幅広い範囲の半導体材料を含みうる。代替的に、基板は、ガラス、プラスチックまたはサファイアウェハーなどの非導電性材料で形成することも可能である。
本明細書で説明されるように、「層」との用語は、ある厚さを有する領域を含む材料の部分を指す。層は、上側および底部側を有し、層の底部側は、相対的に基板に近く、上側は相対的に基板から遠い。層は、下にある、もしくは上にある構造の全体を覆って延在することができ、または下にある、もしくは上にある構造の延在部よりも小さな延在範囲を有することができる。さらに、層は、連続的な構造の厚さよりも小さな厚さを有する均一な、または不均一な連続的な構造の領域でありうる。例えば、層は、連続的な構造の上面及び底面の間またはその場所にある任意のセットの水平な平面の間に位置しうる。層は、水平に、垂直に、及び/または傾斜した表面に沿って延在しうる。基板は層であってもよく、その中に1つもしくは複数の層を含んでも良く、並びに/またはその上、その上方及び/もしくはその下に1つまたは複数の層を有してもよい。層は、複数の層を含みうる。例えば、相互接続層は、1つまたは複数の導体及び接触層(接点、相互接続線及び/またはビアが形成される)並びに1つまたは複数の誘電体層を含みうる。
本明細書で説明されるように、「公称の/公称には」との用語は、製品もしくはプロセスの設計フェーズにおいて設定された、構成要素またはプロセス動作に対する特性またはパラメータの所望値または目標値を、所望の値の上及びまたは下にある値の範囲とともに指す。値の範囲は、製造プロセスのわずかな変動または許容範囲に起因しうる。本明細書で説明されるように、「約」との用語は、対象の半導体デバイスに関して特定の技術ノードに基づいて変化し得る所定の量の値を指す。特定の技術ノードに基づいて、「約」との用語は、例えば値の10から30%(例えば値の±10%、±20%または±30%)の範囲内で変動する所定の量の値を指しうる。
本明細書で使用されるように、「3Dメモリデバイス」との用語は、メモリストリングが基板に対して垂直方向に延在するように、横方向に配向された基板の上のメモリセルトランジスタの垂直に配向されたストリング(NANDストリングなど、本明細書では「メモリストリング」と称する)を有する半導体デバイスを指す。本明細書で説明されるように、「垂直な/垂直に」との用語は、基板の横方向の面に対して公称には垂直であることを意味する。
いくつかの実施形態において、NANDストリングまたは3Dメモリデバイスは、複数の導体/誘電体層の対を通って垂直に延在する半導体チャネル(例えばシリコンチャネル)を含む。複数の導体/誘電体層の対はまた、「導体/誘電体の交互積層体」として本明細書で言及される。導体/誘電体の交互積層体の導体層は、ワード線(1つまたは複数の制御ゲートを電気的に接続する)として使用されうる。ワード線と半導体チャネルとの交点は、メモリセルを形成する。垂直に配向されたメモリストリングは、メモリストリングに沿った、または3Dメモリデバイス内のメモリセルのそれぞれが一意に書き込みまたは読み出し機能に関して選択可能であるように、導体材料(例えばワード線プレートまたは制御ゲート)とアクセス線(例えばワード線)との間に電気的な接続を必要とする。
3Dメモリデバイスアーキテクチャにおいて、データを記憶するためのメモリセルは、積層記憶構造を形成するために垂直に積層される。3Dメモリデバイスは、ワード線ファンアウトなどの目的のために積層記憶構造の1つまたは複数の側面に形成された階段構造を含むことができ、積層記憶構造は、複数の半導体チャネルを含み、半導体チャネルは垂直または水平でありうる。より高い記憶容量への要求は増加し続けているため、積層記憶構造の垂直レベルの数も増大している。したがって、フォトレジスト(PR)層などのより厚いマスク層が、増加するレベルを有する階段構造をエッチングするために必要とされる。しかし、マスク層の厚さの増大は、階段構造のエッチングの制御をより困難なものにしうる。
本開示において、階段構造は、少なくとも2つの水平な表面(例えばx-y平面に沿った)及び少なくとも2つの(例えば第1及び第2の)垂直面(例えばz軸に沿った)を含む表面のセットを指し、水平な表面のそれぞれは、水平な表面の第1の縁から上方に延在する第1の垂直な表面に隣接し、水平な表面の第2の縁から下方に延在する第2の垂直な表面に隣接する。水平な表面のそれぞれは階段構造の「ステップ」または「階段」と呼ばれる。本開示において、水平方向は、基板(例えばその上に構造の形成のための製造プラットフォームを提供する基板)の上面に平行な方向(例えばx軸またはy軸)を指し、垂直方向は、構造の上面に対して垂直な方向(例えばz軸)を指しうる。
階段構造は、積層誘電体の上に形成されたマスク層を使用して積層誘電体を繰り返しエッチングすることによって、積層誘電体から形成されうる。いくつかの実施形態において、マスク層はフォトレジスト(PR)層を含みうる。本開示において、積層誘電体は、複数の交互に配置された誘電体層の対を含み、各誘電体層の対の厚さは1つのレベルである。換言すれば、誘電体層の対のそれぞれは、垂直に1つのレベルの高さである。本開示において、相互に交換して使用される「階段」との用語及び「ステップ」との用語は、階段構造の1つまたは複数のレベルを指し、ステップ(または階段)は、誘電体層の対の表面の一部を露出する。いくつかの実施形態において、誘電体層の対は、第1の材料層及び第2の材料層を交互に含む。いくつかの実施形態において、第1の材料層は、絶縁材料層を含む。いくつかの実施形態において、第2の材料は犠牲材料層または導電材料層を含む。いくつかの実施形態において、1つの誘電体層の対の第1の材料層及び第2の材料層は、1つのセットが1つのステップを形成できるように、公称として基板の上に同じ高さを有しうる。階段構造の形成において、マスク層はトリムされ(例えば段階的にエッチングされ)、積層誘電体の露出された部分をエッチングするためのエッチングマスクとして使用される。トリムされるマスク層の量は、階段構造の寸法に直接相関(例えば決定)されうる。マスク層のトリミングは、適切なエッチング、例えば等方性ドライエッチングまたはウェットエッチングを用いて得られうる。1つまたは複数のマスク層は、階段構造の形成のために連続して形成され、トリムされうる。誘電体層の対のそれぞれは、マスク層のトリミングの後に、第1の材料層及び第2の材料層の両方の一部を除去するのに適したエッチャントを用いてエッチングされうる。階段構造の形成の後、マスク層は除去されうる。いくつかの実施形態において、第2の材料層は、導電体材料層であり、そのため3Dメモリ構造のゲート電極(またはワード線)でありうる。いくつかの実施形態において、階段構造の第2の材料層は犠牲材料層であり、3Dメモリ構造のゲート電極(またはワード線)を形成するために金属/導体層(例えばタングステン)と置き換えられうる。
階段構造は、相互接続形成プロセスの後に、半導体チャネルを制御するためのワード線ファンアウトとして相互接続スキームを提供可能である。階段構造内の誘電体層の対のそれぞれは、半導体チャネルの一部と交差する。犠牲層のそれぞれを金属/導体層で置き換えた後、階段構造の導体材料層のそれぞれは、半導体チャネルの部分を制御できる。相互接続形成プロセスの例は、階段構造の上に酸化シリコン、スピンオン誘電体またはホウリンケイ酸ガラス(BPSG)等の第2の絶縁材料を配置またはそうでなければ成膜し、第2の絶縁材料を平坦化することを含む。階段構造の導体材料層のそれぞれは、平坦化された第2の絶縁材料の複数のコンタクトホールを開口するために露出され、コンタクトホールは窒化チタン及びタングステンなどの1つまたは複数の導体材料で充填され、複数のVIA(垂直相互接続アクセス)構造を形成する。
本開示において、「SC」との用語は、階段構造内の誘電体層の対を指す。いくつかの実施形態において、階段構造は、交互層積層体を含み、各層積層体はSC層を表す。
図1は、いくつかの実施形態に従う、パターニングされたフォトレジスト積層体による複数の誘電体層の対の断面図を示す。構造100は、基板160の上に形成された(例えばその上面などの第1の側に配置された)複数のSC層を含みうる。SC層のそれぞれは、第1の材料層(例えば102、106、110、・・・)及び第2の材料層(例えば104、108、112、・・・)を有する誘電体層の対を含みうる。マスク積層材料(例えばフォトレジスト層)は、SC層の上にマスク積層体153を形成するために成膜され、パターニングされる。マスク積層体153は、SC層の領域101及び領域103を画定する。領域101におけるSC層の第1の(例えば上部)表面は露出され、領域103におけるSC層はマスク積層体153によって覆われる。いくつかの実施形態において、マスク積層体153は、フォトレジストまたは炭素ベースのポリマー材料を含みうる。いくつかの実施形態において、領域101及び103はともに、リソグラフィ及びエッチングプロセスを含む1つまたは複数のプロセスを用いてマスク積層体153によって画定される。
第1の材料層102は、窒化シリコンを含む犠牲層であってもよく、第2の材料層104は酸化シリコンを含む絶縁層であってもよく、その反対であってもよい。いくつかの実施形態において、犠牲層は続いて3Dメモリデバイスのワード線を形成するために導体材料層(例えばゲート金属材料)で置き換えられる。いくつかの実施形態において、第2の材料層は、導体材料層でありうる。
いくつかの実施形態において、上に構造100が形成される基板は、3Dメモリ構造を支持するための任意の適切な材料を含みうる。例えば、基板はシリコン、シリコンゲルマニウム、炭化シリコン、シリコンオンインシュレーター(SOI)、ゲルマニウムオンインシュレーター(GOI)、ガラス、窒化ガリウム、ガリウムヒ素、任意の適切なIII-V化合物、任意のその他の適切な材料、及びまたはそれらの組み合わせを含みうる。
いくつかの実施形態において、各SC層の厚さは互いに同じであるか、または互いに異なっていてもよい。いくつかの実施形態において、犠牲層は絶縁材料層とは異なる任意の適切な材料を含む。例えば、犠牲層は多結晶シリコン、窒化シリコン、多結晶ゲルマニウム、多結晶ゲルマニウム-シリコン、任意の他の適切な材料及び/またはそれらの組み合わせの1つまたは複数を含みうる。いくつかの実施形態において、犠牲層は窒化シリコンを含みうる。絶縁層は、例えば酸化シリコンまたは酸化アルミニウムなどの任意の適切な絶縁材料を含みうる。導体材料層は、任意の適切な導体材料を含みうる。いくつかの実施形態において、導体材料層は、多結晶シリコン、シリサイド、ニッケル、チタン、白金、アルミニウム、窒化チタン、窒化タンタル、窒化タングステン、任意のその他の適切な材料及び/またはそれらの組み合わせの1つまたは複数を含みうる。絶縁材料層、犠牲材料層及び導体材料層の形成は、例えば、化学気相成膜(CVD)、物理気相成膜(PVD)、プラズマ支援CVD(PECVD)、スパッタリング、金属-有機化学気相成膜(MOCVD)、原子層成膜(ALD)、任意のその他の適切な成膜方法、及び/またはそれらの組み合わせなどの任意の適切な成膜方法を含みうる。いくつかの実施形態において、絶縁層、犠牲材料層及び導体材料層は、それぞれCVDによって形成される。
図2は、いくつかの実施形態に従う1つのレベルを有するステップの形成の断面図を示す。階段構造200は、構造100の上にステップSC24(1つのレベルのステップを有する階段)を生成することによって形成される。いくつかの実施形態において、マスク積層体153は、ステップSC24の形成後に除去される。ステップSC24は層294及び296を含む1つのレベルを有し、マスク積層体153によって画定された第1の領域101から単一のSC層の少なくとも一部を除去するためにエッチングプロセスを実行することによって形成される。いくつかの実施形態において、エッチングプロセスは、第1の材料層194及び第2の材料層196の一部を順に除去するために任意の適切なエッチャント(例えば、ウェットエッチング及び/またはドライエッチング)の使用を含む。いくつかの実施形態において、第1の材料層194の一部及び第2の材料層196の一部をそれぞれ除去するために2つの異なるエッチャントが使用される。第1の材料層194のためのエッチャントは、第2の材料層196に対して十分高いエッチング選択性を有し、及び/またはその逆である。したがって、下のSC層は、エッチングストップ層として機能することができ、単一のSC層のみがパターニング/エッチングされる。いくつかの実施形態において、第1及び第2の材料層は、反応性イオンエッチング(RIE)またはその他のドライエッチングなどの異方性エッチングを用いてエッチングされる。いくつかの実施形態において、エッチャントはフッ化炭素(CF)ベースのガスまたは6フッ化エタン(C)ベースのガスを含む。いくつかの実施形態において、1つのエッチャント(例えば時間管理ウェットエッチングプロセス)が用いられて第1の材料層及び第2の材料層の両方を除去し、エッチャントはリン酸を含む。様々な実施形態において、単一のSC層を除去するための方法及びエッチャントは、本開示の実施形態によって限定されるべきではない。
図3A及び3Bは、エッチ-トリムプロセスでの構造300A及び300Bを示し、これらはトリミングプロセス(図3Aに示される)及びエッチングプロセス(図3Bに示される)を含む。図3Aを参照すると、マスク積層体153(図1及び図2に示される)にトリミングプロセスを適用したのち、マスク積層体353が形成される。トリミングプロセスは、適切なエッチング(例えば等方性ドライエッチングまたはウェットエッチング)を含み、基板の表面に対して平行な方向に生じる。トリムされるマスク層の量は、階段構造の横方向寸法に直接相関しうる。いくつかの実施形態において、マスク積層体353は、エッチングプロセスによって形成された第1のステップ(図2に示される)の一部(例えば303)を覆う。図3Bを参照すると、それぞれ1つのレベルを有する2つのステップが、階段構造300Aから1つのSC層を除去するためのエッチングプロセスによって生成される。いくつかの実施形態において、エッチングプロセスは、エッチングプロセスを繰り返し実行することを含みうる。
図4A及び4Bは、本開示のいくつかの実施形態に従う3Dメモリデバイス(例えば400A及び400B)の上面図を示す。図4A及び4Bを参照すると、3Dメモリデバイス400A及び400Bは、積層記憶構造領域460及び、スリット470によって分離された複数の階段構造480を含む。積層記憶構造領域460は、複数の半導体チャネルを含みうる。いくつかの実施形態において、階段構造領域480及び490は、積層記憶構造領域460に隣接した異なる領域に分布される。いくつかの実施形態において、階段構造領域480のそれぞれは、基板の表面に対して平行な方向(例えばx方向またはy方向)に、積層記憶領域460によって階段構造領域490のそれぞれから分離される。いくつかの実施形態において、相互接続形成プロセスの後、階段構造領域480及び490は、積層記憶構造領域460の半導体チャネルに沿ってメモリセルのそれぞれを一意に選択するためのワード線ファンアウトを提供する。マスク積層体材料(例えばフォトレジスト層)が、階段構造領域のSC層の上にマスク積層体(例えば図4Aの453及び図4Bの453)を形成するために成膜され、パターニングされる。階段構造領域におけるSC層の上面の一部(例えばフォトレジストのない領域)が露出され、SC層の上面の一部がマスク積層体(例えば図4Aの453及び図4Bの453)で覆われる。いくつかの実施形態において、マスク積層体453及び453は、フォトレジストまたは炭素ベースのポリマー材料を含みうる。いくつかの実施形態において、リソグラフィ及びエッチングプロセスを含む1つまたは複数のプロセスが、階段構造領域において実行されうる。いくつかの実施形態において、エッチ-トリムプロセスが、第1のマスク積層体の横方向の縁境界からマスク積層体の中央方向に向かう方向に内側に向かって実行されうる(例えば図1から3及び図4A)。いくつかの実施形態において、エッチ-トリムプロセスは、第1のマスク積層体の中央からマスク積層体の横方向の縁境界に向かう方向に外側に向かって実行されうる(例えば図4B)。本明細書で使用されるように、「横方向の縁境界」は、積層マスクの水平方向表面(例えば上面及び底面)の縁を指す。上面及び底面は、マスク積層体の2つの主面であり、これらは互いに対向し、互いに対して平行である。本明細書で使用されるように、「中央」はマスク積層体の水平方向表面の中間点であり、水平方向表面の周縁の全ての点から等距離にあることを指す。いくつかの実施形態において、各階段構造領域480または490は、複数のサブ階段構造領域(例えば図4Aに示されるようなサブ階段構造領域481、483、485及び図4Bに示されるようなサブ階段構造領域482、484、486)として画定されうる。いくつかの実施形態において、マスク積層体は、リソグラフィプロセスを用いて交互層積層体の上にN個のサブ階段構造領域を含む階段構造領域を画定するためにパターニングされ、Nは1よりも大きい(N>1)。いくつかの実施形態において、Nは2、3、4、5または6である。いくつかの実施形態において、Nは3である。
図5A及び5Bは、階段構造領域480及び480のそれぞれに第1の階段構造を形成した後の、3Dメモリデバイスの階段構造領域580A及び580Bの上面図のいくつかの実施形態を示す。第1の階段構造は、3Dメモリデバイス400A及び400Bの階段構造領域480及び480においてエッチ-トリムプロセスを繰り返し適用することによって形成される。いくつかの実施形態において、第1の階段構造は、階段構造領域580A(SC24、SC23、SC22、SC21)及び580B(SC24、SC23、SC22、SC21)のそれぞれに4つのステップを有し、4つのステップのそれぞれは1つのレベルである。結果として、第1の階段構造は4つの最も上のSC層の一部を露出する。いくつかの実施形態において、第1の階段構造は階段構造領域580A及び580Bのそれぞれにおいて第1の数(M)のステップを有し、M個のステップのそれぞれは1つのレベルであり、第1の数Mは1よりも大きい(M>1)。いくつかの実施形態において、Mは2、3、4、5または6である。いくつかの実施形態において、Mは4である。いくつかの実施形態において、第1の階段構造は積層記憶領域(図4に示されるような積層記憶領域460)には形成しない。
図5C及び5Dは、階段構造領域480及び480のそれぞれに第1の階段構造を形成した後の3Dメモリデバイスの階段構造領域580A及び580Bの断面図を示し、第1の階段構造は4つのステップ(M=4)を階段構造領域580A及び580Bのそれぞれに有する。図5C及び5Dに示されるように、第1の階段構造は4つのステップ(M=4)を示し、4つのステップのそれぞれは1つのレベルである。
図6Aから6Dは、3Dメモリデバイスの階段構造領域680A及び680Bのそれぞれにおける第1の階段構造の上に第2の階段構造を形成した後の、3Dメモリデバイスの階段構造領域680A及び680Bの上面図のいくつかの実施形態を示す(例えば、第2の階段構造を第1の階段構造の上に重ねる)。図6A及び6Bは3Dメモリデバイスの階段構造領域680A及び680Bの上面図を示し、図6C及び6Dは、3Dメモリデバイスの階段構造領域680A及び680Bの断面図を示す。第2の階段構造の形成は、3Dメモリデバイス(図5A及び5Bに示されるような3Dメモリデバイス580A及び580B)の上面の上に形成され、パターニングされたマスク積層体(図示されない)を用いたエッチ-トリムプロセスを繰り返し適用することを含む。いくつかの実施形態において、マスク積層体は、フォトレジストまたは炭素ベースのポリマー材料を含みうる。マスク積層体は、第1の方向(例えばx方向)の階段構造領域580A及び580Bのそれぞれの第1の部分(例えば、図5A及び5Bに示されるようなS1及びS1)を露出する。いくつかの実施形態において、エッチ-トリムプロセスは、M個のレベルの連続するSC層を除去することであり、したがって、エッチングプロセスの繰り返しまたは任意の他のウェット/ドライエッチングプロセスを含みうる。マスク積層体は、階段構造領域580A及び580Bのそれぞれの第2の部分(例えば図5A及び5Bに示されるようなS2及びS2)を露出するためにトリム可能であり、続いて連続するSC層のM個のレベルを除去するためにエッチングプロセスが行われうる。いくつかの実施形態において、エッチ-トリムプロセスは、SC層の全ての上面(例えば図6Cに示されるようなSC1、SC2、・・・SC24及び図6Dに示されるようなSC1、SC2、・・・SC24)が電気的接続のために露出されるまで繰り返される。第2の階段構造の形成後、階段構造領域に2×N×M個(例えば、図6Aから6Dに示されるように2*4*3=24個)のステップを有する階段構造が形成される。そして、N個のサブ階段構造のそれぞれは、2×M個のステップを含む。いくつかの実施形態において、第1の階段構造を形成するためのエッチ-トリムプロセスは、第1のマスク積層体の横方向縁境界からマスク積層体の中央に向かう方向に、内側に向かって実行されうる(例えば図1から3及び図4A)。そして、各サブ階段構造領域(例えばサブ階段構造領域481、483及び485)の階段構造の最も上の層積層体は、サブ階段構造領域の中央部に位置する。いくつかの実施形態において、エッチ-トリムプロセスは、第1のマスク積層体の中央からマスク積層体の横方向の縁境界に向かう方向に、外側に向かって実行されうる(例えば図4B)。そして、各サブ階段領域(例えばサブ階段領域482、484、486)の階段構造の最も上の層積層体は、サブ階段構造領域の境界に位置する。
本開示の実施形態はさらに、3Dメモリデバイスの階段構造を形成するための方法を提供する。図7は、いくつかの実施形態に従う3Dメモリデバイスを形成するための例示的な方法700を示す。方法700の実施は、図1から6Dに示されたメモリデバイス構造を形成するために使用可能である。方法700に示された動作は網羅的ではなく、その他の動作が、図示された動作のいずれかの前、後、または間に実行されうることは理解されるべきである。いくつかの実施形態において、例示的な方法700のいくつかの動作が省略され、または単純化のために本明細書では説明されない他の動作を含みうる。いくつかの実施形態において、方法700の動作は、異なる順序で実施され、及び/または変動しうる。
動作710において、基板が3Dメモリデバイスを形成するために提供される。基板は、3次元メモリ構造を形成するための任意の適切な材料を含みうる。例えば、基板はシリコン、シリコンゲルマニウム、炭化シリコン、SOI、GOI、ガラス、窒化ガリウム、ガリウムヒ素、プラスチックシート及び/またはその他の適切なIII-V化合物を含みうる。
動作720において、交互層積層体が基板上に成膜される。交互層積層体の各層積層体はSC層を表す。SC層は、第1の材料層及び第2の材料層を有する誘電体層の対を含みうる。いくつかの実施形態において、第1の材料層は絶縁層であり、第2の材料層は犠牲層であり、またはその逆でありうる。いくつかの実施形態において、第1の材料層は絶縁層であり、第2の材料層は導体材料層であり、またはその逆でありうる。犠牲層は、窒化シリコン、多結晶シリコン、多結晶ゲルマニウム、多結晶ゲルマニウム-シリコン、任意の他の適切な材料及び/またはそれらの組み合わせなどの材料を含みうる。絶縁層は、酸化シリコン、酸化アルミニウムまたはその他の適切な材料などの材料を含みうる。導体材料層は、タングステン、窒化チタン、窒化タンタル、窒化タングステン、任意の他の適切な材料及び/またはそれらの組み合わせなどの材料を含みうる。絶縁、犠牲及び導体材料層のそれぞれは、CVD、PVD、ALDまたはそれらの任意の組み合わせを含むがそれらに限定しない1つまたは複数の薄膜成膜プロセスによって成膜された材料を含みうる。複数のSC層の例は、図1において上述したような交互層102および104でありうる。
動作730において、マスク積層体が、積層記憶領域及び複数の階段構造領域をSC層の上面にパターニングするために使用される。階段構造領域のそれぞれは、積層記憶領域に隣接する。いくつかの実施形態において、第1の複数の階段構造領域は、積層記憶領域によって水平方向に、第2の複数の階段構造領域から分離される。いくつかの実施形態において、積層記憶領域及び複数の階段構造領域は、リソグラフィを含む複数のプロセスを用いてマスク積層体によってパターニングされる。いくつかの実施形態において、マスク積層体は、フォトレジストまたは炭素ベースのポリマー材料を含みうる。積層記憶領域及び複数のSC層の例は、図4Aにおいて上述したように領域460、480及び490でありうる。いくつかの実施形態において、第1のマスク積層体は、リソグラフィプロセスを用いて交互層積層体の上にN個のサブ階段構造領域を含む階段構造領域を画定するためにパターニングされ、Nは1より大きい。
動作740において、第1の階段構造が階段構造領域のそれぞれに形成される。第1の階段構造は、マスク積層体を用いてエッチ-トリムプロセスを繰り返し実行することによって、階段構造領域のそれぞれに形成されうる。エッチ-トリムプロセスは、エッチングプロセス及びトリミングプロセスを含む。いくつかの実施形態において、エッチングプロセスはSC層の一部をエッチングする。いくつかの実施形態において、エッチングプロセスは、複数のSC層の一部をエッチングする。いくつかの実施形態において、1つまたは複数のエッチャントがエッチングプロセスで用いられ、エッチャントのそれぞれは、第2の材料層よりもずっと高いエッチングレートで第1の材料層をエッチングし、またはその逆である(例えば、第1の材料層と第2の材料層との間に高いエッチング選択性がある)。いくつかの実施形態において、エッチングプロセスは、第1の材料層と第2の材料層との間の高いエッチング選択性のために、SC層のエッチングを精度良く制御可能である。トリミングプロセスは、マスク積層体の適切なエッチング(例えば等方性ドライエッチングまたはウェットエッチング)を含み、基板の表面に対して平行な方向に生じる。トリミングされるマスク積層体の量は、第1の階段構造の横方向寸法に直接相関しうる。エッチ-トリムプロセスを繰り返した後、得られる第1の階段構造は、M個のステップを含み、M個のステップのそれぞれは1つのレベルである。いくつかの実施形態において、Mは1よりも大きい。いくつかの実施形態において、Mは2、3、4、5または6である。いくつかの実施形態において、Mは4である(図5Aから5Dに示されるように)。エッチ-トリムプロセスは、図1から3の説明を参照可能である。第1の階段構造の形成は、図4Aから5Dの説明を参照可能である。
動作750において、第2の階段構造が第1の階段構造の上に形成される。いくつかの実施形態において、マスク積層体が、階段構造領域の第1の部分(例えばSC1及びSC1)を露出し、階段構造領域の残りの部分を覆うためにパターニングされる。いくつかの実施形態において、マスク積層体は積層記憶領域を覆う。いくつかの実施形態において、マスク積層体はリソグラフィプロセスによってパターニングされる。エッチングプロセスは、エッチ-トリムプロセスで使用されるエッチングプロセスと同様に、露出された第1の階段構造領域からM個のレベルのSC層を除去するために適用される。マスク積層体は、エッチングプロセス後に除去される。結果として、第1の複数の階段構造領域における最も上のSC層(例えば図6Cに示されるようにSC4)は、第2の複数の階段構造領域における最も上のSC層(例えば図6Cに示されるようにSC4)よりも低いMのレベルである。マスク積層体を用いた、エッチ-トリムプロセスの繰り返しは、SC層の全ての上面(例えば図6Cに示されるようなSC1、SC2、・・・SC24及び図6Dに示されるようなSC1、SC2、・・・SC24)が電気的接続のために露出されるまで実行されうる。いくつかの実施形態において、エッチ-トリムプロセスは、トリミングプロセス及び、SC層のM個をエッチングするエッチングプロセスを含む。第1の階段構造の上に第2の階段構造を形成することは、図6Aから6Dの説明を参照できる。
段階760において、半導体チャネルを含む記憶構造が、積層記憶領域に形成される。さらなるプロセスステップは、3Dメモリデバイスの階段構造領域のそれぞれに相互接続構造を形成することを含みうる。いくつかの実施形態において、半導体チャネルは、積層記憶領域においてSC層を通って形成され、延在される。3Dメモリデバイスのワード線は、SC層のそれぞれの犠牲材料層を導体層と置き換えることによって形成される。階段構造領域における階段構造は、3Dメモリデバイスの各ワード線の一部を露出し、これによって相互接続構造(例えばVIA構造)が半導体チャネルのそれぞれを制御するための各ワード線のファンアウトを提供可能になる。
本明細書で説明された様々な実施形態は、3Dメモリデバイスの階段構造及びその製造方法に関する。例示的な製造方法は、基板の上に配置された複数の誘電体層の対を含む交互層積層体を形成する段階と、交互層積層体の上に第1のマスク積層体を形成する段階と、交互層積層体の上のN個のサブ階段構造を含む階段構造を画定するために第1のマスク積層体をパターニングする段階と、階段構造領域の上に第1の階段構造を形成する段階であって、第1の階段構造が階段構造領域のそれぞれにおいてM個のステップを有する、段階と、第1の階段構造の上に第2の階段構造を形成する段階と、を含む。N及びMはともに1より大きく、第2の階段構造は、階段構造領域において2*N*M個のステップを有する。いくつかの実施形態において、本方法はさらに、基板の上の積層記憶領域に複数の垂直半導体チャネルを形成する段階を含み、階段構造領域のそれぞれは、積層記憶領域に隣接する。いくつかの実施形態において、3Dメモリデバイスは、基板上に配置された交互層積層体と、複数の垂直半導体チャネルを含む記憶構造と、記憶構造に隣接する複数の階段構造領域と、交互層積層体の複数の層積層体の一部を露出するために、階段構造領域のそれぞれに設けられた階段構造と、を含む。いくつかの実施形態において、階段構造は、N個のサブ階段構造領域を含み、Nは1より大きい。いくつかの実施形態において、N個のサブ階段構造領域のそれぞれは、2*M個のステップを含み、Mは1より大きい。開示された構造及び方法は、3Dメモリデバイスの製造の複雑さ及び製造コストを低減することを含むがそれに限定しない多数の利益を提供する。
特定の実施形態の前述の説明は、当業者の知識を適用することによって、容易に他者が、そのような特定の実施形態を、不要な実験を行うことなく、本開示の一般的な概念を逸脱することなく改変及び/または様々な用途に適合することが可能である、本開示の一般的な本質を完全に明らかにする。したがって、そのような適合及び改変は、本明細書で示された教示及びガイダンスに基づき、開示された実施形態の等価物の意味及び範囲内にあることが意図される。本明細書の用語や語句は、説明のためのものであり、限定の目的ではなく、本明細書の用語や語句は、当業者が教示やガイダンスに照らして解釈されるものであることは理解されるべきである。
本開示の実施形態は、その特定の機能及び関係性の実施を示す機能的な構成ブロックを用いて前述された。これらの機能的な構成ブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能とその関係性が適切に実施される限り、代替的な境界も定義されうる。
概要及び要約は、発明者が考えている本開示の1つ以上ではあるが全てではない例示的な実施形態を示しうるものであり、そのため、本開示及び添付の特許請求の範囲をいかなる方法でも限定することを意図されていない。
本開示の幅及び範囲は、上述の例示的な実施形態のいずれかによって限定されるべきではなく、以下の特許請求の範囲及びその均等物のみに従って定義されるべきである。
100 構造
101、103 SC層の領域
102、106、110、・・・ 第1の材料層
104、108、112、・・・ 第2の材料層
153 マスク積層体
160 基板
194 第1の材料層
196 第2の材料層
200 階段構造
294、296 層
300A、300B 階段構造
353 マスク積層体
400A、400B 3Dメモリデバイス
453、453 マスク層
460 積層記憶構造領域
470 スリット
480、490 階段構造
481~486 サブ階段構造領域
580A、580B 階段構造領域
680A、680B 階段構造領域
SC1~SC24、SC1~SC24 ステップ
図4A及び4Bは、本開示のいくつかの実施形態に従う3Dメモリデバイス(例えば400A及び400B)の上面図を示す。図4A及び4Bを参照すると、3Dメモリデバイス400A及び400Bは、積層記憶構造領域460及び、スリット470によって分離された複数の階段構造480を含む。積層記憶構造領域460は、複数の半導体チャネルを含みうる。いくつかの実施形態において、階段構造領域480及び490は、積層記憶構造領域460に隣接した異なる領域に分布される。いくつかの実施形態において、階段構造領域480のそれぞれは、基板の表面に対して平行な方向(例えばx方向またはy方向)に、積層記憶領域460によって階段構造領域490のそれぞれから分離される。いくつかの実施形態において、相互接続形成プロセスの後、階段構造領域480及び490は、積層記憶構造領域460の半導体チャネルに沿ってメモリセルのそれぞれを一意に選択するためのワード線ファンアウトを提供する。マスク積層体材料(例えばフォトレジスト層)が、階段構造領域のSC層の上にマスク積層体(例えば図4Aの453及び図4Bの453)を形成するために成膜され、パターニングされる。階段構造領域におけるSC層の上面の一部(例えばフォトレジストのない領域)が露出され、SC層の上面の一部がマスク積層体(例えば図4Aの453及び図4Bの453)で覆われる。いくつかの実施形態において、マスク積層体453及び453 は、フォトレジストまたは炭素ベースのポリマー材料を含みうる。いくつかの実施形態において、リソグラフィ及びエッチングプロセスを含む1つまたは複数のプロセスが、階段構造領域において実行されうる。いくつかの実施形態において、エッチ-トリムプロセスが、第1のマスク積層体の横方向の縁境界からマスク積層体の中央方向に向かう方向に内側に向かって実行されうる(例えば図1から3及び図4A)。いくつかの実施形態において、エッチ-トリムプロセスは、第1のマスク積層体の中央からマスク積層体の横方向の縁境界に向かう方向に外側に向かって実行されうる(例えば図4B)。本明細書で使用されるように、「横方向の縁境界」は、積層マスクの水平方向表面(例えば上面及び底面)の縁を指す。上面及び底面は、マスク積層体の2つの主面であり、これらは互いに対向し、互いに対して平行である。本明細書で使用されるように、「中央」はマスク積層体の水平方向表面の中間点であり、水平方向表面の周縁の全ての点から等距離にあることを指す。いくつかの実施形態において、各階段構造領域480または490は、複数のサブ階段構造領域(例えば図4Aに示されるようなサブ階段構造領域481、483、485及び図4Bに示されるようなサブ階段構造領域482、484、486)として画定されうる。いくつかの実施形態において、マスク積層体は、リソグラフィプロセスを用いて交互層積層体の上にN個のサブ階段構造領域を含む階段構造領域を画定するためにパターニングされ、Nは1よりも大きい(N>1)。いくつかの実施形態において、Nは2、3、4、5または6である。いくつかの実施形態において、Nは3である。

Claims (20)

  1. 3Dメモリデバイスを形成するための方法であって、
    基板の上に配置された複数の誘電体層の対を含む交互層積層体を形成する段階と、
    前記交互層積層体の上に第1のマスク積層体を形成する段階と、
    前記交互層積層体の上にN個のサブ階段構造領域を含む階段構造領域を画定するために前記第1のマスク積層体をパターニングする段階であって、Nが1より大きい、前記第1のマスク積層体をパターニングする段階と、
    前記階段構造領域の上に第1の階段構造を形成する段階であって、前記第1の階段構造が前記階段構造領域のそれぞれにおいてM個のステップを有し、Mが1より大きい、第1の階段構造を形成する段階と、
    前記第1の階段構造の上に第2の階段構造を形成する段階と、を含み、
    前記第2の階段構造が、前記階段構造領域において2*N*M個のステップを有する、方法。
  2. 前記第1の階段構造を形成する段階が、
    前記第1のマスク積層体を用いて最も上の誘電体層の対の一部を除去する段階と、
    前記第1のマスク積層体をトリミングする段階と、
    M個のステップが形成されるまで、前記除去及び前記トリミングを順に繰り返すことによって、前記第1の階段構造を形成する段階と、を含む、請求項1に記載の方法。
  3. 前記第2の階段構造を形成する段階が、
    第2のマスク積層体を用いて誘電体層の対のM個の層の一部を除去する段階と、
    前記第2のマスク積層体をトリミングする段階と、
    2*N*M個のステップが形成されるまで、前記除去及び前記トリミングを順に繰り返すことによって、前記第2の階段構造を形成する段階と、を含む、請求項1に記載の方法。
  4. 前記交互層積層体を形成する段階が、化学気相成膜、物理気相成膜、プラズマ支援CVD、スパッタリング、金属-有機化学気相成長、原子層成長またはそれらの組み合わせを用いて層を成膜する段階を含む、請求項1に記載の方法。
  5. 前記基板の上に前記交互層積層体を形成する段階が、前記基板の上に複数の誘電体層の対を成膜する段階を含む、請求項4に記載の方法。
  6. 前記交互層積層体を形成する段階が、前記基板の主面に対して実質的に垂直な方向に、交互導体/誘電体層の対を成膜する段階を含む、請求項4に記載の方法。
  7. 前記除去及びトリミングが、前記第1のマスク積層体の横方向の縁境界から前記第1のマスク積層体の中央に向かう方向に、内側に向かって実施される、請求項2に記載の方法。
  8. 前記除去及びトリミングが、前記第1のマスク積層体の中央から前記第1のマスク積層体の横方向の縁境界に向かう方向に、外側に向かって実施される、請求項2に記載の方法。
  9. 前記第1のマスク積層体を用いて、前記最も上の誘電体層の対の一部を除去する段階が、ドライエッチング、ウェットエッチングまたはそれらの組み合わせを含む、請求項2に記載の方法。
  10. 前記第2のマスク積層体を用いて誘電体層の対のM個の層の一部を除去する段階が、ドライエッチング、ウェットエッチングまたはそれらの組み合わせを含む、請求項3に記載の方法。
  11. 前記第1のマスク積層体または前記第2のマスク積層体のトリミングが、等方性ドライエッチング、ウェットエッチングまたはそれらの組み合わせを段階的に用いて、前記第1のマスク積層体または前記第2のマスク積層体をエッチングする段階を含む、請求項2または3に記載の方法。
  12. 前記基板上の積層記憶領域の複数の垂直半導体チャネルを形成する段階をさらに含み、前記階段構造領域のそれぞれが、前記積層記憶領域に隣接する、請求項1に記載の方法。
  13. 第1の複数の階段構造領域及び第2の複数の階段構造領域を画定するために、リソグラフィプロセスを実行する段階をさらに含み、前記第1の複数の階段構造領域及び前記第2の複数の階段構造領域が、前記積層記憶領域によって分離される、請求項12に記載の方法。
  14. 3Dメモリデバイスであって、
    基板上に配置された交互層積層体と、
    複数の垂直半導体チャネルを含む記憶構造と、
    前記記憶構造に隣接する複数の階段構造領域と、
    前記交互層積層体の複数の層積層体の一部を露出するために前記階段構造領域のそれぞれに配置された階段構造と、を含み、
    前記階段構造がN個のサブ階段構造領域を含み、
    Nが1より大きく、
    N個のサブ階段構造領域のそれぞれが2*M個のステップを含み、
    Mが1より大きい、3Dメモリデバイス。
  15. 前記階段構造のステップのそれぞれが1つのレベルであり、Nが3であり、Mが4である、請求項14に記載の3Dメモリデバイス。
  16. 各サブ階段構造領域の階段構造の最も上の層積層体が、前記サブ階段構造領域の中央部分に位置する、請求項14に記載の3Dメモリデバイス。
  17. 各サブ階段構造領域の階段構造の最も上の層積層体が、前記サブ階段構造領域の横方向縁境界に位置する、請求項14に記載の3Dメモリデバイス。
  18. 前記交互層積層体の各層積層体が、絶縁材料層と、犠牲材料層または導体材料層の少なくとも1つと、を含む、請求項14に記載の3Dメモリデバイス。
  19. 前記絶縁材料層が酸化シリコンまたは酸化アルミニウムを含み、前記犠牲材料層が多結晶シリコン、窒化シリコン、多結晶ゲルマニウム、多結晶ゲルマニウムシリコン、またはそれらの組み合わせを含む。請求項18に記載の3Dメモリ。
  20. 前記導体材料層が、多結晶シリコン、シリサイド、ニッケル、チタン、白金、アルミニウム、窒化チタン、窒化タンタル、窒化タングステンまたはそれらの組み合わせを含む、請求項18に記載の3Dメモリ。
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