JP2023029357A - ３次元メモリデバイスにおける階段構造の形成 - Google Patents

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Abstract

Figure 2023029357000001
【課題】３Ｄメモリデバイスの階段構造を形成するための方法を提供する。
【解決手段】３Ｄメモリデバイスの階段構造を形成するための方法であって、基板の上に配置された複数の誘電体層の対を含む交互層積層体を形成する段階と、交互層積層体の上に第１のマスク積層体を形成する段階と、交互層積層体の上にＮ個のサブ階段構造領域を含む階段構造領域を画定するために、リソグラフィプロセスを用いて第１のマスク積層体をパターニングする段階であって、Ｎが１より大きい、第１のマスク積層体をパターニングする段階と、階段構造領域の上に第１の階段構造を形成する段階であって、第１の階段構造が階段構造領域のそれぞれにおいてＭ個のステップを有し、Ｍが１より大きい、第１の階段構造を形成する段階と、第１の階段構造の上に第２の階段構造を形成する段階と、を含み、第２の階段構造が、階段構造領域において２＊Ｎ＊Ｍ個のステップを有する。
【選択図】図６Ｃ

Description

本開示の実施形態は、３次元（３Ｄ）メモリデバイス及びその製造方法に関する。
プレーナメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズムおよび製造プロセスを改善することによってより小さく縮小される。しかし、メモリセルの特徴体の大きさが下限に近付くにつれて、プレーナプロセス及び製造技術は困難になり、高コストになる。結果として、プレーナメモリセルのメモリ密度は上限に近づいている。
３Ｄメモリアーキテクチャは、プレーナメモリセルの密度限界に対処しうる。３Ｄメモリアーキテクチャは、メモリアレイ及び、メモリアレイへ、及びメモリアレイからの信号を制御するための周辺デバイスを含む。典型的な３Ｄメモリアーキテクチャは、基板上に配置されたゲート電極と、基板内へのワード線を通り、交差する複数の半導体チャネルとの積層体を含む。ワード線と半導体チャネルとの交点が、メモリセルを形成する。
３Ｄメモリアーキテクチャは、個別のメモリセルそれぞれの制御を可能にする電気接点スキームを必要とする。１つの電気接点スキームは、個別のメモリセルそれぞれのワード線へ接続するための階段構造を形成することである。階段構造は、典型的な３Ｄメモリデバイスにおいて半導体チャネルに沿って３２本を超えるワード線を接続するのに使用されてきた。
半導体技術が進歩するにつれて、３Ｄ ＮＡＮＤメモリデバイスなどの３Ｄメモリデバイスは、酸化物／窒化物（ＯＮ）層が増加し続けている。結果として、そのような階段構造を形成するために使用される既存の複数サイクルトリム及びエッチングプロセスは、スループットが低く、高額である。
３Ｄメモリデバイスの階段構造を形成するための方法の実施形態が、本明細書において開示される。開示される構造及び方法は、３Ｄメモリデバイスの製造の複雑さ及び製造コストの低減を含むがこれに限定しない多数の利益を提供する。
いくつかの実施形態において、３Ｄメモリデバイスを形成するための方法は、基板の上に配置された複数の誘電体層の対を含む交互層積層体を形成する段階と、交互層積層体の上に第１のマスク積層体を形成する段階と、交互層積層体の上にＮ個のサブ階段構造領域を含む階段構造領域を画定するために、第１のマスク積層体をパターニングする段階であって、Ｎが１より大きい、第１のマスク積層体をパターニングする段階と、階段構造領域の上に第１の階段構造を形成する段階であって、第１の階段構造が階段構造領域のそれぞれにおいてＭ個のステップを有し、Ｍが１より大きい、第１の階段構造を形成する段階と、第１の階段構造の上に第２の階段構造を形成する段階と、を含み、第２の階段構造が、階段構造領域において２＊Ｎ＊Ｍ個のステップを有する。いくつかの実施形態において、本方法は、基板上の積層記憶領域の複数の垂直半導体チャネルを形成する段階をさらに含む。いくつかの実施形態において、階段構造領域のそれぞれが、積層記憶領域に隣接する。
いくつかの実施形態において、３Ｄメモリデバイスは、基板上に配置された交互層積層体と、複数の垂直半導体チャネルを含む記憶構造と、記憶構造に隣接する複数の階段構造領域と、交互層積層体の複数の層積層体の一部を露出するために階段構造領域のそれぞれに配置された階段構造と、を含む。いくつかの実施形態において、階段構造がＮ個のサブ階段構造領域を含み、Ｎが１より大きい。いくつかの実施形態において、Ｎ個のサブ階段構造領域のそれぞれが２＊Ｍ個のステップを含み、Ｍが１より大きい。
本開示のその他の態様は、本開示の説明、特許請求の範囲及び図面に照らせば当業者は理解できるであろう。
本明細書に組み込まれ、明細書の一部をなす添付した図面は、本開示の実施形態を例示し、説明とともに、本開示の原理を説明する役割をさらに果たし、当業者は本開示の実施及び使用が可能になる。
いくつかの実施形態に従う、パターニングされたフォトレジスト積層体による、複数の誘電体層の対の断面図を示す。 いくつかの実施形態に従う、１つのレベルを有する第１のステップの形成の断面図を示す。 いくつかの実施形態に従う、２つのステップを形成するエッチ－トリムプロセスの様々な段階の断面図を示す。 いくつかの実施形態に従う、２つのステップを形成するエッチ－トリムプロセスの様々な段階の断面図を示す。 いくつかの実施形態に従う、複数のマスク積層体を有する３Ｄメモリデバイスの上面図を示す。 いくつかの実施形態に従う、複数のマスク積層体を有する３Ｄメモリデバイスの上面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第１の階段構造を形成した後の、３Ｄメモリデバイスの階段構造領域の上面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第１の階段構造を形成した後の、３Ｄメモリデバイスの階段構造領域の上面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第１の階段構造を形成した後の、３Ｄメモリデバイスの階段構造領域の断面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第１の階段構造を形成した後の、３Ｄメモリデバイスの階段構造領域の断面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第１の階段構造の上に第２の階段構造を形成した後の、３Ｄメモリデバイスの階段構造領域の上面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第１の階段構造の上に第２の階段構造を形成した後の、３Ｄメモリデバイスの階段構造領域の上面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第１の階段構造の上に第２の階段構造を形成した後の、３Ｄメモリデバイスの階段構造領域の断面図を示す。 いくつかの実施形態に従う、階段構造領域のそれぞれにおける第１の階段構造の上に第２の階段構造を形成した後の、３Ｄメモリデバイスの階段構造領域の断面図を示す。 いくつかの実施形態に従う、３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。
特定の構成および配置が議論されるが、これは例示の目的のためにのみなされることは理解されるべきである。当業者であれば、他の構成および配置が、本開示の思想及び範囲を逸脱することなく使用されうることを認識するであろう。本開示はまた、様々な他の用途において採用されうることは当業者には明らかであろう。
明細書における「１つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などの言及は、説明される実施形態が特定の特徴物、構造または特性を含みうるが、全ての実施形態が、必ずしも特定の特徴体、構造または特性を含むことができるわけではないことを示すことに注意すべきである。さらに、そのような語句は、必ずしも同じ実施形態を指しているわけではない。さらに、特定の特徴体、構造または特性がある実施形態に関して説明される場合、他の実施形態に関してそのような特徴体、構造または特性に影響を与えることは、明示されているか否かによらず、当業者の知識の範囲内である。
一般に、用語は文脈の中での使用から少なくとも部分的に理解可能である。例えば、本明細書で使用されるように「１つまたは複数の」との用語は、少なくとも部分的に文脈に応じて、単数形で任意の特徴体、構造または特性を説明するために使用され、または複数形で特徴体、構造または特性の組み合わせを説明するために使用されうる。同様に、「１つの」、「ある」または「その」との用語も、少なくとも部分的に文脈に応じて、単数での使用を表し、または複数での使用を表すと理解可能である。さらに、「基づいて」との用語は、必ずしも因子の排他的なセットを伝えることを意図していないと理解可能であり、その代わりに、やはり少なくとも部分的に文脈に応じて、追加的な因子の存在が必ずしも明示されていない場合を許容しうる。
本開示において、「上」、「上に」及び「上方」の意味は、「上」が何かの「上に直接」を意味するだけではなく、その間に、介在する特徴体または層を有して何かの「上に」あるという意味を含むように、最も広く解釈されるべきであることは容易に理解されるべきである。さらに、「上に」または「上方に」は、何かの「上に」または「上方に」あることを意味するだけでなく、その間に、介在する特徴体または層がなく何かの「上に」または「上方に」（すなわち、何かの上に直接）あるという意味も含みうる。
さらに、「下」、「下に」、「より下方に」、「上方に」、「より上に」などの空間的に相対的な用語は、本明細書では１つの要素または特徴体の、他の要素または特徴体に対する関係を、図面に示されるように説明するための説明を容易にするために使用されうる。空間的に相対的な用語は、図面内に示された配向に加えて、使用時または動作時のデバイスの異なる配向も包含することを意図される。装置は、他の向き（９０°回転させたり、他の向きにしたり）にすることもでき、本明細書で使用される空間的に相対的な記載も、それに応じて同様に解釈可能である。
本明細書で使用されるように、「基板」との用語は、後続の材料層が上に追加される材料を指す。基板は、上面及び底面を含む。基板の上面は、半導体デバイスが形成される場所であり、そのため半導体デバイスは基板の上面に形成される。底面は上面の反対側であり、そのため基板の底面側は基板の上面側の反対側である。基板それ自体はパターニングされうる。基板の上面に追加される材料は、パターニングされ、またはパターニングされないままにされうる。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、インジウムリンなどの幅広い範囲の半導体材料を含みうる。代替的に、基板は、ガラス、プラスチックまたはサファイアウェハーなどの非導電性材料で形成することも可能である。
本明細書で説明されるように、「層」との用語は、ある厚さを有する領域を含む材料の部分を指す。層は、上側および底部側を有し、層の底部側は、相対的に基板に近く、上側は相対的に基板から遠い。層は、下にある、もしくは上にある構造の全体を覆って延在することができ、または下にある、もしくは上にある構造の延在部よりも小さな延在範囲を有することができる。さらに、層は、連続的な構造の厚さよりも小さな厚さを有する均一な、または不均一な連続的な構造の領域でありうる。例えば、層は、連続的な構造の上面及び底面の間またはその場所にある任意のセットの水平な平面の間に位置しうる。層は、水平に、垂直に、及び／または傾斜した表面に沿って延在しうる。基板は層であってもよく、その中に１つもしくは複数の層を含んでも良く、並びに／またはその上、その上方及び／もしくはその下に１つまたは複数の層を有してもよい。層は、複数の層を含みうる。例えば、相互接続層は、１つまたは複数の導体及び接触層（接点、相互接続線及び／またはビアが形成される）並びに１つまたは複数の誘電体層を含みうる。
本明細書で説明されるように、「公称の／公称には」との用語は、製品もしくはプロセスの設計フェーズにおいて設定された、構成要素またはプロセス動作に対する特性またはパラメータの所望値または目標値を、所望の値の上及びまたは下にある値の範囲とともに指す。値の範囲は、製造プロセスのわずかな変動または許容範囲に起因しうる。本明細書で説明されるように、「約」との用語は、対象の半導体デバイスに関して特定の技術ノードに基づいて変化し得る所定の量の値を指す。特定の技術ノードに基づいて、「約」との用語は、例えば値の１０から３０％（例えば値の±１０％、±２０％または±３０％）の範囲内で変動する所定の量の値を指しうる。
本明細書で使用されるように、「３Ｄメモリデバイス」との用語は、メモリストリングが基板に対して垂直方向に延在するように、横方向に配向された基板の上のメモリセルトランジスタの垂直に配向されたストリング（ＮＡＮＤストリングなど、本明細書では「メモリストリング」と称する）を有する半導体デバイスを指す。本明細書で説明されるように、「垂直な／垂直に」との用語は、基板の横方向の面に対して公称には垂直であることを意味する。
いくつかの実施形態において、ＮＡＮＤストリングまたは３Ｄメモリデバイスは、複数の導体／誘電体層の対を通って垂直に延在する半導体チャネル（例えばシリコンチャネル）を含む。複数の導体／誘電体層の対はまた、「導体／誘電体の交互積層体」として本明細書で言及される。導体／誘電体の交互積層体の導体層は、ワード線（１つまたは複数の制御ゲートを電気的に接続する）として使用されうる。ワード線と半導体チャネルとの交点は、メモリセルを形成する。垂直に配向されたメモリストリングは、メモリストリングに沿った、または３Ｄメモリデバイス内のメモリセルのそれぞれが一意に書き込みまたは読み出し機能に関して選択可能であるように、導体材料（例えばワード線プレートまたは制御ゲート）とアクセス線（例えばワード線）との間に電気的な接続を必要とする。
３Ｄメモリデバイスアーキテクチャにおいて、データを記憶するためのメモリセルは、積層記憶構造を形成するために垂直に積層される。３Ｄメモリデバイスは、ワード線ファンアウトなどの目的のために積層記憶構造の１つまたは複数の側面に形成された階段構造を含むことができ、積層記憶構造は、複数の半導体チャネルを含み、半導体チャネルは垂直または水平でありうる。より高い記憶容量への要求は増加し続けているため、積層記憶構造の垂直レベルの数も増大している。したがって、フォトレジスト（ＰＲ）層などのより厚いマスク層が、増加するレベルを有する階段構造をエッチングするために必要とされる。しかし、マスク層の厚さの増大は、階段構造のエッチングの制御をより困難なものにしうる。
本開示において、階段構造は、少なくとも２つの水平な表面（例えばｘ－ｙ平面に沿った）及び少なくとも２つの（例えば第１及び第２の）垂直面（例えばｚ軸に沿った）を含む表面のセットを指し、水平な表面のそれぞれは、水平な表面の第１の縁から上方に延在する第１の垂直な表面に隣接し、水平な表面の第２の縁から下方に延在する第２の垂直な表面に隣接する。水平な表面のそれぞれは階段構造の「ステップ」または「階段」と呼ばれる。本開示において、水平方向は、基板（例えばその上に構造の形成のための製造プラットフォームを提供する基板）の上面に平行な方向（例えばｘ軸またはｙ軸）を指し、垂直方向は、構造の上面に対して垂直な方向（例えばｚ軸）を指しうる。
階段構造は、積層誘電体の上に形成されたマスク層を使用して積層誘電体を繰り返しエッチングすることによって、積層誘電体から形成されうる。いくつかの実施形態において、マスク層はフォトレジスト（ＰＲ）層を含みうる。本開示において、積層誘電体は、複数の交互に配置された誘電体層の対を含み、各誘電体層の対の厚さは１つのレベルである。換言すれば、誘電体層の対のそれぞれは、垂直に１つのレベルの高さである。本開示において、相互に交換して使用される「階段」との用語及び「ステップ」との用語は、階段構造の１つまたは複数のレベルを指し、ステップ（または階段）は、誘電体層の対の表面の一部を露出する。いくつかの実施形態において、誘電体層の対は、第１の材料層及び第２の材料層を交互に含む。いくつかの実施形態において、第１の材料層は、絶縁材料層を含む。いくつかの実施形態において、第２の材料は犠牲材料層または導電材料層を含む。いくつかの実施形態において、１つの誘電体層の対の第１の材料層及び第２の材料層は、１つのセットが１つのステップを形成できるように、公称として基板の上に同じ高さを有しうる。階段構造の形成において、マスク層はトリムされ（例えば段階的にエッチングされ）、積層誘電体の露出された部分をエッチングするためのエッチングマスクとして使用される。トリムされるマスク層の量は、階段構造の寸法に直接相関（例えば決定）されうる。マスク層のトリミングは、適切なエッチング、例えば等方性ドライエッチングまたはウェットエッチングを用いて得られうる。１つまたは複数のマスク層は、階段構造の形成のために連続して形成され、トリムされうる。誘電体層の対のそれぞれは、マスク層のトリミングの後に、第１の材料層及び第２の材料層の両方の一部を除去するのに適したエッチャントを用いてエッチングされうる。階段構造の形成の後、マスク層は除去されうる。いくつかの実施形態において、第２の材料層は、導電体材料層であり、そのため３Ｄメモリ構造のゲート電極（またはワード線）でありうる。いくつかの実施形態において、階段構造の第２の材料層は犠牲材料層であり、３Ｄメモリ構造のゲート電極（またはワード線）を形成するために金属／導体層（例えばタングステン）と置き換えられうる。
階段構造は、相互接続形成プロセスの後に、半導体チャネルを制御するためのワード線ファンアウトとして相互接続スキームを提供可能である。階段構造内の誘電体層の対のそれぞれは、半導体チャネルの一部と交差する。犠牲層のそれぞれを金属／導体層で置き換えた後、階段構造の導体材料層のそれぞれは、半導体チャネルの部分を制御できる。相互接続形成プロセスの例は、階段構造の上に酸化シリコン、スピンオン誘電体またはホウリンケイ酸ガラス（ＢＰＳＧ）等の第２の絶縁材料を配置またはそうでなければ成膜し、第２の絶縁材料を平坦化することを含む。階段構造の導体材料層のそれぞれは、平坦化された第２の絶縁材料の複数のコンタクトホールを開口するために露出され、コンタクトホールは窒化チタン及びタングステンなどの１つまたは複数の導体材料で充填され、複数のＶＩＡ（垂直相互接続アクセス）構造を形成する。
本開示において、「ＳＣ」との用語は、階段構造内の誘電体層の対を指す。いくつかの実施形態において、階段構造は、交互層積層体を含み、各層積層体はＳＣ層を表す。
図１は、いくつかの実施形態に従う、パターニングされたフォトレジスト積層体による複数の誘電体層の対の断面図を示す。構造１００は、基板１６０の上に形成された（例えばその上面などの第１の側に配置された）複数のＳＣ層を含みうる。ＳＣ層のそれぞれは、第１の材料層（例えば１０２、１０６、１１０、・・・）及び第２の材料層（例えば１０４、１０８、１１２、・・・）を有する誘電体層の対を含みうる。マスク積層材料（例えばフォトレジスト層）は、ＳＣ層の上にマスク積層体１５３を形成するために成膜され、パターニングされる。マスク積層体１５３は、ＳＣ層の領域１０１及び領域１０３を画定する。領域１０１におけるＳＣ層の第１の（例えば上部）表面は露出され、領域１０３におけるＳＣ層はマスク積層体１５３によって覆われる。いくつかの実施形態において、マスク積層体１５３は、フォトレジストまたは炭素ベースのポリマー材料を含みうる。いくつかの実施形態において、領域１０１及び１０３はともに、リソグラフィ及びエッチングプロセスを含む１つまたは複数のプロセスを用いてマスク積層体１５３によって画定される。
第１の材料層１０２は、窒化シリコンを含む犠牲層であってもよく、第２の材料層１０４は酸化シリコンを含む絶縁層であってもよく、その反対であってもよい。いくつかの実施形態において、犠牲層は続いて３Ｄメモリデバイスのワード線を形成するために導体材料層（例えばゲート金属材料）で置き換えられる。いくつかの実施形態において、第２の材料層は、導体材料層でありうる。
いくつかの実施形態において、上に構造１００が形成される基板は、３Ｄメモリ構造を支持するための任意の適切な材料を含みうる。例えば、基板はシリコン、シリコンゲルマニウム、炭化シリコン、シリコンオンインシュレーター（ＳＯＩ）、ゲルマニウムオンインシュレーター（ＧＯＩ）、ガラス、窒化ガリウム、ガリウムヒ素、任意の適切なＩＩＩ－Ｖ化合物、任意のその他の適切な材料、及びまたはそれらの組み合わせを含みうる。
いくつかの実施形態において、各ＳＣ層の厚さは互いに同じであるか、または互いに異なっていてもよい。いくつかの実施形態において、犠牲層は絶縁材料層とは異なる任意の適切な材料を含む。例えば、犠牲層は多結晶シリコン、窒化シリコン、多結晶ゲルマニウム、多結晶ゲルマニウム－シリコン、任意の他の適切な材料及び／またはそれらの組み合わせの１つまたは複数を含みうる。いくつかの実施形態において、犠牲層は窒化シリコンを含みうる。絶縁層は、例えば酸化シリコンまたは酸化アルミニウムなどの任意の適切な絶縁材料を含みうる。導体材料層は、任意の適切な導体材料を含みうる。いくつかの実施形態において、導体材料層は、多結晶シリコン、シリサイド、ニッケル、チタン、白金、アルミニウム、窒化チタン、窒化タンタル、窒化タングステン、任意のその他の適切な材料及び／またはそれらの組み合わせの１つまたは複数を含みうる。絶縁材料層、犠牲材料層及び導体材料層の形成は、例えば、化学気相成膜（ＣＶＤ）、物理気相成膜（ＰＶＤ）、プラズマ支援ＣＶＤ（ＰＥＣＶＤ）、スパッタリング、金属－有機化学気相成膜（ＭＯＣＶＤ）、原子層成膜（ＡＬＤ）、任意のその他の適切な成膜方法、及び／またはそれらの組み合わせなどの任意の適切な成膜方法を含みうる。いくつかの実施形態において、絶縁層、犠牲材料層及び導体材料層は、それぞれＣＶＤによって形成される。
図２は、いくつかの実施形態に従う１つのレベルを有するステップの形成の断面図を示す。階段構造２００は、構造１００の上にステップＳＣ２４Ｂ（１つのレベルのステップを有する階段）を生成することによって形成される。いくつかの実施形態において、マスク積層体１５３は、ステップＳＣ２４Ｂの形成後に除去される。ステップＳＣ２４Ｂは層２９４及び２９６を含む１つのレベルを有し、マスク積層体１５３によって画定された第１の領域１０１から単一のＳＣ層の少なくとも一部を除去するためにエッチングプロセスを実行することによって形成される。いくつかの実施形態において、エッチングプロセスは、第１の材料層１９４及び第２の材料層１９６の一部を順に除去するために任意の適切なエッチャント（例えば、ウェットエッチング及び／またはドライエッチング）の使用を含む。いくつかの実施形態において、第１の材料層１９４の一部及び第２の材料層１９６の一部をそれぞれ除去するために２つの異なるエッチャントが使用される。第１の材料層１９４のためのエッチャントは、第２の材料層１９６に対して十分高いエッチング選択性を有し、及び／またはその逆である。したがって、下のＳＣ層は、エッチングストップ層として機能することができ、単一のＳＣ層のみがパターニング／エッチングされる。いくつかの実施形態において、第１及び第２の材料層は、反応性イオンエッチング（ＲＩＥ）またはその他のドライエッチングなどの異方性エッチングを用いてエッチングされる。いくつかの実施形態において、エッチャントはフッ化炭素（ＣＦ４）ベースのガスまたは６フッ化エタン（Ｃ２Ｆ６）ベースのガスを含む。いくつかの実施形態において、１つのエッチャント（例えば時間管理ウェットエッチングプロセス）が用いられて第１の材料層及び第２の材料層の両方を除去し、エッチャントはリン酸を含む。様々な実施形態において、単一のＳＣ層を除去するための方法及びエッチャントは、本開示の実施形態によって限定されるべきではない。
図３Ａ及び３Ｂは、エッチ－トリムプロセスでの構造３００Ａ及び３００Ｂを示し、これらはトリミングプロセス（図３Ａに示される）及びエッチングプロセス（図３Ｂに示される）を含む。図３Ａを参照すると、マスク積層体１５３（図１及び図２に示される）にトリミングプロセスを適用したのち、マスク積層体３５３が形成される。トリミングプロセスは、適切なエッチング（例えば等方性ドライエッチングまたはウェットエッチング）を含み、基板の表面に対して平行な方向に生じる。トリムされるマスク層の量は、階段構造の横方向寸法に直接相関しうる。いくつかの実施形態において、マスク積層体３５３は、エッチングプロセスによって形成された第１のステップ（図２に示される）の一部（例えば３０３）を覆う。図３Ｂを参照すると、それぞれ１つのレベルを有する２つのステップが、階段構造３００Ａから１つのＳＣ層を除去するためのエッチングプロセスによって生成される。いくつかの実施形態において、エッチングプロセスは、エッチングプロセスを繰り返し実行することを含みうる。
図４Ａ及び４Ｂは、本開示のいくつかの実施形態に従う３Ｄメモリデバイス（例えば４００Ａ及び４００Ｂ）の上面図を示す。図４Ａ及び４Ｂを参照すると、３Ｄメモリデバイス４００Ａ及び４００Ｂは、積層記憶構造領域４６０及び、スリット４７０によって分離された複数の階段構造４８０を含む。積層記憶構造領域４６０は、複数の半導体チャネルを含みうる。いくつかの実施形態において、階段構造領域４８０及び４９０は、積層記憶構造領域４６０に隣接した異なる領域に分布される。いくつかの実施形態において、階段構造領域４８０のそれぞれは、基板の表面に対して平行な方向（例えばｘ方向またはｙ方向）に、積層記憶領域４６０によって階段構造領域４９０のそれぞれから分離される。いくつかの実施形態において、相互接続形成プロセスの後、階段構造領域４８０及び４９０は、積層記憶構造領域４６０の半導体チャネルに沿ってメモリセルのそれぞれを一意に選択するためのワード線ファンアウトを提供する。マスク積層体材料（例えばフォトレジスト層）が、階段構造領域のＳＣ層の上にマスク積層体（例えば図４Ａの４５３Ａ及び図４Ｂの４５３Ｂ）を形成するために成膜され、パターニングされる。階段構造領域におけるＳＣ層の上面の一部（例えばフォトレジストのない領域）が露出され、ＳＣ層の上面の一部がマスク積層体（例えば図４Ａの４５３Ａ及び図４Ｂの４５３Ｂ）で覆われる。いくつかの実施形態において、マスク積層体４５３Ａ及び４５３Ａは、フォトレジストまたは炭素ベースのポリマー材料を含みうる。いくつかの実施形態において、リソグラフィ及びエッチングプロセスを含む１つまたは複数のプロセスが、階段構造領域において実行されうる。いくつかの実施形態において、エッチ－トリムプロセスが、第１のマスク積層体の横方向の縁境界からマスク積層体の中央方向に向かう方向に内側に向かって実行されうる（例えば図１から３及び図４Ａ）。いくつかの実施形態において、エッチ－トリムプロセスは、第１のマスク積層体の中央からマスク積層体の横方向の縁境界に向かう方向に外側に向かって実行されうる（例えば図４Ｂ）。本明細書で使用されるように、「横方向の縁境界」は、積層マスクの水平方向表面（例えば上面及び底面）の縁を指す。上面及び底面は、マスク積層体の２つの主面であり、これらは互いに対向し、互いに対して平行である。本明細書で使用されるように、「中央」はマスク積層体の水平方向表面の中間点であり、水平方向表面の周縁の全ての点から等距離にあることを指す。いくつかの実施形態において、各階段構造領域４８０または４９０は、複数のサブ階段構造領域（例えば図４Ａに示されるようなサブ階段構造領域４８１、４８３、４８５及び図４Ｂに示されるようなサブ階段構造領域４８２、４８４、４８６）として画定されうる。いくつかの実施形態において、マスク積層体は、リソグラフィプロセスを用いて交互層積層体の上にＮ個のサブ階段構造領域を含む階段構造領域を画定するためにパターニングされ、Ｎは１よりも大きい（Ｎ＞１）。いくつかの実施形態において、Ｎは２、３、４、５または６である。いくつかの実施形態において、Ｎは３である。
図５Ａ及び５Ｂは、階段構造領域４８０Ａ及び４８０Ｂのそれぞれに第１の階段構造を形成した後の、３Ｄメモリデバイスの階段構造領域５８０Ａ及び５８０Ｂの上面図のいくつかの実施形態を示す。第１の階段構造は、３Ｄメモリデバイス４００Ａ及び４００Ｂの階段構造領域４８０Ａ及び４８０Ｂにおいてエッチ－トリムプロセスを繰り返し適用することによって形成される。いくつかの実施形態において、第１の階段構造は、階段構造領域５８０Ａ（ＳＣ２４Ａ、ＳＣ２３Ａ、ＳＣ２２Ａ、ＳＣ２１Ａ）及び５８０Ｂ（ＳＣ２４Ｂ、ＳＣ２３Ｂ、ＳＣ２２Ｂ、ＳＣ２１Ｂ）のそれぞれに４つのステップを有し、４つのステップのそれぞれは１つのレベルである。結果として、第１の階段構造は４つの最も上のＳＣ層の一部を露出する。いくつかの実施形態において、第１の階段構造は階段構造領域５８０Ａ及び５８０Ｂのそれぞれにおいて第１の数（Ｍ）のステップを有し、Ｍ個のステップのそれぞれは１つのレベルであり、第１の数Ｍは１よりも大きい（Ｍ＞１）。いくつかの実施形態において、Ｍは２、３、４、５または６である。いくつかの実施形態において、Ｍは４である。いくつかの実施形態において、第１の階段構造は積層記憶領域（図４に示されるような積層記憶領域４６０）には形成しない。
図５Ｃ及び５Ｄは、階段構造領域４８０Ａ及び４８０Ｂのそれぞれに第１の階段構造を形成した後の３Ｄメモリデバイスの階段構造領域５８０Ａ及び５８０Ｂの断面図を示し、第１の階段構造は４つのステップ（Ｍ＝４）を階段構造領域５８０Ａ及び５８０Ｂのそれぞれに有する。図５Ｃ及び５Ｄに示されるように、第１の階段構造は４つのステップ（Ｍ＝４）を示し、４つのステップのそれぞれは１つのレベルである。
図６Ａから６Ｄは、３Ｄメモリデバイスの階段構造領域６８０Ａ及び６８０Ｂのそれぞれにおける第１の階段構造の上に第２の階段構造を形成した後の、３Ｄメモリデバイスの階段構造領域６８０Ａ及び６８０Ｂの上面図のいくつかの実施形態を示す（例えば、第２の階段構造を第１の階段構造の上に重ねる）。図６Ａ及び６Ｂは３Ｄメモリデバイスの階段構造領域６８０Ａ及び６８０Ｂの上面図を示し、図６Ｃ及び６Ｄは、３Ｄメモリデバイスの階段構造領域６８０Ａ及び６８０Ｂの断面図を示す。第２の階段構造の形成は、３Ｄメモリデバイス（図５Ａ及び５Ｂに示されるような３Ｄメモリデバイス５８０Ａ及び５８０Ｂ）の上面の上に形成され、パターニングされたマスク積層体（図示されない）を用いたエッチ－トリムプロセスを繰り返し適用することを含む。いくつかの実施形態において、マスク積層体は、フォトレジストまたは炭素ベースのポリマー材料を含みうる。マスク積層体は、第１の方向（例えばｘ方向）の階段構造領域５８０Ａ及び５８０Ｂのそれぞれの第１の部分（例えば、図５Ａ及び５Ｂに示されるようなＳ１Ａ及びＳ１Ｂ）を露出する。いくつかの実施形態において、エッチ－トリムプロセスは、Ｍ個のレベルの連続するＳＣ層を除去することであり、したがって、エッチングプロセスの繰り返しまたは任意の他のウェット／ドライエッチングプロセスを含みうる。マスク積層体は、階段構造領域５８０Ａ及び５８０Ｂのそれぞれの第２の部分（例えば図５Ａ及び５Ｂに示されるようなＳ２Ａ及びＳ２Ｂ）を露出するためにトリム可能であり、続いて連続するＳＣ層のＭ個のレベルを除去するためにエッチングプロセスが行われうる。いくつかの実施形態において、エッチ－トリムプロセスは、ＳＣ層の全ての上面（例えば図６Ｃに示されるようなＳＣ１Ａ、ＳＣ２Ａ、・・・ＳＣ２４Ａ及び図６Ｄに示されるようなＳＣ１Ｂ、ＳＣ２Ｂ、・・・ＳＣ２４Ｂ）が電気的接続のために露出されるまで繰り返される。第２の階段構造の形成後、階段構造領域に２×Ｎ×Ｍ個（例えば、図６Ａから６Ｄに示されるように２＊４＊３＝２４個）のステップを有する階段構造が形成される。そして、Ｎ個のサブ階段構造のそれぞれは、２×Ｍ個のステップを含む。いくつかの実施形態において、第１の階段構造を形成するためのエッチ－トリムプロセスは、第１のマスク積層体の横方向縁境界からマスク積層体の中央に向かう方向に、内側に向かって実行されうる（例えば図１から３及び図４Ａ）。そして、各サブ階段構造領域（例えばサブ階段構造領域４８１、４８３及び４８５）の階段構造の最も上の層積層体は、サブ階段構造領域の中央部に位置する。いくつかの実施形態において、エッチ－トリムプロセスは、第１のマスク積層体の中央からマスク積層体の横方向の縁境界に向かう方向に、外側に向かって実行されうる（例えば図４Ｂ）。そして、各サブ階段領域（例えばサブ階段領域４８２、４８４、４８６）の階段構造の最も上の層積層体は、サブ階段構造領域の境界に位置する。
本開示の実施形態はさらに、３Ｄメモリデバイスの階段構造を形成するための方法を提供する。図７は、いくつかの実施形態に従う３Ｄメモリデバイスを形成するための例示的な方法７００を示す。方法７００の実施は、図１から６Ｄに示されたメモリデバイス構造を形成するために使用可能である。方法７００に示された動作は網羅的ではなく、その他の動作が、図示された動作のいずれかの前、後、または間に実行されうることは理解されるべきである。いくつかの実施形態において、例示的な方法７００のいくつかの動作が省略され、または単純化のために本明細書では説明されない他の動作を含みうる。いくつかの実施形態において、方法７００の動作は、異なる順序で実施され、及び／または変動しうる。
動作７１０において、基板が３Ｄメモリデバイスを形成するために提供される。基板は、３次元メモリ構造を形成するための任意の適切な材料を含みうる。例えば、基板はシリコン、シリコンゲルマニウム、炭化シリコン、ＳＯＩ、ＧＯＩ、ガラス、窒化ガリウム、ガリウムヒ素、プラスチックシート及び／またはその他の適切なＩＩＩ－Ｖ化合物を含みうる。
動作７２０において、交互層積層体が基板上に成膜される。交互層積層体の各層積層体はＳＣ層を表す。ＳＣ層は、第１の材料層及び第２の材料層を有する誘電体層の対を含みうる。いくつかの実施形態において、第１の材料層は絶縁層であり、第２の材料層は犠牲層であり、またはその逆でありうる。いくつかの実施形態において、第１の材料層は絶縁層であり、第２の材料層は導体材料層であり、またはその逆でありうる。犠牲層は、窒化シリコン、多結晶シリコン、多結晶ゲルマニウム、多結晶ゲルマニウム－シリコン、任意の他の適切な材料及び／またはそれらの組み合わせなどの材料を含みうる。絶縁層は、酸化シリコン、酸化アルミニウムまたはその他の適切な材料などの材料を含みうる。導体材料層は、タングステン、窒化チタン、窒化タンタル、窒化タングステン、任意の他の適切な材料及び／またはそれらの組み合わせなどの材料を含みうる。絶縁、犠牲及び導体材料層のそれぞれは、ＣＶＤ、ＰＶＤ、ＡＬＤまたはそれらの任意の組み合わせを含むがそれらに限定しない１つまたは複数の薄膜成膜プロセスによって成膜された材料を含みうる。複数のＳＣ層の例は、図１において上述したような交互層１０２および１０４でありうる。
動作７３０において、マスク積層体が、積層記憶領域及び複数の階段構造領域をＳＣ層の上面にパターニングするために使用される。階段構造領域のそれぞれは、積層記憶領域に隣接する。いくつかの実施形態において、第１の複数の階段構造領域は、積層記憶領域によって水平方向に、第２の複数の階段構造領域から分離される。いくつかの実施形態において、積層記憶領域及び複数の階段構造領域は、リソグラフィを含む複数のプロセスを用いてマスク積層体によってパターニングされる。いくつかの実施形態において、マスク積層体は、フォトレジストまたは炭素ベースのポリマー材料を含みうる。積層記憶領域及び複数のＳＣ層の例は、図４Ａにおいて上述したように領域４６０、４８０Ａ及び４９０Ａでありうる。いくつかの実施形態において、第１のマスク積層体は、リソグラフィプロセスを用いて交互層積層体の上にＮ個のサブ階段構造領域を含む階段構造領域を画定するためにパターニングされ、Ｎは１より大きい。
動作７４０において、第１の階段構造が階段構造領域のそれぞれに形成される。第１の階段構造は、マスク積層体を用いてエッチ－トリムプロセスを繰り返し実行することによって、階段構造領域のそれぞれに形成されうる。エッチ－トリムプロセスは、エッチングプロセス及びトリミングプロセスを含む。いくつかの実施形態において、エッチングプロセスはＳＣ層の一部をエッチングする。いくつかの実施形態において、エッチングプロセスは、複数のＳＣ層の一部をエッチングする。いくつかの実施形態において、１つまたは複数のエッチャントがエッチングプロセスで用いられ、エッチャントのそれぞれは、第２の材料層よりもずっと高いエッチングレートで第１の材料層をエッチングし、またはその逆である（例えば、第１の材料層と第２の材料層との間に高いエッチング選択性がある）。いくつかの実施形態において、エッチングプロセスは、第１の材料層と第２の材料層との間の高いエッチング選択性のために、ＳＣ層のエッチングを精度良く制御可能である。トリミングプロセスは、マスク積層体の適切なエッチング（例えば等方性ドライエッチングまたはウェットエッチング）を含み、基板の表面に対して平行な方向に生じる。トリミングされるマスク積層体の量は、第１の階段構造の横方向寸法に直接相関しうる。エッチ－トリムプロセスを繰り返した後、得られる第１の階段構造は、Ｍ個のステップを含み、Ｍ個のステップのそれぞれは１つのレベルである。いくつかの実施形態において、Ｍは１よりも大きい。いくつかの実施形態において、Ｍは２、３、４、５または６である。いくつかの実施形態において、Ｍは４である（図５Ａから５Ｄに示されるように）。エッチ－トリムプロセスは、図１から３の説明を参照可能である。第１の階段構造の形成は、図４Ａから５Ｄの説明を参照可能である。
動作７５０において、第２の階段構造が第１の階段構造の上に形成される。いくつかの実施形態において、マスク積層体が、階段構造領域の第１の部分（例えばＳＣ１Ａ及びＳＣ１Ｂ）を露出し、階段構造領域の残りの部分を覆うためにパターニングされる。いくつかの実施形態において、マスク積層体は積層記憶領域を覆う。いくつかの実施形態において、マスク積層体はリソグラフィプロセスによってパターニングされる。エッチングプロセスは、エッチ－トリムプロセスで使用されるエッチングプロセスと同様に、露出された第１の階段構造領域からＭ個のレベルのＳＣ層を除去するために適用される。マスク積層体は、エッチングプロセス後に除去される。結果として、第１の複数の階段構造領域における最も上のＳＣ層（例えば図６Ｃに示されるようにＳＣ４Ａ）は、第２の複数の階段構造領域における最も上のＳＣ層（例えば図６Ｃに示されるようにＳＣ４Ｂ）よりも低いＭのレベルである。マスク積層体を用いた、エッチ－トリムプロセスの繰り返しは、ＳＣ層の全ての上面（例えば図６Ｃに示されるようなＳＣ１Ａ、ＳＣ２Ａ、・・・ＳＣ２４Ａ及び図６Ｄに示されるようなＳＣ１Ｂ、ＳＣ２Ｂ、・・・ＳＣ２４Ｂ）が電気的接続のために露出されるまで実行されうる。いくつかの実施形態において、エッチ－トリムプロセスは、トリミングプロセス及び、ＳＣ層のＭ個をエッチングするエッチングプロセスを含む。第１の階段構造の上に第２の階段構造を形成することは、図６Ａから６Ｄの説明を参照できる。
段階７６０において、半導体チャネルを含む記憶構造が、積層記憶領域に形成される。さらなるプロセスステップは、３Ｄメモリデバイスの階段構造領域のそれぞれに相互接続構造を形成することを含みうる。いくつかの実施形態において、半導体チャネルは、積層記憶領域においてＳＣ層を通って形成され、延在される。３Ｄメモリデバイスのワード線は、ＳＣ層のそれぞれの犠牲材料層を導体層と置き換えることによって形成される。階段構造領域における階段構造は、３Ｄメモリデバイスの各ワード線の一部を露出し、これによって相互接続構造（例えばＶＩＡ構造）が半導体チャネルのそれぞれを制御するための各ワード線のファンアウトを提供可能になる。
本明細書で説明された様々な実施形態は、３Ｄメモリデバイスの階段構造及びその製造方法に関する。例示的な製造方法は、基板の上に配置された複数の誘電体層の対を含む交互層積層体を形成する段階と、交互層積層体の上に第１のマスク積層体を形成する段階と、交互層積層体の上のＮ個のサブ階段構造を含む階段構造を画定するために第１のマスク積層体をパターニングする段階と、階段構造領域の上に第１の階段構造を形成する段階であって、第１の階段構造が階段構造領域のそれぞれにおいてＭ個のステップを有する、段階と、第１の階段構造の上に第２の階段構造を形成する段階と、を含む。Ｎ及びＭはともに１より大きく、第２の階段構造は、階段構造領域において２＊Ｎ＊Ｍ個のステップを有する。いくつかの実施形態において、本方法はさらに、基板の上の積層記憶領域に複数の垂直半導体チャネルを形成する段階を含み、階段構造領域のそれぞれは、積層記憶領域に隣接する。いくつかの実施形態において、３Ｄメモリデバイスは、基板上に配置された交互層積層体と、複数の垂直半導体チャネルを含む記憶構造と、記憶構造に隣接する複数の階段構造領域と、交互層積層体の複数の層積層体の一部を露出するために、階段構造領域のそれぞれに設けられた階段構造と、を含む。いくつかの実施形態において、階段構造は、Ｎ個のサブ階段構造領域を含み、Ｎは１より大きい。いくつかの実施形態において、Ｎ個のサブ階段構造領域のそれぞれは、２＊Ｍ個のステップを含み、Ｍは１より大きい。開示された構造及び方法は、３Ｄメモリデバイスの製造の複雑さ及び製造コストを低減することを含むがそれに限定しない多数の利益を提供する。
特定の実施形態の前述の説明は、当業者の知識を適用することによって、容易に他者が、そのような特定の実施形態を、不要な実験を行うことなく、本開示の一般的な概念を逸脱することなく改変及び／または様々な用途に適合することが可能である、本開示の一般的な本質を完全に明らかにする。したがって、そのような適合及び改変は、本明細書で示された教示及びガイダンスに基づき、開示された実施形態の等価物の意味及び範囲内にあることが意図される。本明細書の用語や語句は、説明のためのものであり、限定の目的ではなく、本明細書の用語や語句は、当業者が教示やガイダンスに照らして解釈されるものであることは理解されるべきである。
本開示の実施形態は、その特定の機能及び関係性の実施を示す機能的な構成ブロックを用いて前述された。これらの機能的な構成ブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能とその関係性が適切に実施される限り、代替的な境界も定義されうる。
概要及び要約は、発明者が考えている本開示の１つ以上ではあるが全てではない例示的な実施形態を示しうるものであり、そのため、本開示及び添付の特許請求の範囲をいかなる方法でも限定することを意図されていない。
本開示の幅及び範囲は、上述の例示的な実施形態のいずれかによって限定されるべきではなく、以下の特許請求の範囲及びその均等物のみに従って定義されるべきである。
１００ 構造
１０１、１０３ ＳＣ層の領域
１０２、１０６、１１０、・・・ 第１の材料層
１０４、１０８、１１２、・・・ 第２の材料層
１５３ マスク積層体
１６０ 基板
１９４ 第１の材料層
１９６ 第２の材料層
２００ 階段構造
２９４、２９６ 層
３００Ａ、３００Ｂ 階段構造
３５３ マスク積層体
４００Ａ、４００Ｂ ３Ｄメモリデバイス
４５３Ａ、４５３Ｂ マスク層
４６０ 積層記憶構造領域
４７０ スリット
４８０、４９０ 階段構造
４８１～４８６ サブ階段構造領域
５８０Ａ、５８０Ｂ 階段構造領域
６８０Ａ、６８０Ｂ 階段構造領域
ＳＣ１Ａ～ＳＣ２４Ａ、ＳＣ１Ｂ～ＳＣ２４Ｂ ステップ

Claims (20)

  1. ３Ｄメモリデバイスを形成するための方法であって、
    基板の上に配置された複数の誘電体層の対を含む交互層積層体を形成する段階と、
    前記交互層積層体の上に第１のマスク積層体を形成する段階と、
    前記交互層積層体の上にＮ個のサブ階段構造領域を含む階段構造領域を画定するために前記第１のマスク積層体をパターニングする段階であって、Ｎが１より大きい、前記第１のマスク積層体をパターニングする段階と、
    前記階段構造領域の上に第１の階段構造を形成する段階であって、前記第１の階段構造が前記階段構造領域のそれぞれにおいてＭ個のステップを有し、Ｍが１より大きい、第１の階段構造を形成する段階と、
    前記第１の階段構造の上に第２の階段構造を形成する段階と、を含み、
    前記第２の階段構造が、前記階段構造領域において２＊Ｎ＊Ｍ個のステップを有する、方法。
  2. 前記第１の階段構造を形成する段階が、
    前記第１のマスク積層体を用いて最も上の誘電体層の対の一部を除去する段階と、
    前記第１のマスク積層体をトリミングする段階と、
    Ｍ個のステップが形成されるまで、前記除去及び前記トリミングを順に繰り返すことによって、前記第１の階段構造を形成する段階と、を含む、請求項１に記載の方法。
  3. 前記第２の階段構造を形成する段階が、
    第２のマスク積層体を用いて誘電体層の対のＭ個の層の一部を除去する段階と、
    前記第２のマスク積層体をトリミングする段階と、
    ２＊Ｎ＊Ｍ個のステップが形成されるまで、前記除去及び前記トリミングを順に繰り返すことによって、前記第２の階段構造を形成する段階と、を含む、請求項１に記載の方法。
  4. 前記交互層積層体を形成する段階が、化学気相成膜、物理気相成膜、プラズマ支援ＣＶＤ、スパッタリング、金属－有機化学気相成長、原子層成長またはそれらの組み合わせを用いて層を成膜する段階を含む、請求項１に記載の方法。
  5. 前記基板の上に前記交互層積層体を形成する段階が、前記基板の上に複数の誘電体層の対を成膜する段階を含む、請求項４に記載の方法。
  6. 前記交互層積層体を形成する段階が、前記基板の主面に対して実質的に垂直な方向に、交互導体／誘電体層の対を成膜する段階を含む、請求項４に記載の方法。
  7. 前記除去及びトリミングが、前記第１のマスク積層体の横方向の縁境界から前記第１のマスク積層体の中央に向かう方向に、内側に向かって実施される、請求項２に記載の方法。
  8. 前記除去及びトリミングが、前記第１のマスク積層体の中央から前記第１のマスク積層体の横方向の縁境界に向かう方向に、外側に向かって実施される、請求項２に記載の方法。
  9. 前記第１のマスク積層体を用いて、前記最も上の誘電体層の対の一部を除去する段階が、ドライエッチング、ウェットエッチングまたはそれらの組み合わせを含む、請求項２に記載の方法。
  10. 前記第２のマスク積層体を用いて誘電体層の対のＭ個の層の一部を除去する段階が、ドライエッチング、ウェットエッチングまたはそれらの組み合わせを含む、請求項３に記載の方法。
  11. 前記第１のマスク積層体または前記第２のマスク積層体のトリミングが、等方性ドライエッチング、ウェットエッチングまたはそれらの組み合わせを段階的に用いて、前記第１のマスク積層体または前記第２のマスク積層体をエッチングする段階を含む、請求項２または３に記載の方法。
  12. 前記基板上の積層記憶領域の複数の垂直半導体チャネルを形成する段階をさらに含み、前記階段構造領域のそれぞれが、前記積層記憶領域に隣接する、請求項１に記載の方法。
  13. 第１の複数の階段構造領域及び第２の複数の階段構造領域を画定するために、リソグラフィプロセスを実行する段階をさらに含み、前記第１の複数の階段構造領域及び前記第２の複数の階段構造領域が、前記積層記憶領域によって分離される、請求項１２に記載の方法。
  14. ３Ｄメモリデバイスであって、
    基板上に配置された交互層積層体と、
    複数の垂直半導体チャネルを含む記憶構造と、
    前記記憶構造に隣接する複数の階段構造領域と、
    前記交互層積層体の複数の層積層体の一部を露出するために前記階段構造領域のそれぞれに配置された階段構造と、を含み、
    前記階段構造がＮ個のサブ階段構造領域を含み、
    Ｎが１より大きく、
    Ｎ個のサブ階段構造領域のそれぞれが２＊Ｍ個のステップを含み、
    Ｍが１より大きい、３Ｄメモリデバイス。
  15. 前記階段構造のステップのそれぞれが１つのレベルであり、Ｎが３であり、Ｍが４である、請求項１４に記載の３Ｄメモリデバイス。
  16. 各サブ階段構造領域の階段構造の最も上の層積層体が、前記サブ階段構造領域の中央部分に位置する、請求項１４に記載の３Ｄメモリデバイス。
  17. 各サブ階段構造領域の階段構造の最も上の層積層体が、前記サブ階段構造領域の横方向縁境界に位置する、請求項１４に記載の３Ｄメモリデバイス。
  18. 前記交互層積層体の各層積層体が、絶縁材料層と、犠牲材料層または導体材料層の少なくとも１つと、を含む、請求項１４に記載の３Ｄメモリデバイス。
  19. 前記絶縁材料層が酸化シリコンまたは酸化アルミニウムを含み、前記犠牲材料層が多結晶シリコン、窒化シリコン、多結晶ゲルマニウム、多結晶ゲルマニウムシリコン、またはそれらの組み合わせを含む、請求項１８に記載の３Ｄメモリ。
  20. 前記導体材料層が、多結晶シリコン、シリサイド、ニッケル、チタン、白金、アルミニウム、窒化チタン、窒化タンタル、窒化タングステンまたはそれらの組み合わせを含む、請求項１８に記載の３Ｄメモリ。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102611731B1 (ko) 2019-01-31 2023-12-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 형성
KR102668097B1 (ko) * 2019-07-24 2024-05-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN110534527B (zh) * 2019-09-06 2022-07-12 长江存储科技有限责任公司 三维存储器及其形成方法
JP7375039B2 (ja) * 2020-03-23 2023-11-07 長江存儲科技有限責任公司 ３次元メモリデバイス内の階段構造およびそれを形成するための方法
JP2022540024A (ja) * 2020-03-23 2022-09-14 長江存儲科技有限責任公司 三次元メモリデバイス
CN111769115B (zh) * 2020-06-11 2021-04-06 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN112185974B (zh) * 2020-09-11 2024-06-07 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
CN112614856B (zh) * 2020-12-17 2024-04-23 长江存储科技有限责任公司 半导体器件及用于制造半导体器件的方法、掩模板系统

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7511826B2 (en) * 2006-02-27 2009-03-31 Asml Holding N.V. Symmetrical illumination forming system and method
US7795149B2 (en) * 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP5330017B2 (ja) 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US9892972B2 (en) * 2009-10-12 2018-02-13 Monolithic 3D Inc. 3D semiconductor device and structure
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US8329051B2 (en) * 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
KR20130066950A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130072523A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조방법
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR101981996B1 (ko) * 2012-06-22 2019-05-27 에스케이하이닉스 주식회사 반도체 소자와 그 제조방법
US8928149B2 (en) * 2013-03-12 2015-01-06 Macronix International Co., Ltd. Interlayer conductor and method for forming
US9099538B2 (en) * 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
US9362338B2 (en) * 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
KR20150139255A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9601502B2 (en) * 2014-08-26 2017-03-21 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9478546B2 (en) * 2014-10-16 2016-10-25 Macronix International Co., Ltd. LC module layout arrangement for contact opening etch windows
US9502429B2 (en) * 2014-11-26 2016-11-22 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
US9530781B2 (en) * 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
US9741731B2 (en) * 2014-12-22 2017-08-22 Macronix International Co., Ltd. Three dimensional stacked semiconductor structure
TWI559370B (zh) * 2015-01-15 2016-11-21 力晶科技股份有限公司 半導體結構的製造方法
KR102287275B1 (ko) * 2015-04-17 2021-08-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9627498B2 (en) * 2015-05-20 2017-04-18 Macronix International Co., Ltd. Contact structure for thin film semiconductor
KR20170014757A (ko) * 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102568886B1 (ko) * 2015-11-16 2023-08-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9905514B2 (en) * 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
KR102550571B1 (ko) 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102415206B1 (ko) 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치
JP2018049968A (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 集積回路装置及びその製造方法
US10134757B2 (en) * 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
TWI630709B (zh) * 2017-03-14 2018-07-21 旺宏電子股份有限公司 三維半導體元件及其製造方法
TWI656601B (zh) * 2017-03-23 2019-04-11 旺宏電子股份有限公司 非對稱階梯結構及其製造方法
JP6674406B2 (ja) * 2017-03-23 2020-04-01 キオクシア株式会社 半導体装置及びその製造方法
KR20180115550A (ko) 2017-04-13 2018-10-23 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US10847529B2 (en) * 2017-04-13 2020-11-24 Asm Ip Holding B.V. Substrate processing method and device manufactured by the same
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US10474027B2 (en) * 2017-11-13 2019-11-12 Macronix International Co., Ltd. Method for forming an aligned mask
US11342351B2 (en) * 2018-01-10 2022-05-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
JP7089067B2 (ja) * 2018-05-18 2022-06-21 長江存儲科技有限責任公司 ３次元メモリデバイスおよびその形成方法
KR20200088680A (ko) 2019-01-15 2020-07-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102611731B1 (ko) 2019-01-31 2023-12-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 형성
JP7132142B2 (ja) 2019-02-05 2022-09-06 キオクシア株式会社 半導体記憶装置の製造方法

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