KR20210061452A - 3차원 메모리 디바이스의 계단 형성 - Google Patents

3차원 메모리 디바이스의 계단 형성 Download PDF

Info

Publication number
KR20210061452A
KR20210061452A KR1020217014412A KR20217014412A KR20210061452A KR 20210061452 A KR20210061452 A KR 20210061452A KR 1020217014412 A KR1020217014412 A KR 1020217014412A KR 20217014412 A KR20217014412 A KR 20217014412A KR 20210061452 A KR20210061452 A KR 20210061452A
Authority
KR
South Korea
Prior art keywords
stack
layer
forming
stair
memory device
Prior art date
Application number
KR1020217014412A
Other languages
English (en)
Other versions
KR102611731B1 (ko
Inventor
유 팅 조우
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Publication of KR20210061452A publication Critical patent/KR20210061452A/ko
Application granted granted Critical
Publication of KR102611731B1 publication Critical patent/KR102611731B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H01L27/11575—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H01L27/11548—
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

3D 메모리의 계단 구조를 형성하는 방법으로서, 기판 위에 배치된 복수의 유전체 층 쌍들을 포함하는 교번하는 층 스택을 형성하는 것과, 교번하는 층 스택 위에 제 1 마스크 스택을 형성하는 것과, 리소그래피 프로세스를 사용하여 제 1 마스크 스택을 패터닝하여 교번하는 층 스택 위에 N개의 서브-계단 영역을 포함하는 계단 영역을 정의하는 것 - N은 1보다 큼 - 과, 계단 영역 위에 제 1 계단 구조를 형성하는 것 - 제 1 계단 구조는 계단 영역 각각에 M개의 단을 갖고, M은 1보다 큼 - 과, 제 1 계단 구조 상에 제 2 계단 구조를 형성하는 것 - 제 2 계단 구조는 계단 영역에 2*N*M개의 단을 가짐 - 을 포함한다.

Description

3차원 메모리 디바이스의 계단 형성
본 개시의 실시예들은 3차원(3D) 메모리 디바이스 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 프로세스를 개선함으로써 더 작은 크기로 축소된다. 그러나, 메모리 셀의 피처 크기가 하한에 가까워짐에 따라, 평면 프로세스 및 제조 기술은 점점 어렵고 비용이 많이 들게 된다. 그 결과, 평면 메모리 셀의 메모리 밀도는 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 한계를 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이로의 신호 및 메모리 어레이로부터의 신호를 제어하기 위한 주변 디바이스를 포함한다. 전형적인 3D 메모리 아키텍처는 기판 위에 배열된 게이트 전극의 스택을 포함하고, 복수의 반도체 채널은 기판 내에서 워드 라인을 통과 및 교차한다. 워드 라인과 반도체 채널의 교차점은 메모리 셀을 형성한다.
3D 메모리 아키텍처는 각각의 개별 메모리 셀을 제어할 수 있도록 하는 전기적 콘택 방식을 필요로 한다. 하나의 전기적 콘택 방식은 각각의 개별 메모리 셀의 워드 라인에 접속하는 계단 구조를 형성하는 것이다. 계단 구조는 전형적인 3D 메모리 디바이스에서 반도체 채널을 따라 32-워드 라인 이상을 접속하는 데 사용되었다.
반도체 기술이 발전함에 따라, 3D NAND 메모리 디바이스와 같은 3D 메모리 디바이스는 더 많은 ON(oxide/nitride) 층을 계속 집적하고 있다. 그 결과, 이러한 계단 구조를 형성하는 데 사용되는 기존의 다중 사이클 트림(trim) 및 에칭 프로세스는 처리율이 낮고 비용이 많이 든다.
3D 메모리 디바이스의 계단 구조를 형성하는 방법의 실시예들이 본 명세서에 개시된다. 개시된 구조 및 방법은 3D 메모리 디바이스의 제조 복잡성 및 제작 비용을 감소시키는 것을 포함하지만 이에 한정되지 않는 많은 이점을 제공한다.
일부 실시예들에서, 3D 메모리 디바이스를 형성하는 방법은, 기판 위에 배치된 복수의 유전체 층 쌍들을 포함하는 교번하는 층 스택을 형성하는 것과, 교번하는 층 스택 위에 제 1 마스크 스택을 형성하는 것과, 제 1 마스크 스택을 패터닝하여 교번하는 층 스택 위에 N개의 서브-계단 영역을 포함하는 계단 영역을 정의하는 것 - N은 1보다 큼 - 과, 계단 영역 위에 제 1 계단 구조를 형성하는 것 - 제 1 계단 구조는 계단 영역의 각각에서 M개의 단(step)을 갖고, M은 1보다 큼 - 과, 제 1 계단 구조 상에 제 2 계단 구조를 형성하는 것 - 제 2 계단 구조는 계단 영역에 2*N*M개의 단을 가짐 - 을 포함한다. 일부 실시예들에서, 방법은 기판 상의 스택 저장 영역에 복수의 수직 반도체 채널을 형성하는 것을 더 포함한다. 일부 실시예들에서, 계단 영역의 각각은 스택 저장 영역에 인접한다.
일부 실시예들에서, 3D 메모리 디바이스는, 기판 위에 배치된 교번하는 층 스택과, 복수의 수직 반도체 채널을 포함하는 저장 구조와, 저장 구조에 인접한 복수의 계단 영역과, 계단 영역의 각각에 배치되어 교번하는 층 스택의 복수의 층 스택을 노출하는 계단 구조를 포함한다. 일부 실시예들에서, 계단 구조는 N개의 서브-계단 영역을 포함하고 N은 1보다 크다. 일부 실시예들에서, 각각의 N개의 서브-계단 영역은 2*M개의 단을 포함하고 M은 1보다 크다.
본 개시의 다른 측면들은 본 개시의 설명, 청구 범위 및 도면들을 참조하여 이 분야의 통상의 기술자에 의해 이해될 수 있다.
본 명세서에 포함되고 명세서의 일부를 형성하는 첨부된 도면들은, 본 개시의 실시예들을 도시하고, 또한 발명의 설명과 함께, 본 개시의 원리를 설명하고 관련 분야의 통상의 기술자로 하여금 본 개시를 제조 및 사용할 수 있도록 한다.
도 1은 일부 실시예들에 따라, 패터닝된 포토레지스트 스택에 의한 복수의 유전체 층 쌍들의 단면도를 도시한다.
도 2는 일부 실시예들에 따라, 하나의 레벨로 제 1 단을 형성하는 것의 단면도를 도시한다.
도 3a 및 도 3b는 일부 실시예들에 따라, 2개의 단을 형성하는 에칭-트림 프로세스의 다양한 단계의 단면도를 도시한다.
도 4a 및 도 4b는 일부 실시예들에 따른, 복수의 마스크 스택을 갖는 3D 메모리 디바이스의 평면도를 도시한다.
도 5a 및 도 5b는 일부 실시예들에 따라, 계단 영역 각각에 제 1 계단 구조를 형성한 이후 3D 메모리 디바이스의 계단 영역의 평면도를 도시한다.
도 5c 및 도 5d는 일부 실시예들에 따라, 계단 영역 각각에 제 1 계단 구조를 형성한 이후 3D 메모리 디바이스의 계단 영역의 단면도를 도시한다.
도 6a 및 도 6b는 일부 실시예들에 따라, 계단 영역 각각에서 제 1 계단 구조 위에 제 2 계단 구조를 형성한 이후 3D 메모리 디바이스의 계단 영역의 평면도를 도시한다.
도 6c 및 도 6d는 일부 실시예들에 따라, 계단 영역 각각에서 제 1 계단 구조 위에 제 2 계단 구조를 형성한 이후 3D 메모리 디바이스의 계단 영역의 단면도를 도시한다.
도 7은 일부 실시예들에 따라, 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
특정 구성 및 배열이 설명되지만, 이는 예시의 목적으로만 행해진다는 것이 이해되어야 한다. 관련 분야의 통상의 기술자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시가 또한 다양한 다른 응용 예들에서 이용될 수 있다는 것은 관련 분야의 통상의 기술자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예들" 등에 대한 언급은 설명된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함할 수는 없음을 나타낸다. 또한, 그러한 문구가 반드시 동일한 실시예를 가리키는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 기재될 때, 명시적으로 기재되었는지 여부에 관계없이 다른 실시예들과 관련하여 그러한 특징, 구조 또는 특성에 영향을 미치는 것은 관련 분야의 통상의 기술자의 지식 내에 있을 것이다.
일반적으로, 용어는 문맥 내의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에 사용된 것과 같이 "하나 이상"이라는 용어는 적어도 부분적으로 문맥에 따라 임의의 특징, 구조 또는 특성을 단수적 의미로 기재하는 데 사용될 수 있거나, 또는 특징들, 구조들 또는 특성들의 조합을 복수적 의미로 기재하는 데 사용될 수 있다. 유사하게, "a", "an" 또는 "the"와 같은 용어는 적어도 부분적으로 문맥에 따라 단수적 사용을 전달하거나 또는 복수적 사용을 전달하는 것으로 이해될 수 있다. 또한, "근거하여"라는 용어는 반드시 요소의 배타적인 세트를 전달하는 것을 의도하는 것은 아니라는 것으로 이해될 수 있고, 대신에 다시 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지는 않은 추가적인 요소의 존재를 허용할 수 있다.
본 개시에서 "상", "위쪽" 및 "위"의 의미가, "상"이 어떤 것의 "바로 상"을 의미할 뿐만 아니라, 그 사이에 중간 피처 또는 층이 있는 상태에서 어떤 것의 "상"의 의미를 포함하는 것과 같이 가장 넓은 방식으로 해석되어야 함이 쉽게 이해되어야 한다. 또한, "위쪽" 또는 "위"는 어떤 것의 "위쪽" 또는 "위"를 의미할 뿐만 아니라, 그 사이에 중간 피처 또는 층이 없는 상태에서 어떤 것의 "위쪽" 또는 "위"(즉, 어떤 것의 바로 상에)의 의미를 포함할 수 있다.
또한, "밑", "아래", "하부", "위쪽", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에 도시된 것과 같은 또 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 기재하는데 있어서 설명의 편의를 위해 본 명세서에 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 더하여 사용 또는 동작 중인 디바이스의 다른 방향을 포함하도록 의도된다. 장치는 이와는 다르게(90도 회전되거나 또는 다른 방향을) 향할 수 있고 본 명세서에 사용되는 공간적으로 상대적인 설명은 그에 따라 유사하게 해석될 수 있다.
본 명세서에 사용되는 것과 같이, "기판"이라는 용어는 후속 재료 층이 추가되는 재료를 가리킨다. 기판은 상부 표면과 하부 표면을 포함한다. 기판의 상부 표면은 반도체 디바이스가 형성되는 곳이므로, 반도체 디바이스는 기판의 상면에 형성된다. 하부 표면은 상부 표면의 반대 쪽이므로 기판의 하면은 기판의 상면의 반대 쪽이다. 기판 자체는 패터닝될 수 있다. 기판의 상부에 추가되는 재료는 패터닝되거나 또는 패터닝되지 않은 상태로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 비소화 갈륨, 인화 인듐 등과 같은 다양한 반도체 재료를 포함할 수 있다. 이와 달리, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성 재료로 만들어 질 수 있다.
본 명세서에 사용되는 것과 같이, "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 가리킨다. 층은 상면과 하면을 갖고, 층의 하면은 기판에 상대적으로 가깝고 상면은 기판으로부터 상대적으로 떨어져 있다. 층은 아래에 있는 또는 위에 있는 구조의 전체에 걸쳐 연장될 수 있거나, 또는 아래에 있는 또는 위에 있는 구조보다 작은 범위로 연장될 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 갖는 균질 또는 비균질의 연속적인 구조의 영역일 수 있다. 예를 들어, 층은 연속적인 구조의 상부 표면과 하부 표면의 사이 또는 그 곳에 있는 수평 평면들의 세트 사이에 위치될 수 있다. 층은 수평적으로, 수직적으로 및/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나 그 상에, 그 위쪽에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 복수의 층을 포함할 수 있다. 예를 들어, 상호 접속 층은 (콘택, 상호 접속 라인 및/또는 비아가 형성된) 하나 이상의 전도체 및 콘택 층 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에 사용된 것과 같이, "명목적/명목적으로"라는 용어는 제품 또는 프로세스의 설계 단계 동안 원하는 값보다 높은 및/또는 낮은 값의 범위로 설정된, 컴포넌트 또는 프로세스 공정에 대한 특성 또는 파라미터의 원하는 또는 목표 값을 가리킨다. 값의 범위는 제작 프로세스의 사소한 변경 또는 공차로 인해 발생할 수 있다. 본 명세서에 사용된 것과 같이, "약"이라는 용어는 대상 반도체 디바이스와 관련된 특정 기술 노드에 근거하여 변할 수 있는 주어진 양(quantity)의 값을 나타낸다. 특정 기술 노드에 근거하면, "약"이라는 용어는, 예를 들어 값의 10 내지 30%(예를 들어, 값의 ±10%, ±20% 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에 사용된 것과 같이, "3D 메모리 디바이스"라는 용어는 측면-배향된(laterally-oriented) 기판 상에 메모리 셀 트랜지스터의 수직으로 배향된 스트링(본 명세서에서는 NAND 스트링과 같은 "메모리 스트링"으로 언급됨)을 갖는 반도체 디바이스를 가리키고, 메모리 스트링은 기판에 대해 수직 방향으로 연장된다. 본 명세서에 사용된 것과 같이, "수직적/수직적으로"라는 용어는 기판의 측면 표면에 명목적으로 수직인 것을 의미한다.
일부 실시예들에서, NAND 스트링 또는 3D 메모리 디바이스는 복수의 전도체/유전체 층 쌍들을 통해 수직적으로 연장되는 반도체 채널(예를 들어, 실리콘 채널)을 포함한다. 복수의 전도체/유전체 층 쌍들은 본 명세서에서 또한 "교번하는 전도체/유전체 스택"이라고도 불린다. 교번하는 전도체/유전체 스택의 전도체 층은(하나 이상의 제어 게이트를 전기적으로 접속하는) 워드 라인으로 사용될 수 있다. 워드 라인과 반도체 채널의 교차점은 메모리 셀을 형성한다. 수직적으로 배향된 메모리 스트링은 전도성 재료(예를 들어, 워드 라인 플레이트 또는 제어 게이트)와 액세스 라인(예를 들어, 워드 라인) 사이의 전기적 접속을 필요로 하므로 메모리 스트링을 따르는 각각의 메모리 셀 또는 3D 메모리 디바이스의 각각의 메모리 셀은 쓰기 또는 읽기 기능을 위해 고유하게 선택될 수 있다.
3D 메모리 디바이스 아키텍처에서, 데이터를 저장하기 위한 메모리 셀은 수직으로 적층되어 적층된 저장 구조를 형성한다. 3D 메모리 디바이스는 워드 라인 팬-아웃(word line fan-out)과 같은 목적을 위해 적층된 저장 구조의 하나 이상의 측면에 형성된 계단 구조를 포함할 수 있고, 적층된 저장 구조는 복수의 반도체 채널을 포함하고, 반도체 채널은 수직적 또는 수평적일 수 있다. 더 큰 스토리지 용량에 대한 요구가 계속 증가함에 따라, 적층된 저장 구조의 수직 레벨의 개수도 증가한다. 따라서, 증가된 레벨을 갖는 계단 구조를 에칭하기 위해서는 포토레지스트(PR) 층과 같은 마스크 층이 더 두꺼울 필요가 있다. 그러나, 마스크 층의 두께가 증가하면 계단 구조의 에칭 제어가 더 어려워질 수 있다.
본 개시에서, 계단 구조는 (예를 들어, x-y 평면을 따르는) 적어도 2개의 수평 표면 및 적어도 2개(예를 들어, 제 1 및 제 2)의 (예를 들어, z-축을 따르는) 수직 표면을 포함하고, 각각의 수평 표면은 수평 표면의 제 1 에지로부터 위쪽으로 연장되는 제 1 수직 표면에 인접하고 수평 표면의 제 2 에지로부터 아래쪽으로 연장되는 제 2 수직 표면에 인접하는, 표면의 세트를 가리킨다. 각각의 수평 표면은 계단 구조의 "단" 또는 "계단"이라고 불린다. 본 개시에서, 수평 방향은 기판(예를 들어, 그 위에 구조를 형성하기 위한 제조 플랫폼을 제공하는 기판)의 상부 표면과 평행한 방향(예를 들어, x-축 또는 y-축)을 가리킬 수 있고, 수직 방향은 구조의 상부 표면에 수직인 방향(예를 들어, z-축)을 가리킬 수 있다.
계단 구조는 유전체 스택 층 위에 형성된 마스크 층을 사용하여 유전체 스택 층을 반복적으로 에칭한 유전체 스택 층으로부터 형성될 수 있다. 일부 실시예들에서, 마스크 층은 PR(photoresist) 층을 포함할 수 있다. 본 개시에서, 유전체 스택 층은 다르게 배열된 복수의 유전체 층 쌍들을 포함하고, 각각의 유전체 층 쌍의 두께는 하나의 레벨이다. 즉, 각각의 유전체 층 쌍은 수직적으로 하나의 레벨 높이를 갖는다. 본 개시에서, "계단"과 "단"이라는 용어는 상호 교환적으로 사용되고, 계단 구조의 하나 이상의 레벨을 가리키고 단(또는 계단)은 유전체 층 쌍의 표면의 일부를 노출한다. 일부 실시예들에서, 유전체 층 쌍은 교번하는 제 1 재료 층 및 제 2 재료 층을 포함한다. 일부 실시예들에서, 제 1 재료 층은 절연 재료 층을 포함한다. 일부 실시예들에서, 제 2 재료는 희생 재료 층 또는 전도성 재료 층을 포함한다. 일부 실시예들에서, 하나의 유전체 층 쌍의 제 1 재료 층 및 제 2 재료 층은 기판 위에서 명목적으로 같은 높이를 가질 수 있으므로 하나의 세트가 하나의 단을 형성할 수 있다. 계단 구조를 형성하는 동안, 마스크 층은 트리밍(예를 들어, 점진적으로 에칭)되고 유전체 스택의 노출된 부분을 에칭하기 위한 에칭 마스크로서 사용된다. 트리밍된 마스크 층의 양은 계단의 치수와 직접 관련될(예를 들어, 결정적일) 수 있다. 마스크 층의 트리밍은 적절한 에칭, 예를 들어 등방성 건식 에칭 또는 습식 에칭을 사용하여 얻을 수 있다. 하나 이상의 마스크 층이 계단 구조의 형성을 위해 형성되고 연속적으로 트리밍될 수 있다. 각각의 유전체 층 쌍은 마스크 층의 트리밍 이후에, 제 1 재료 층 및 제 2 재료 층 모두의 일부를 제거하기 위해 적절한 에천트를 사용하여 에칭될 수 있다. 계단 구조를 형성한 이후, 마스크 층은 제거될 수 있다. 일부 실시예들에서, 제 2 재료 층은 전도성 재료 층이고, 따라서 3D 메모리 구조의 게이트 전극(또는 워드 라인)일 수 있다. 일부 실시예들에서, 계단 구조의 제 2 재료 층은 희생 재료 층이고, 이후 금속/전도체 층(예를 들어, 텅스텐)으로 교체되어 3D 메모리 구조의 게이트 전극(또는 워드 라인)을 형성할 수 있다.
계단 구조는 상호 접속 형성 프로세스 이후에 반도체 채널을 제어하는 워드 라인 팬-아웃으로서 상호 접속 방식을 제공할 수 있다. 계단 구조의 각각의 유전체 층 쌍들은 반도체 채널의 일부와 교차한다. 각각의 희생 층을 금속/전도체 층으로 교체한 이후, 계단 구조의 각각의 전도성 재료 층은 반도체 채널의 일부를 제어할 수 있다. 상호 접속 형성 프로세스의 예는 산화 실리콘, 스핀-온-유전체 또는 BPSG(borophosphosilicate glass)와 같은 제 2 절연 재료를 계단 구조 위에 배치하거나 또는 그렇지 않으면 적층하고 제 2 절연 재료를 평탄화하는 것을 포함한다. 계단 구조의 각각의 전도성 재료 층은 노출되어 평탄화된 제 2 절연 재료의 복수의 콘택 홀들을 개방하고, 콘택 홀들은 질화 티타늄 및 텅스텐과 같은 하나 이상의 전도성 재료로 채워져 복수의 VIA(Vertical Interconnect Access) 구조들을 형성한다.
본 개시에서, "SC"라는 용어는 계단 구조 내의 유전체 층 쌍을 가리킨다. 일부 실시예들에서, 계단 구조는 교번하는 층 스택을 포함하고, 각각의 층 스택은 SC 층을 나타낸다.
도 1은 일부 실시예들에 따라, 패터닝된 포토레지스트 스택에 의한 복수의 유전체 층 쌍들의 단면도를 도시한다. 구조(100)는 기판(160) 위에 형성된(예를 들어, 상부와 같은 제 1 면 상에 배치된) 복수의 SC 층들을 포함할 수 있다. 각각의 SC 층들은 제 1 재료 층(예를 들어, 102, 106, 110, …) 및 제 2 재료 층(104, 108, 112, …)을 갖는 유전체 층 쌍을 포함할 수 있다. 마스크 스택 재료(예를 들어, 포토레지스트 층)가 적층되고 패터닝되어 SC 층들 위에 마스크 스택(153)을 형성한다. 마스크 스택(153)은 SC 층들의 영역(101) 및 영역(103)을 정의한다. 영역(101)에서 SC 층들의 제 1(예를 들어, 상부) 표면이 노출되고 영역(103)에서 SC 층들은 마스크 스택(153)에 의해 덮여 있다. 일부 실시예들에서, 마스크 스택(153)은 포토레지스트 또는 탄소-기반 폴리머 재료를 포함할 수 있다. 일부 실시예들에서, 두 영역(101 및 103)은 리소그래피 및 에칭 프로세스를 포함하는 하나 이상의 프로세스를 사용하여 마스크 스택(153)에 의해 정의된다.
제 1 재료 층(102)은 질화 실리콘을 포함하는 희생 층일 수 있고 제 2 재료 층(104)은 산화 실리콘을 포함하는 절연 층일 수 있으며, 그 반대일 수도 있다. 일부 실시예들에서, 희생 층은 후속적으로 전도성 재료 층(예를 들어, 게이트 금속 재료)으로 교체되어 3D 메모리 디바이스의 워드 라인을 형성한다. 일부 실시예들에서, 제 2 재료 층은 전도성 재료 층일 수 있다.
일부 실시예들에서, 구조(100)가 형성된 기판은 3D 메모리 구조를 지지하기 위한 임의의 적절한 재료를 포함할 수 있다. 예를 들어, 기판은 실리콘, 게르마늄 실리콘, 탄화 실리콘, SOI(silicon on insulator), GOI(germanium on insulator), 유리, 질화 갈륨, 비소화 갈륨, 임의의 적절한 Ⅲ-Ⅴ 화합물, 임의의 다른 적절한 재료 및/또는 이들의 조합을 포함할 수 있다.
일부 실시예들에서, 각각의 SC 층의 두께는 서로 같거나 또는 다를 수 있다. 일부 실시예들에서, 희생 층은 절연 재료 층과 다른 임의의 적절한 재료를 포함한다. 예를 들어, 희생 층은 다결정 실리콘, 질화 실리콘, 다결정 게르마늄, 다결정 게르마늄-실리콘, 임의의 다른 적절한 재료 및/또는 이들의 조합 중 하나 이상을 포함할 수 있다. 일부 실시들예에서, 희생 층은 질화 실리콘을 포함할 수 있다. 절연 층은, 예를 들어 산화 실리콘 또는 산화 알루미늄과 같은 임의의 적절한 절연 재료를 포함할 수 있다. 전도성 재료 층은 임의의 적절한 전도성 재료를 포함할 수 있다. 일부 실시예들에서, 전도성 재료 층은 다결정 실리콘, 실리사이드, 니켈, 티타늄, 백금, 알루미늄, 질화 티타늄, 질화 탄탈, 질화 텅스텐, 임의의 다른 적절한 재료 및/또는 이들의 조합 중 하나 이상을 포함할 수 있다. 절연 재료 층, 희생 재료 층 및 전도성 재료 층의 형성은, 예를 들어 CVD(chemical vapor deposition), PVD(physical vapor deposition), PECVD(plasma-enhanced CVD), 스퍼터링, MOCVD(metal-organic chemical vapor deposition), ALD(atomic layer deposition), 임의의 다른 적절한 적층 방법 및/또는 이들의 조합과 같은 임의의 적절한 적층 방법을 포함할 수 있다. 일부 실시예들에서, 절연 층, 희생 층 및 전도성 재료 층은 각각 CVD에 의해 형성된다.
도 2는 일부 실시예들에 따라, 하나의 레벨을 갖는 단을 형성하는 것의 단면도를 도시한다. 계단 구조(200)는 구조(100) 상에 단(SC24B)(하나의 레벨의 단을 갖는 계단)을 생성함으로써 형성된다. 일부 실시예들에서, 마스크 스택(153)은 단(SC24B)의 형성 이후에 제거된다. 단(SC24B)은 층들(294 및 296)을 포함하는 하나의 레벨을 갖고, 마스크 스택(153)에 의해 정의된 제 1 영역(101)으로부터 단일의 SC 층의 적어도 일부를 제거하는 에칭 프로세스를 수행함으로써 형성된다. 일부 실시예들에서, 에칭 프로세스는 제 1 재료 층(194) 및 제 2 재료 층(196)의 일부를 순차적으로 제거하기 위해 임의의 적절한 에천트(예를 들어, 습식 에칭 및/또는 건식 에칭)를 사용하는 것을 포함한다. 일부 실시예들에서, 제 1 재료 층(194)의 일부 및 제 2 재료 층(196)의 일부를 각각 제거하기 위해 2개의 다른 에천트가 사용된다. 제 1 재료 층(194)을 위한 에천트는 제 2 재료 층(196)에 대해 충분히 높은 에칭 선택성을 갖고, 및/또는 그 반대일 수도 있다. 따라서, 아래에 있는 SC 층은 식각-정지 층으로서 기능할 수 있으므로 단일의 SC 층만이 패터닝/에칭된다. 일부 실시예들에서, 제 1 및 제 2 재료 층은 RIE(reactive ion etch) 또는 다른 건식 에칭과 같은 이방성 에칭을 사용하여 에칭된다. 일부 실시예들에서, 에천트는 탄소-불소(CF4) 기반 가스 또는 헥사플루오로에탄(C2F6) 기반 가스를 포함한다. 일부 실시예들에서, 하나의 에천트(예를 들어, 습식 에칭 프로세스의 시간 지정 에천트)가 제 1 재료 층 및 제 2 재료 층 모두를 제거하기 위해 사용되고, 에천트는 인산을 포함한다. 다양한 실시예들에서, 단일의 SC 층을 제거하는 방법 및 에천트는 본 개시의 실시예들로 한정되어서는 안된다.
도 3a 및 도 3b는 (도 3a에 도시된) 트리밍 프로세스 및 (도 3b에 도시된) 에칭 프로세스를 포함하는 에칭-트림 프로세스를 수행한 구조(300A 및 300B)를 도시한다. 도 3a를 참조하면, 마스크 스택(353)은 (도 1 및 도 2에 도시된) 마스크 스택(153) 상에 트리밍 프로세스를 적용한 이후에 형성된다. 트리밍 프로세스는 적절한 에칭(예를 들어, 등방성 건식 에칭 또는 습식 에칭)을 포함하고 기판의 표면에 평행한 방향으로 수행된다. 트리밍된 마스크 층의 양은 계단의 측면 치수와 직접적으로 관련될 수 있다. 일부 실시예들에서, 마스크 스택(353)은 (도 2에 도시된) 에칭 프로세스에 의해 생성된 제 1 단의 일부(예를 들어, 303)를 덮고 있다. 도 3b를 참조하면, 계단 구조(300A)로부터 하나의 SC 층을 제거하기 위해 에칭 프로세스에 의해 각각 하나의 레벨을 갖는 2개의 단이 생성된다. 일부 실시예들에서, 에칭 프로세스는 에칭 프로세스를 반복적으로 수행하는 것을 포함할 수 있다.
도 4a 및 도 4b는 본 개시의 일부 실시예들에 따른, 3D 메모리 디바이스(예를 들어, 400A 및 400B)의 평면도를 도시한다. 도 4a 및 도 4b를 참조하면, 3D 메모리 디바이스(400A 및 400B)는 적층된 저장 구조 영역(460) 및 슬릿(470)에 의해 분리된 복수의 계단 영역들(480)을 포함한다. 적층된 저장 구조 영역(460)은 복수의 반도체 채널들을 포함할 수 있다. 일부 실시예들에서, 계단 영역(480 및 490)은 적층된 저장 구조 영역(460)에 인접한 다른 영역들에 분포된다. 일부 실시예들에서, 각각의 계단 영역(480)은 스택 저장 영역(460)에 의해 각각의 계단 영역(490)으로부터 기판의 표면에 평행한 방향(예를 들어, x-방향 또는 y-방향)으로 분리된다. 일부 실시예들에서, 상호 접속 형성 프로세스 이후, 계단 영역(480 및 490)은 적층된 저장 구조 영역(460)의 반도체 채널을 따라 각각의 메모리 셀을 고유하게 선택하는 워드 라인 팬-아웃을 제공한다. 마스크 스택 재료(예를 들어, 포토레지스트 층)가 적층되고 패터닝되어 계단 영역의 SC 층들 위에 마스크 스택(예를 들어, 도 4a의 453A 및 도 4b의 453B)을 형성한다. 계단 영역(예를 들어, 포토레지스트가 없는 영역)에서 SC 층들의 상부 표면의 일부가 노출되고 SC 층들의 상부 표면의 일부가 마스크 스택(예를 들어, 도 4a의 453A 및 도 4b의 453B)에 의해 덮여 있다. 일부 실시예들에서, 마스크 스택(453A 및 453B)은 포토레지스트 또는 탄소-기반 폴리머 재료를 포함할 수 있다. 일부 실시예들에서, 리소그래피 및 에칭 프로세스를 포함하는 하나 이상의 프로세스들이 계단 영역에서 수행될 수 있다. 일부 실시예들에서, 에칭-트림 프로세스는 제 1 마스크 스택의 측면 에지 경계로부터 마스크 스택의 중심을 향하는 방향으로 내측으로 수행될 수 있다(예를 들어, 도 1 내지 3 및 도 4a). 일부 실시예들에서, 에칭-트림 프로세스는 제 1 마스크 스택의 중심으로부터 마스크 스택의 측면 에지 경계를 향하는 방향으로 외측으로 수행될 수 있다(예를 들어, 도 4b). 본 명세서에 사용된 것과 같이, "측면 에지 경계"는 마스크 스택의 측면 표면(예를 들어, 상부 및 하부 표면)의 에지를 가리킨다. 상부 및 하부 표면은 서로 반대 쪽에서 평행한 마스크 스택의 2개의 주요 표면이다. 본 명세서에 사용된 것과 같이, "중심"은 측면 표면의 원주상의 모든 지점으로부터 등거리에 있는, 마스크 스택의 측면 표면의 중간 지점을 가리킨다. 일부 실시예들에서, 각각의 계단 영역(480 또는 490)은 복수의 서브-계단 영역(예를 들어, 도 4a에 도시된 것과 같은 서브-계단 영역(481, 483, 485) 및 도 4b에 도시된 것과 같은 서브-계단 영역(482, 484, 486))으로서 정의될 수 있다. 일부 실시예들에서, 마스크 스택은 리소그래피 프로세스를 사용하여 패터닝되어 교번하는 층 스택 위에 N개의 서브-계단 영역을 포함하는 계단 영역을 정의하고, N은 1보다 크다(N>1). 일부 실시예들에서, N은 2, 3, 4, 5 또는 6이다. 일부 실시예들에서, N은 3이다.
도 5a 및 도 5b는 각각의 계단 영역(480A 및 480B)에 제 1 계단 구조를 형성한 이후 3D 메모리 디바이스의 계단 영역(580A 및 580B)의 평면도의 일부 실시예들을 도시한다. 제 1 계단 구조는 3D 메모리 디바이스(400A 및 400B)의 계단 영역(480A 및 480B)에 반복적인 에칭-트림 프로세스를 적용하여 형성된다. 일부 실시예들에서, 제 1 계단 구조는 각각의 계단 영역(580A(SC24A, SC23A, SC22A, SC21A) 및 580B(SC24B, SC23B, SC22B, SC21B))에서 4개의 단을 갖고, 각각의 4개의 단은 하나의 레벨이다. 그 결과, 제 1 계단 구조는 4개의 최상위 SC 층의 일부를 노출한다. 일부 실시예들에서, 제 1 계단 구조는 각각의 계단 영역(580A 및 580B)에 제 1 개수(M)의 단을 갖고, 각각의 M개의 단은 하나의 레벨이고, 제 1 개수(M)는 1보다 크다(M>1). 일부 실시예들에서, M은 2, 3, 4, 5 또는 6이다. 일부 실시예들에서, M은 4이다. 일부 실시예들에서, 스택 저장 영역(도 4에 도시된 것과 같은 스택 저장 영역(460))에는 제 1 계단 구조가 형성되지 않는다.
도 5c 및 도 5d는 각각의 계단 영역(480A 및 480B)에 제 1 계단 구조를 형성한 이후 3D 메모리 디바이스의 계단 영역(580A 및 580B)의 단면도를 도시하고, 제 1 계단 구조는 각각의 계단 영역(580A 및 580B)에 4개의 단(M=4)을 갖는다. 도 5c 및 도 5d에 도시된 것과 같이, 제 1 계단 구조는 4개의 단(M=4)을 도시하고, 각각의 4개의 단은 하나의 레벨이다.
도 6a 내지 도 6d는 3D 메모리 디바이스의 각각의 계단 영역(680A 및 680B)에 제 1 계단 구조 위에 제 2 계단 구조를 형성(예를 들어, 제 1 계단 구조 상에 제 2 계단 구조를 중첩)한 이후의 3D 메모리 디바이스의 계단 영역(680A 및 680B)의 평면도의 일부 실시예들을 도시한다. 도 6a 및 도 6b는 3D 메모리 디바이스의 계단 영역(680A 및 680B)의 평면도를 도시하고, 도 6c 및 도 6d는 3D 메모리 디바이스의 계단 영역(680A 및 680B)의 단면도를 도시한다. 제 2 계단 구조의 형성은 3D 메모리 디바이스(도 5a 및 도 5b에 도시된 것과 같은 3D 메모리 디바이스(580A 및 580B))의 상부 표면 위에 형성되고 패터닝된 마스크 스택(도시되지 않음)을 사용하여 반복적인 에칭-트림 프로세스를 적용하는 것을 포함한다. 일부 실시예들에서, 마스크 스택은 포토레지스트 또는 탄소-기반 폴리머 재료를 포함할 수 있다. 마스크 스택은 각각의 계단 영역(580A 및 580B)의 제 1 부분(예를 들어, 도 5a 및 도 5b에 도시된 S1A 및 S1B)을 제 1 방향(예를 들어, x-방향)으로 노출한다. 일부 실시예들에서, 에칭-트림 프로세스는 연속적인 SC 층들의 M개의 레벨을 제거하기 위한 것이므로, 반복적인 에칭 프로세스 또는 임의의 다른 습식/건식 에칭 프로세스를 포함할 수 있다. 이후, 마스크 스택은 트리밍되어 각각의 계단 영역(580A 및 580B)의 제 2 부분(예를 들어, S2A 및 S2B)을 노출한 다음, 연속적인 SC 층들의 M개의 레벨을 제거하는 에칭 공정이 이어진다. 일부 실시예들에서, 에칭-트림 프로세스는 모든 SC 층들(예를 들어, 도 6c에 도시된 것과 같은 SC1A, SC2A,…, SC24A 및 도 6d에 도시된 것과 같은 SC1B, SC2B,…, SC24B)의 상부 표면이 전기적 접속을 위해 노출될 때까지 반복된다. 제 2 계단 구조를 형성한 이후, 계단 영역에 2*N*M(예를 들어, 도 6a 내지 도 6d에 도시된 것과 같이 2*4*3=24)개의 단을 갖는 계단 구조가 형성된다. 그리고 각각의 N개의 서브-계단 영역은 2*M개의 단을 포함한다. 일부 실시예들에서, 제 1 계단 구조를 형성하는 에칭-트림 프로세스는 제 1 마스크 스택의 측면 에지 경계로부터 마스크 스택의 중심을 향하는 방향으로 내측으로 수행될 수 있다(예를 들어, 도 1 내지 도 3 및 도 4a). 그리고 각각의 서브-계단 영역(예를 들어, 서브-계단 영역(481, 483, 485))에서 계단 구조의 최상층 스택은 서브-계단 영역의 중심 부분에 위치한다. 일부 실시예들에서, 에칭-트림 프로세스는 제 1 마스크 스택의 중심으로부터 마스크 스택의 측면 에지 경계를 향하는 방향으로 외측으로 수행될 수 있다(예를 들어, 도 4b). 그리고 각각의 서브-계단 영역(예를 들어, 서브-계단 영역(482, 484, 486))에서 계단 구조의 최상층 스택은 서브-계단 영역의 경계에 위치한다.
본 개시의 실시예들은 3D 메모리 디바이스에서 계단 구조를 형성하는 방법을 더 제공한다. 도 7은 일부 실시예들에 따라, 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(700)을 도시한다. 방법(700)의 공정들은 도 1 내지 도 6d에 도시된 메모리 디바이스 구조를 형성하는 데 사용될 수 있다. 방법(700)에 도시된 공정들은 배타적인 것이 아니며 다른 공정들이 도시된 공정들의 임의의 것의 전, 후 또는 사이에 수행될 수 있다는 것이 이해되어야 한다. 일부 실시예들에서, 예시적인 방법(700)의 일부 공정들은 생략될 수 있거나 또는 단순화를 위해 본 명세서에 기재되지 않은 다른 공정들을 포함할 수 있다. 일부 실시예들에서, 방법(700)의 공정들은 다른 순서로 수행되거나 및/또는 변경될 수 있다.
공정(710)에서, 3D 메모리 디바이스를 형성하기 위해 기판이 제공된다. 기판은 3차원 메모리 구조를 형성하기 위한 임의의 적절한 재료를 포함할 수 있다. 예를 들어, 기판은 실리콘, 게르마늄 실리콘, 탄화 실리콘, SOI, GOI, 유리, 질화 갈륨, 비소화 갈륨, 플라스틱 시트 및/또는 다른 적절한 Ⅲ-Ⅴ 화합물을 포함할 수 있다.
공정(720)에서, 교번하는 층 스택이 기판 위에 적층된다. 교번하는 층 스택의 각각의 층 스택은 SC 계층을 나타낸다. SC 층은 제 1 재료 층 및 제 2 재료 층의 유전체 층 쌍을 포함할 수 있다. 일부 실시예들에서, 제 1 재료 층은 절연 층일 수 있고 제 2 재료 층은 희생 층일 수 있고, 그 반대일 수도 있다. 일부 실시예들에서, 제 1 재료 층은 절연 층일 수 있고 제 2 재료 층은 전도성 재료 층일 수 있고, 그 반대일 수도 있다. 희생 층은 질화 실리콘, 다결정 실리콘, 다결정 게르마늄, 다결정 게르마늄-실리콘, 임의의 다른 적절한 재료 및/또는 이들의 조합과 같은 재료를 포함할 수 있다. 절연 층은 산화 실리콘, 산화 알루미늄 또는 다른 적절한 재료와 같은 재료를 포함할 수 있다. 전도성 재료 층은 텅스텐, 질화 티타늄, 질화 탄탈, 질화 텅스텐, 임의의 다른 적절한 재료 및/또는 이들의 조합과 같은 재료를 포함할 수 있다. 각각의 절연 층, 희생 층 및 전도성 재료 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 적층 프로세스에 의해 적층된 재료를 포함할 수 있다. 복수의 SC 층들의 예는 도 1에서 전술된 것과 같이 교번하는 층(102 및 104)일 수 있다.
공정(730)에서, 마스크 스택은 SC 층들의 상부 표면 상의 스택 저장 영역 및 복수의 계단 영역을 패터닝하는데 사용된다. 각각의 계단 영역은 스택 저장 영역에 인접한다. 일부 실시예들에서, 제 1 복수의 계단 영역은 스택 저장 영역에 의해 수평 방향으로 제 2 복수의 계단 영역으로부터 분리된다. 일부 실시예들에서, 스택 저장 영역 및 복수의 계단 영역은 리소그래피를 포함하는 복수의 프로세스를 사용하여 마스크 스택에 의해 패터닝된다. 일부 실시예들에서, 마스크 스택은 포토레지스트 또는 탄소-기반 폴리머 재료를 포함할 수 있다. 스택 저장 영역 및 복수의 SC 층들의 예는 도 4a에 도시된 것과 같은 영역(460, 480A, 490A)일 수 있다. 일부 실시예들에서, 제 1 마스크 스택은 리소그래피 프로세스를 사용하여 패터닝되어 교번하는 층 스택 위에 N개의 서브-계단 영역을 포함하는 계단 영역을 정의하고, N은 1보다 크다.
공정(740)에서, 제 1 계단 구조가 계단 영역 각각에 형성된다. 제 1 계단 구조는 마스크 스택을 사용하는 에칭-트림 프로세스를 반복적으로 수행함으로써 계단 영역 각각에 형성될 수 있다. 에칭-트림 프로세스는 에칭 프로세스와 트리밍 프로세스를 포함한다. 일부 실시예들에서, 에칭 프로세스는 SC 층들의 일부를 에칭한다. 일부 실시예들에서, 에칭 프로세스는 복수의 SC 층들의 일부를 에칭한다. 일부 실시예들에서, 하나 이상의 에천트가 에칭 프로세스에 사용되고, 각각의 에천트는 제 2 재료 층보다 훨씬 더 높은 에칭 레이트로 제 1 재료 층을 에칭하거나, 또는 그 반대일 수도 있다(예를 들어, 제 1 재료 층 및 제 2 재료 층 사이의 높은 에칭 선택성). 일부 실시예들에서, 에칭 프로세스는 제 1 재료 층과 제 2 재료 층 사이의 높은 에칭 선택성 때문에 SC 층들의 에칭을 정밀하게 제어할 수 있다. 트리밍 프로세스는 마스크 스택의 적절한 에칭(예를 들어, 등방성 건식 에칭 또는 습식 에칭)을 포함하고 기판의 표면에 평행한 방향으로 수행된다. 트리밍된 마스크 스택의 양은 제 1 계단 구조의 측면 치수와 직접 관련될 수 있다. 반복적인 에칭-트림 프로세스 이후, 그 결과로 생성되는 제 1 계단 구조는 M개의 단을 포함하며, 각각의 M개의 단은 하나의 레벨이다. 일부 실시예들에서, M은 1보다 크다. 일부 실시예들에서, M은 2, 3, 4, 5 또는 6이다. 일부 실시예들에서, (도 5a 내지 도 5d에 도시된 것과 같이) M은 4이다. 에칭-트림 프로세스는 도 1 내지 도 3의 설명을 참조할 수 있다. 제 1 계단 구조의 형성은 도 4a 내지 도 5d의 설명을 참조할 수 있다.
공정(750)에서, 제 2 계단 구조가 제 1 계단 구조 상에 형성된다. 일부 실시예들에서, 마스크 스택은 패터닝되어 계단 영역의 제 1 부분(예를 들어, SC1A 및 SC1B)을 노출하고 계단 영역의 나머지 부분을 덮는다. 일부 실시예들에서, 마스크 스택은 스택 저장 영역을 덮는다. 일부 실시예들에서, 마스크 스택은 리소그래피 프로세스에 의해 패터닝된다. 에칭-트림 프로세스에 사용되는 에칭 프로세스와 유사한 에칭 프로세스가 적용되어 노출된 제 1 계단 영역으로부터 M개의 레벨의 SC 층을 제거한다. 마스크 스택은 에칭 프로세스 이후에 제거된다. 그 결과로, 제 1 복수의 계단 영역에서의 최상위 SC 층(예를 들어, 도 6c에 도시된 것과 같은 SC4A)은 제 2 복수의 계단 영역에서의 최상위 SC 층(예를 들어, 도 6c에 도시된 것과 같은 SC4B)보다 M개의 레벨 낮다. 마스크 스택을 사용하는 반복적인 에칭-트림 프로세스는 모든 SC 층들(예를 들어, 도 6c에 도시된 것과 같은 SC1A, SC2A, …, SC24A 및 도 6d에 도시된 것과 같은 SC1B, SC2B, …, SC24B)의 상부 표면이 전기적 접속을 위해 노출될 때까지 수행될 수 있다. 일부 실시예들에서, 에칭-트림 프로세스는 트리밍 프로세스 및 M개의 SC 층들을 에칭하는 에칭 프로세스를 포함한다. 제 1 계단 구조 위에 제 2 계단 구조를 형성하는 것은 도 6a 내지 도 6d의 설명을 참조할 수 있다.
공정(760)에서, 반도체 채널을 포함하는 저장 구조가 스택 저장 영역에 형성된다. 추가 프로세스 단계는 3D 메모리 디바이스의 계단 영역 각각에 상호 접속 구조를 형성하는 것을 포함할 수 있다. 일부 실시예들에서, 반도체 채널이 스택 저장 영역에 형성되고 SC 층들을 통해 연장된다. 3D 메모리 디바이스의 워드 라인은 각각의 SC 층들의 희생 물질 층을 전도체 층으로 교체함으로써 형성된다. 계단 영역의 계단 구조는 3D 메모리 디바이스에서 각각의 워드 라인의 일부를 노출하고, 상호 접속 구조(예를 들어, VIA 구조)가 각각의 워드 라인에 대한 팬 아웃을 제공하여 각각의 반도체 채널을 제어할 수 있도록 한다.
본 명세서에 기재된 다양한 실시예들은 3D 메모리 디바이스의 계단 구조 및 그 제조 방법에 관한 것이다. 예시적인 제조 방법은 기판 위에 배치된 복수의 유전체 층 쌍들을 포함하는 교번하는 층 스택을 형성하는 것과, 교번하는 층 스택 위에 제 1 마스크 스택을 형성하는 것과, 제 1 마스크 스택을 패터닝하여 교번하는 층 스택 위에 N개의 서브-계단 영역을 포함하는 계단 영역을 정의하는 것과, 계단 영역 위에 계단 영역 각각에서 M개의 단을 갖는 제 1 계단 구조를 형성하는 것과, 제 1 계단 구조 상에 제 2 계단 구조를 형성하는 것을 포함한다. N과 M은 모두 1보다 크고, 제 2 계단 구조는 계단 영역에 2*N*M개의 단을 갖는다. 일부 실시예들에서, 방법은 기판 상의 스택 저장 영역에 복수의 수직 반도체 채널을 형성하는 것을 더 포함하고, 각각의 계단 영역은 스택 저장 영역에 인접한다. 일부 실시예들에서, 3D 메모리 디바이스는 기판 위에 배치된 교번하는 층 스택과, 복수의 수직 반도체 채널을 포함하는 저장 구조와, 저장 구조에 인접한 복수의 계단 영역과, 교번하는 층 스택의 복수의 층 스택의 일부를 노출하는 계단 영역 각각에 배치된 계단 구조를 포함한다. 일부 실시예들에서, 계단 구조는 N개의 서브-계단 영역을 포함하고 N은 1보다 크다. 일부 실시예들에서, 각각의 N개의 서브-계단 영역은 2*M개의 단을 포함하고 M은 1보다 크다. 개시된 구조 및 방법 3D 메모리 디바이스의 제조 복잡성 및 제조 비용을 줄이는 것을 포함하지만 이에 한정되지 않는 다양한 이점을 제공한다.
특정 실시예에 대한 전술한 설명은, 제 3 자가 본 개시의 일반적인 개념을 벗어나지 않고 또한 과도한 실험을 거치지 않고, 이 분야의 기술 내에서의 지식을 적용하여 이러한 특정 실시예와 같은 다양한 적용을 위해 용이하게 수정 및/또는 적응시킬 수 있는 본 개시의 일반적인 특성을 완전히 개시할 것이다. 따라서, 이러한 적응들 및 수정들은 본 명세서에 제시된 교시 및 안내에 근거하여 개시된 실시예들의 균등물들의 의미 및 범위 내에 있도록 의도된다. 본 명세서에서의 어구 또는 용어는 설명을 위한 것이지 한정을 위한 것이 아니므로, 본 명세서의 용어 또는 어구는 교시들 및 안내의 관점에서 통상의 기술자에 의해 해석되어야 함이 이해되어야 한다.
본 개시의 실시예는 특정된 기능들 및 그 관계들의 구현을 설명하는 기능적 빌딩 블록들의 도움으로 기재되었다. 이들 기능적 빌딩 블록들의 경계들은 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정된 기능들 및 그 관계들이 적절하게 수행되는 한 이와는 다른 경계들이 정의될 수 있다.
개요 및 요약 섹션은 발명자(들)에 의해 고려되는 것과 같이 본 개시의 하나 이상의 예시적인 실시예를 설명하지만 그 모두를 설명할 수 있는 것은 아니며, 따라서 본 개시 및 첨부된 청구 범위를 임의의 방식으로 한정하려는 의도는 아니다.
본 개시의 폭 및 범위는 전술된 예시적인 실시예 중 어느 것에 의해 한정되어서는 안되며, 오직 다음의 청구 범위 및 그 균등물에 따라 정의되어야 한다.

Claims (20)

  1. 3D 메모리 디바이스를 형성하는 방법으로서,
    기판 위에 배치된 복수의 유전체 층 쌍들을 포함하는 교번하는 층 스택을 형성하는 것과,
    상기 교번하는 층 스택 위에 제 1 마스크 스택을 형성하는 것과,
    상기 제 1 마스크 스택을 패터닝하여 상기 교번하는 층 스택 위에 N개의 서브-계단 영역을 포함하는 계단 영역을 정의하는 것 - N은 1보다 큼 - 과,
    상기 계단 영역 위에 제 1 계단 구조를 형성하는 것 - 상기 제 1 계단 구조는 상기 계단 영역의 각각에서 M개의 단을 갖고, M은 1보다 큼 - 과,
    상기 제 1 계단 구조 상에 제 2 계단 구조를 형성하는 것 - 상기 제 2 계단 구조는 상기 계단 영역에서 2*N*M개의 단을 가짐 - 을 포함하는,
    방법.
  2. 제 1 항에 있어서,
    상기 제 1 계단 구조를 형성하는 것은,
    상기 제 1 마스크 스택을 사용하여 최상위 유전체 층 쌍의 일부를 제거하는 것과,
    상기 제 1 마스크 스택을 트리밍하는 것과,
    상기 M개의 단이 형성될 때까지 상기 제거하는 것 및 상기 트리밍하는 것을 순차적으로 반복하여 상기 제 1 계단 구조를 형성하는 것을 포함하는,
    방법.
  3. 제 1 항에 있어서,
    상기 제 2 계단 구조를 형성하는 것은,
    제 2 마스크 스택을 사용하여 유전체 층 쌍들의 M개의 층의 일부를 제거하는 것과,
    상기 제 2 마스크 스택을 트리밍하는 것과,
    2*N*M개의 단이 형성될 때까지 상기 제거하는 것 및 상기 트리밍하는 것을 순차적으로 반복하여 상기 제 2 계단 구조를 형성하는 것을 포함하는,
    방법.
  4. 제 1 항에 있어서,
    상기 교번하는 층 스택을 형성하는 것은, 화학 기상 증착, 물리 기상 증착, 플라즈마 강화 CVD, 스퍼터링, 금속-유기 화학 기상 증착, 원자 층 증착 또는 이들의 조합을 사용하여 층을 증착하는 것을 포함하는,
    방법.
  5. 제 4 항에 있어서,
    상기 기판 상에 상기 교번하는 층 스택을 형성하는 것은, 상기 기판 상에 복수의 유전체 층 쌍을 배치하는 것을 포함하는,
    방법.
  6. 제 4 항에 있어서,
    상기 교번하는 층 스택을 형성하는 것은, 교번하는 전도체/유전체 층 쌍들을 상기 기판의 주 표면에 실질적으로 수직인 방향으로 배치하는 것을 포함하는,
    방법.
  7. 제 2 항에 있어서,
    상기 제거하는 것 및 상기 트리밍하는 것은 상기 제 1 마스크 스택의 측면 에지 경계로부터 상기 제 1 마스크 스택의 중심을 향하는 방향으로 내측으로 수행되는,
    방법.
  8. 제 2 항에 있어서,
    상기 제거하는 것 및 상기 트리밍하는 것은 상기 제 1 마스크 스택의 중심으로부터 상기 제 1 마스크 스택의 측면 에지 경계를 향하는 방향으로 외측으로 수행되는,
    방법.
  9. 제 2 항에 있어서,
    상기 제 1 마스크 스택을 사용하여 최상위 유전체 층 쌍의 상기 일부를 제거하는 것은, 건식 에칭, 습식 에칭 또는 이들의 조합을 포함하는,
    방법.
  10. 제 3 항에 있어서,
    상기 제 2 마스크 스택을 사용하여 유전체 층 쌍들의 M개의 층의 상기 일부를 제거하는 것은, 건식 에칭, 습식 에칭 또는 이들의 조합을 포함하는,
    방법.
  11. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1 마스크 스택 또는 상기 제 2 마스크 스택을 트리밍하는 것은, 등방성 건식 에칭, 습식 에칭 또는 이들의 조합을 사용하여 상기 제 1 마스크 스택 또는 상기 제 2 마스크 스택을 점진적으로 에칭하는 것을 포함하는,
    방법.
  12. 제 1 항에 있어서,
    상기 기판 상의 스택 저장 영역에 복수의 수직 반도체 채널을 형성하는 것을 더 포함하고, 상기 계단 영역의 각각은 상기 스택 저장 영역에 인접하는, 방법.
  13. 제 12 항에 있어서,
    리소그래피 프로세스를 수행하여 제 1 복수의 계단 영역들 및 제 2 복수의 계단 영역들을 정의하는 것을 더 포함하고, 상기 제 1 복수의 계단 영역들 및 상기 제 2 복수의 계단 영역들은 상기 스택 저장 영역에 의해 분리되는,
    방법.
  14. 3D 메모리 디바이스로서,
    기판 위에 배치된 교번하는 층 스택과,
    복수의 수직 반도체 채널을 포함하는 저장 구조와,
    상기 저장 구조에 인접한 복수의 계단 영역과,
    상기 계단 영역의 각각에 배치되어 상기 교번하는 층 스택의 복수의 층 스택을 노출하는 계단 구조를 포함하고,
    상기 계단 구조는 N개의 서브-계단 영역을 포함하고, N은 1보다 크고, N개의 서브-계단 영역의 각각은 2*M개의 단을 포함하고, M은 1보다 큰,
    3D 메모리 디바이스.
  15. 제 14 항에 있어서,
    상기 계단 구조의 각각의 단은 하나의 레벨이고, N은 3이고, M은 4인,
    3D 메모리 디바이스.
  16. 제 14 항에 있어서,
    각각의 서브-계단 영역의 계단 구조의 최상층 스택은 상기 서브-계단 영역의 중심 부분에 위치하는,
    3D 메모리 디바이스.
  17. 제 14 항에 있어서,
    각각의 서브-계단 영역의 계단 구조의 최상층 스택은 상기 서브-계단 영역의 측면 에지 경계에 위치하는,
    3D 메모리 디바이스.
  18. 제 14 항에 있어서,
    상기 교번하는 층 스택의 각각의 층 스택은 절연 재료 층과, 희생 재료 층 또는 전도성 재료 층 중 적어도 하나를 포함하는,
    3D 메모리 디바이스.
  19. 제 18 항에 있어서,
    상기 절연 재료 층은 산화 실리콘 또는 산화 알루미늄을 포함하고, 상기 희생 재료는 다결정 실리콘, 질화 실리콘, 다결정 게르마늄, 다결정 게르마늄-실리콘 또는 이들의 조합을 포함하는,
    3D 메모리 디바이스.
  20. 제 18 항에 있어서,
    상기 전도성 재료 층은 다결정 실리콘, 실리사이드, 니켈, 티타늄, 백금, 알루미늄, 질화 티타늄, 질화 탄탈, 질화 텅스텐 또는 이들의 조합을 포함하는,
    3D 메모리 디바이스.
KR1020217014412A 2019-01-31 2019-01-31 3차원 메모리 디바이스의 계단 형성 KR102611731B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/074073 WO2020154997A1 (en) 2019-01-31 2019-01-31 Staircase formation in three-dimensional memory device

Publications (2)

Publication Number Publication Date
KR20210061452A true KR20210061452A (ko) 2021-05-27
KR102611731B1 KR102611731B1 (ko) 2023-12-07

Family

ID=67017304

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217014412A KR102611731B1 (ko) 2019-01-31 2019-01-31 3차원 메모리 디바이스의 계단 형성

Country Status (7)

Country Link
US (4) US10896844B2 (ko)
EP (1) EP3853899A4 (ko)
JP (2) JP7192121B2 (ko)
KR (1) KR102611731B1 (ko)
CN (2) CN114141781A (ko)
TW (1) TWI707457B (ko)
WO (1) WO2020154997A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114141781A (zh) 2019-01-31 2022-03-04 长江存储科技有限责任公司 三维存储器件中的阶梯形成
KR20210012331A (ko) * 2019-07-24 2021-02-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN110534527B (zh) * 2019-09-06 2022-07-12 长江存储科技有限责任公司 三维存储器及其形成方法
CN111492480B (zh) * 2020-03-23 2021-07-09 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
CN113097215B (zh) * 2020-06-11 2021-12-07 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN112185974A (zh) * 2020-09-11 2021-01-05 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
CN112614856B (zh) * 2020-12-17 2024-04-23 长江存储科技有限责任公司 半导体器件及用于制造半导体器件的方法、掩模板系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090130180A (ko) * 2007-04-06 2009-12-18 가부시끼가이샤 도시바 반도체 기억 장치 및 그 제조 방법
KR20130142195A (ko) * 2011-06-02 2013-12-27 마이크론 테크놀로지, 인크. 계단-스텝 구조들을 포함한 장치들 및 이를 형성하는 방법들
KR20180001301A (ko) * 2016-06-27 2018-01-04 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7511826B2 (en) * 2006-02-27 2009-03-31 Asml Holding N.V. Symmetrical illumination forming system and method
US7795149B2 (en) * 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
JP5330017B2 (ja) 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US9892972B2 (en) * 2009-10-12 2018-02-13 Monolithic 3D Inc. 3D semiconductor device and structure
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US8329051B2 (en) * 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures
KR20130066950A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR20130072523A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조방법
KR101981996B1 (ko) * 2012-06-22 2019-05-27 에스케이하이닉스 주식회사 반도체 소자와 그 제조방법
US8928149B2 (en) * 2013-03-12 2015-01-06 Macronix International Co., Ltd. Interlayer conductor and method for forming
US9099538B2 (en) * 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
US9362338B2 (en) * 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
KR20150139255A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9601502B2 (en) * 2014-08-26 2017-03-21 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9478546B2 (en) * 2014-10-16 2016-10-25 Macronix International Co., Ltd. LC module layout arrangement for contact opening etch windows
US9502429B2 (en) * 2014-11-26 2016-11-22 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
US9741731B2 (en) * 2014-12-22 2017-08-22 Macronix International Co., Ltd. Three dimensional stacked semiconductor structure
US9530781B2 (en) * 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
TWI559370B (zh) * 2015-01-15 2016-11-21 力晶科技股份有限公司 半導體結構的製造方法
KR102287275B1 (ko) * 2015-04-17 2021-08-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9627498B2 (en) * 2015-05-20 2017-04-18 Macronix International Co., Ltd. Contact structure for thin film semiconductor
KR20170014757A (ko) * 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102568886B1 (ko) * 2015-11-16 2023-08-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9905514B2 (en) * 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
KR102550571B1 (ko) * 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2018049968A (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 集積回路装置及びその製造方法
US10134757B2 (en) * 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
TWI630709B (zh) * 2017-03-14 2018-07-21 旺宏電子股份有限公司 三維半導體元件及其製造方法
TWI656601B (zh) * 2017-03-23 2019-04-11 旺宏電子股份有限公司 非對稱階梯結構及其製造方法
JP6674406B2 (ja) * 2017-03-23 2020-04-01 キオクシア株式会社 半導体装置及びその製造方法
US10847529B2 (en) * 2017-04-13 2020-11-24 Asm Ip Holding B.V. Substrate processing method and device manufactured by the same
KR20180115550A (ko) * 2017-04-13 2018-10-23 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US10474027B2 (en) * 2017-11-13 2019-11-12 Macronix International Co., Ltd. Method for forming an aligned mask
US11342351B2 (en) * 2018-01-10 2022-05-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
WO2019218351A1 (en) * 2018-05-18 2019-11-21 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
KR20200088680A (ko) 2019-01-15 2020-07-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
CN114141781A (zh) 2019-01-31 2022-03-04 长江存储科技有限责任公司 三维存储器件中的阶梯形成
JP7132142B2 (ja) 2019-02-05 2022-09-06 キオクシア株式会社 半導体記憶装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090130180A (ko) * 2007-04-06 2009-12-18 가부시끼가이샤 도시바 반도체 기억 장치 및 그 제조 방법
KR20130142195A (ko) * 2011-06-02 2013-12-27 마이크론 테크놀로지, 인크. 계단-스텝 구조들을 포함한 장치들 및 이를 형성하는 방법들
KR20180001301A (ko) * 2016-06-27 2018-01-04 에스케이하이닉스 주식회사 반도체 장치

Also Published As

Publication number Publication date
WO2020154997A1 (en) 2020-08-06
TW202030871A (zh) 2020-08-16
US20210098288A1 (en) 2021-04-01
CN109952644A (zh) 2019-06-28
TWI707457B (zh) 2020-10-11
US11961760B2 (en) 2024-04-16
US11545388B2 (en) 2023-01-03
JP7192121B2 (ja) 2022-12-19
JP2022509276A (ja) 2022-01-20
JP2023029357A (ja) 2023-03-03
EP3853899A1 (en) 2021-07-28
US10896844B2 (en) 2021-01-19
US11361988B2 (en) 2022-06-14
KR102611731B1 (ko) 2023-12-07
US20210265203A1 (en) 2021-08-26
US20230102588A1 (en) 2023-03-30
CN114141781A (zh) 2022-03-04
EP3853899A4 (en) 2022-05-11
US20200251381A1 (en) 2020-08-06

Similar Documents

Publication Publication Date Title
KR102563689B1 (ko) 3차원 메모리 소자에서의 계단 형성
KR102611731B1 (ko) 3차원 메모리 디바이스의 계단 형성
US11114439B2 (en) Multi-division 3D NAND memory device
KR102359019B1 (ko) 3차원 메모리 소자를 위한 트렌치 구조
US11450770B2 (en) Structures and methods for reducing stress in three-dimensional memory device
US20230084008A1 (en) Staircase structure for memory device
US20240145296A1 (en) Staircase formation in three-dimensional memory device

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant