KR102287275B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명에 실시 예에 따른 반도체 장치의 제조방법은 채널막들을 감싸며 끝단들이 노출되도록 계단형을 이루며 적층된 도전 패턴들을 포함하고, 슬릿을 통해 분리된 계단형 적층체들을 형성하는 단계; 상기 도전 패턴들의 상기 끝단들에 연결되어 상기 채널막들의 연장 방향을 따라 연장된 제1 및 제2 콘택 플러그들을 형성하는 단계; 및 스페이서 패터닝 기술(SPT; spacer patterning technology)을 이용하여 상기 채널막들 중 적어도 일부에 연결되고 제1 방향을 따라 연장된 비트 라인들과, 상기 제1 방향에 교차하는 제2 방향을 따라 연장된 제1 연결 라인들과, 상기 제1 연결 라인들로부터 연장되어 상기 제1 콘택 플러그들에 연결된 콘택 패드들을 동시에 형성하는 단계를 포함할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 집적도를 높일 수 있는 다양한 구조로 개발되고 있다. 그 예로서, 3차원 메모리 소자를 포함하는 3차원 반도체 장치가 제안된 바 있다.
3차원 메모리 소자의 메모리 셀들은 반도체 기판 상에 적층된 워드 라인들에 연결된다. 메모리 어레이 영역에 형성된 워드 라인들 각각은 콘택 영역으로 연장된다. 워드 라인들 각각은 콘택 플러그 및 연결 라인을 경유하여 주변 영역에 배치된 스위칭 소자에 전기적으로 연결될 수 있다. 주변 영역에 배치된 스위칭 소자는 동작 전압을 워드 라인들에 인가할지 여부를 제어할 수 있다.
상기에서 연결 라인들은 콘택 플러그들에 연결되어 스위칭 소자가 배치된 주변 영역을 향하여 연장될 수 있다. 3차원 반도체 메모리 소자의 워드 라인들 적층 수가 증가할수록 워드 라인들에 연결되는 연결 라인들의 개수가 증가할 수 있다. 연결 라인들은 제한된 크기의 메모리 블록 내에 형성된다. 이에 따라, 연결 라인들의 개수가 증가하면, 제한된 크기의 메모리 블록 내에서 연결 라인들을 배치하기가 어려워진다. 이러한 문제를 극복하기 위해, 연결 라인들을 위한 도전층의 개수를 증가시키는 방법이 있다. 이 경우, 연결 라인들을 형성하기 위한 마스크 공정 수가 증가하고, 반도체 장치의 제조 비용이 증가되는 문제가 있다.
본 발명의 실시 예는 마스크 공정의 수를 절감하고, 제조 비용을 줄일 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 끝단들이 노출되도록 계단형을 이루며 순차로 적층된 제1 내지 제n(여기서, n은 자연수)층의 도전 패턴들을 포함하고, 슬릿을 통해 분리되며 제1 방향을 따라 배열되어 메모리 블록을 구성하는 제1 및 제2 계단형 적층체들; 상기 제1 및 제2 계단형 적층체들 상에 배치되고, 상기 제1 방향을 따라 이격되고, 상기 제1 방향에 교차되는 제2 방향을 따라 연장되고, 상기 메모리 블록의 최외곽에 배치된 제1 계단형 적층체들로부터 거리가 멀어질수록 상기 제2 방향으로 돌출되게 연장된 일단들을 포함하는 제1 연결 라인들; 및 상기 제1 계단형 적층체들에 중첩되도록 상기 제1 연결 라인들의 상기 일단들로부터 상기 제1 방향을 따라 연장된 콘택 패드들을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 채널막들을 감싸며 끝단들이 노출되도록 계단형을 이루며 적층된 도전 패턴들을 포함하고, 슬릿을 통해 분리된 계단형 적층체들을 형성하는 단계; 상기 도전 패턴들의 상기 끝단들에 연결되어 상기 채널막들의 연장 방향을 따라 연장된 제1 및 제2 콘택 플러그들을 형성하는 단계; 및 스페이서 패터닝 기술(SPT; spacer patterning technology)을 이용하여 상기 채널막들 중 적어도 일부에 연결되고 제1 방향을 따라 연장된 비트 라인들과, 상기 제1 방향에 교차하는 제2 방향을 따라 연장된 제1 연결 라인들과, 상기 제1 연결 라인들로부터 연장되어 상기 제1 콘택 플러그들에 연결된 콘택 패드들을 동시에 형성하는 단계를 포함할 수 있다.
본 기술은 스페이서 패터닝 기술(SPT; spacer patterning technology)을 이용하여 콘택 플러그들에 연결되는 연결 라인들을 비트 라인과 동시에 형성함으로써연결 라인들을 형성하기 위한 마스크 공정을 별도로 추가하지 않아도 된다. 이로써, 본 기술은 반도체 장치를 형성하기 위한 마스크 공정 수를 절감하고 제조 비용을 줄일 수 있다.
본 기술은 스페이서 패터닝 기술을 이용하여 연결 라인들을 형성함으로써, 연결 라인들을 노광 해상도 한계보다 미세한 피치로 형성할 수 있다. 이로써 본 기술은 제한된 면적내에서 동일 레벨에 형성되는 연결 라인들의 개수를 증가시켜서, 칩 사이즈를 감소시킬 수 있다.
본 기술은 비트 라인과 동일 레벨에 형성되는 연결 라인들의 개수를 증가시켜 계단형 적층체를 구성하는 도전 패턴들의 적층 수의 증가에 충분히 대처할 수 있다. 따라서, 본 기술은 비트 라인들의 상부에 연결 라인들을 위한 별도의 배선층을 마련할 필요가 없으므로 비트 라인들 상부에 배치되는 연결 라인들 이외의 다른 상부 도전 패턴들의 크기를 충분히 크게 형성하여 상부 도전 패턴들의 저항을 낮출 수 있다.
본 기술은 연결 라인들의 일단을 메모리 블록의 최외곽으로부터 거리가 멀어질수록 돌출되게 형성하여 연결 라인들로부터 메모리 블록의 최외곽에 배치된 계단형 적층체를 향하여 연장된 콘택 패드들을 제한된 면적 내에 효율적으로 배치할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 소자를 설명하기 위한 도면들이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 소자의 제조 방법을 개략적으로 설명하기 위한 순서도이다.
도 3a 내지 도 8b는 도 2에 도시된 S5단계를 설명하기 위한 도면들이다.
도 9는 본 발명의 일 실시 예에 따른 스트레이트 타입의 메모리 스트링 구조를 나타내는 사시도이다.
도 10은 본 발명의 일 실시 예에 따른 U자형 메모리 스트링 구조를 나타내는 사시도이다.
도 11a 내지 도 11c는 도 10에 도시된 채널막 상부에 형성되는 구조들과, 콘택 플러그들 상부에 형성되는 구조들을 설명하기 위한 단면도들이다.
도 12a 내지 도 12d는 도 11a 내지 도 11c에 도시된 구조들과 그 제조 방법을 설명하기 위한 평면도들이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 반도체 장치의 메모리 소자를 설명하기 위한 도면들이다. 보다 구체적으로, 도 1a는 본 발명의 일 실시 예에 따른 메모리 소자의 사시도이다. 도 1b는 본 발명의 일 실시 예에 따른 메모리 소자의 비트 라인들 및 연결 라인들의 평면도이다. 도 1c는 도 1b에 도시된 선 "I-I'"를 따라 절취한 메모리 소자의 단면도이다.
도 1a를 참조하면, 메모리 소자는 슬릿(SI)을 통해 분리된 계단형 적층체들(ST)을 포함한다. 계단형 적층체들(ST)은 서로 이격되어 제1 방향(y방향)을 따라 배열될 수 있다. 계단형 적층체들(ST)은 그룹화되어 메모리 블록(MB)을 구성할 수 있다. 계단형 적층체들(ST) 각각은 채널막들(CH)을 감싸며 순차로 적층된 제1 내지 제n(여기서, n은 자연수)층의 도전 패턴들(CP1 내지 CPn)을 포함한다. 계단형 적층체들(ST)은 채널막들(CH)을 감싸는 메모리 어레이 영역(MR) 및 메모리 어레이 영역(MR)으로부터 연장되어 계단형으로 패터닝된 콘택 영역(CR)을 포함한다.
도전 패턴들(CP1 내지 CPn) 각각은 메모리 어레이 영역(MR)에서 채널막들(CH)을 감싸고, 콘택 영역(CR)에서 계단형으로 패터닝된다. 도전 패턴들(CP1 내지 CPn)은 제1 방향(y방향)에 교차되는 제2 방향(x방향)을 따라 연장될 수 있다. 도전 패턴들(CP1 내지 CPn)은 기판 등의 하부 구조(미도시)가 배치되는 하부에 가까워질수록 콘택 영역(CR)에서 길게 연장될 수 있다. 이로써, 도전 패턴들(CP1 내지 CPn)은 계단형을 이루고, 도전 패턴들(CP1 내지 CPn)의 끝단들이 계단형 구조를 통해 노출될 수 있다. 도전 패턴들(CP1 내지 CPn)의 적층 수는 적층하고자 하는 메모리 셀의 개수와 셀렉트 트랜지스터의 개수에 따라 다양하게 변경될 수 있다.
도전 패턴들(CP1 내지 CPn)은 메모리 셀에 연결된 워드 라인으로 이용되거나, 셀렉트 트랜지스터에 연결된 셀렉트 라인으로 이용될 수 있다. 도전 패턴들(CP1 내지 CPn)의 위치에 따른 용도는 도 9 및 도 10을 참조하여 후술하기로 한다.
채널막들(CH) 각각은 도전 패턴들(CP1 내지 CPn)의 적층 방향(z방향)을 따라 연장된다. 채널막들(CH)은 메모리 어레이 영역(MR)에서 적층체들(ST) 각각을 관통하며 1열 이상으로 배열되거나, 지그재그로 배열될 수 있다.
적층체들(ST) 상부에 채널막들(CH)의 제1 단에 연결되는 비트 라인들 등의 상부 구조가 형성될 수 있다. 상부 구조에 대한 설명은 도 1b를 참조하여 설명한다. 적층체들(ST) 하부에 채널막들(CH)의 제2 단에 연결된 하부 구조가 배치될 수 있다. 하부 구조에 대한 설명은 도 9 및 도 10을 참조하여 후술하기로 한다.
도 1b를 참조하면, 채널막들(CH)의 제1 단에 비트 라인들(BL)이 연결될 수 있다. 비트 라인들(BL)은 계단형 적층체들(ST)에 교차되는 제1 방향(y방향)을 따라 연장될 수 있다. 비트 라인들(BL)은 제1 폭(W1) 및 제1 간격(L1)을 갖는 제1 피치(P1)로 배열될 수 있다. 제1 피치(P1)는 노광 해상도 한계보다 좁게 형성될 수 있다. 비트 라인들(BL) 각각은 그의 연장 방향(y방향)을 따라 배치된 다수의 채널막들(CH)에 연결될 수 있다.
연결 라인들(LL) 및 연결 라인들(LL)로부터 연장된 콘택 패드들(PAD)이 비트 라인들(BL)과 동일 레벨에 형성된다. 연결 라인들(LL)은 비트 라인들(BL)의 연장 방향(y방향)에 교차되는 제2 방향(x방향)을 따라 연장될 수 있다. 연결 라인들(LL)의 제1 단들은 콘택 영역(CR)에 중첩될 수 있다. 도면에 도시되지 않았으나, 연결 라인들(LL)은 콘택 영역(CR)으로부터 주변 영역(미도시)으로 연장되어, 주변 영역에 배치된 스위칭 소자에 연결된 제2 단들을 포함할 수 있다. 연결 라인들(LL)은 제2 폭(W2) 및 제2 간격(L2)을 갖는 제2 피치(P2)로 배열될 수 있다. 제2 피치(P2)는 노광 해상도 한계보다 좁게 형성될 수 있다. 메모리 블록 단위로 그룹화된 연결 라인들(LL)은 하나의 그룹 내에서 대칭된 구조로 형성될 수 있다. 예를 들어, 연결 라인들(LL)은 하나의 그룹 내에서 중앙으로 갈수록 메모리 어레이 영역(MR)을 향하여 돌출되게 연장될 수 있다. 이에 따라, 연결 라인들(LL)의 제1 단들은 하나의 그룹 내에서 중앙으로 갈수록 더 길게 형성된다.
상술한 바와 같이, 하나의 그룹을 구성하는 연결 라인들(LL)의 제1 단들의 길이를 콘택 영역(CR)의 중앙으로 갈수록 길게 형성하면, 연결 라인들(LL)의 제1 단들로부터 연장되는 콘택 패드들(PAD)을 제한된 면적 내에서 효율적으로 배치할 수 있다.
콘택 패드들(PAD)은 연결 라인들(LL)의 제1 단들로부터 연결 라인들(LL)의 연장 방향에 교차되는 제1 방향(y방향)을 따라 연장된다. 콘택 패드들(PAD)은 메모리 블록을 구성하는 계단형 적층체들(ST) 중 최외곽 적층체들을 향해 연장되어 최외곽 적층체들에 중첩될 수 있다. 콘택 패드들(PAD)은 계단형 적층체들(ST) 각각의 도전 패턴들(도 1a의 CP1 내지 CPn)에 연결된 콘택 플러그들(CTP)에 연결될 수 있다. 도 1b에 도시된 콘택 플러그들(CTP)은 콘택 패드들(PAD) 하부에 중첩된 것이며, 콘택 패드들(PAD) 하부에 중첩되지 않은 콘택 플러그들에 대해서 도시하지 않았다. 콘택 패드들(PAD) 하부에 중첩되지 않은 콘택 플러그들은 비아 패드들을 경유하여 콘택 패드들(PAD)에 연결될 수 있다. 콘택 패드들(PAD), 비아 패드들, 콘택 플러그들(CTP)의 구체적인 예는 도 11a 내지 도 12d를 참조하여 후술하기로 한다.
상기에서 콘택 패드들(PAD)은 연결 라인들(LL)의 제2 폭(W2)보다 넓은 폭으로 형성될 수 있다. 이로써, 콘택 패드들(PAD)과 콘택 플러그들(CTP) 간 콘택 마진이 확보될 수 있다.
상기에서, 제1 방향(y방향)과 제2 방향(x방향)은 수직 교차할 수 있다. 상기에서, 비트 라인들(BL)과 연결 라인들(LL)은 스페이서 패터닝 기술(SPT; spacer patterning technology)을 이용하여 동시에 형성될 수 있다. 이 경우, 비트 라인들(BL)의 제1 피치(P1)와 연결 라인들(LL)의 제2 피치(P2)는 동일하게 형성될 수 있다. 즉, 비트 라인들(BL) 각각의 제1 폭(W1)은 연결 라인들(LL) 각각의 제2 폭(W2)과 동일하게 형성될 수 있고, 비트 라인들(BL)간 제1 간격(L1)은 연결 라인들(LL) 간 제2 간격(L2)과 동일하게 형성될 수 있다. 또한, 제1 피치(P1) 및 제2 피치(P2)는 스페이서 패터닝 기술에 의해 노광 해상도 제한보다 작게 형성될 수 있다.
본 발명은 주변 회로 영역의 스위칭 소자와 콘택 플러그(CTP)를 연결하는 연결 라인들(LL)을 비트 라인들(BL)과 동일 레벨에 형성하고, 스페이서 패터닝 기술을 이용하여 노광 해상도 제한 보다 작게 형성할 수 있다. 이에 따라, 본 발명은 연결 라인들(LL)을 비트 라인들(BL)이 형성된 레벨에 많은 수로 형성할 수 있다. 따라서, 집적도 향상을 위해 메모리 셀들에 연결된 도전 패턴들(도 1a의 CP1 내지 CPn)의 개수를 증가시키더라도, 비트 라인들(BL)이 형성된 레벨에 배치된 연결 라인들(LL)의 개수를 증가시켜 도전 패턴들(도 1a의 CP1 내지 CPn)과 주변회로 영역의 스위칭 소자들 사이를 연결할 수 있다.
또한, 본 발명은 비트 라인들(BL)이 형성된 레벨에 배치된 연결 라인들(LL)의 개수를 증가시킬 수 있으므로, 비트 라인들(BL) 상부에 도전 패턴들(도 1a의 CP1 내지 CPn)과 주변회로 영역의 스위칭 소자들 사이를 연결하기 위한 별도의 배선층을 형성하지 않아도 된다. 즉, 비트 라인들(BL) 상부에 연결 라인들을 배치하지 않아도 된다. 따라서, 비트 라인들(BL) 상부에서 연결 라인들 이외의 상부 도전 패턴들(미도시)을 배치할 공간이 확보되어 상부 도전 패턴들의 크기를 충분히 크게 형성할 수 있고, 상부 도전 패턴들의 저항을 낮출 수 있다. 이에 따라 상부 도전 패턴들의 저항 확보를 위해 칩 사이즈를 증가시킬 필요가 없으므로 본 발명은 칩 사이즈를 감소시킬 수 있다.
도 1c를 참조하면, 계단형 적층체들(ST) 각각은 도전 패턴들(CP1 내지 CPn) 각각의 상부 및 하부에 배치된 층간 절연 패턴들(ILD)을 포함한다. 즉, 도전 패턴들(CP1 내지 CPn) 및 층간 절연 패턴들(ILD)은 교대로 적층되어 계단형 적층체(ST)들을 구성한다. 층간 절연 패턴들(ILD)은 도전 패턴들(CP1 내지 CPn) 사이를 절연시킨다.
채널막들(CH)은 교대로 적층된 도전 패턴들(CP1 내지 CPn) 및 층간 절연 패턴들(ILD)을 관통하여 계단형 적층체들(ST)의 메모리 어레이 영역(MR)에 형성될 수 있다. 채널막들(CH) 각각은 계단형 적층체들(ST)을 관통하는 채널홀 내부에 배치된다. 채널막들(CH) 각각은 채널홀의 중심영역을 채우는 코어 절연막을 감싸며 채널홀의 측벽을 따라 튜브형 반도체막으로 형성될 수 있다. 또는 채널막들(CH) 각각은 채널홀의 측벽으로부터 채널홀의 중심영역까지 채우는 기둥형 반도체막으로 형성될 수 있다. 또는 채널막들(CH) 각각은 튜브형 반도체막과 기둥형 반도체막이 혼합된 구조로 형성될 수 있다.
채널막들(CH) 각각은 메모리막(M)으로 둘러싸일 수 있다. 메모리막(M)은 채널막들(CH) 외벽 전면을 따라 형성될 수 있다. 또는 메모리막(M)은 채널막들(CH)과 도전 패턴들(CP1 내지 CPn) 사이의 계면들 각각에 한해 배치될 수 있다. 이 경우, 메모리막(M)은 도전 패턴들(CP1 내지 CPn)과 층간 절연 패턴들(ILD) 사이의 계면을 따라 연장될 수 있다. 메모리막(M)은 채널막(CH)에 접하는 터널 절연막, 터널 절연막을 감싸는 데이터 저장막 및 데이터 저장막을 감싸는 블로킹 절연막을 포함할 수 있다. 터널 절연막은 터널링이 가능한 절연물로 형성될 수 있으며, 예를 들어, 실리콘 산화막으로 형성될 수 있다. 데이터 저장막은 전하 트랩이 가능한 물질막으로 형성될 수 있으며, 예를 들어 실리콘 질화막, 상변화 물질, 또는 나노닷 등을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 절연물로 형성될 수 있으며, 예를 들어 실리콘 산화막 및 실리콘 산화막보다 유전율이 높은 고유전막 중 적어도 어느 하나를 포함할 수 있다.
계단형 적층체들(ST)의 콘택 영역(CR)은 상부면이 평탄한 평탄화 절연막(151)으로 덮일 수 있다. 도전 패턴들(CP1 내지 CPn)의 끝단들 상에 연결되어 채널막들(CH)의 연장방향(z 방향)을 따라 연장된 콘택 플러그들(CTP)은 평탄화 절연막(151) 내부에 매립된다. 즉, 콘택 플러그들(CTP)은 평탄화 절연막(151)을 관통한다. 콘택 플러그들(CTP)은 층간 절연 패턴들(ILD)을 더 관통할 수 있다.
콘택 플러그들(CTP)을 포함하는 평탄화 절연막(151) 및 계단형 적층체들(ST) 상에 상부 절연막(153)이 형성될 수 있다. 채널막들(CH)의 제1 단들에 연결된 드레인 콘택 플러그들(DCT) 및 콘택 플러그들(CTP)에 연결된 비아 패드들(VP)은 상부 절연막(153) 내에 매립될 수 있다. 즉, 드레인 콘택 플러그들(DCT) 및 비아 패드들(VP)은 상부 절연막(153)을 관통하여 형성될 수 있다. 도면에서는 콘택 플러그들(CTP) 중 어느 하나 상에 수직으로 연결된 하나의 비아 패드(VP)만을 도시하였으나, 콘택 플러그들(CTP) 각각의 상부에 비아 패드들(VP)이 배치될 수 있다. 비아 패드들(VP)의 구체적인 구조의 일례는 도 11a 내지 도 12d를 참조하여 후술하기로 한다.
상부 절연막(153) 상에 비트 라인들(BL), 연결 라인(LL)들, 및 콘택 패드들(PAD)이 형성된다. 비트 라인들(BL)은 드레인 콘택 플러그들(DCT) 상에 연결될 수 있다. 콘택 패드들(PAD)은 비아 패드들(VP)을 경유하여 콘택 플러그들(CTP)에 연결될 수 있으며, 연결 라인들(LL)은 콘택 패드들(PAD) 및 콘택 플러그들(CTP)을 경유하여 도전 패턴들(CP1 내지 CPn)에 연결될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 소자의 제조 방법을 개략적으로 설명하기 위한 순서도이다.
도 2를 참조하면, S1단계에서 채널막을 감싸고, 슬릿을 통해 분리되는 계단형 적층체들을 형성한다. 이 후, S3 단계에서 콘택 플러그들 및 비아 패드들을 포함하는 콘택 구조를 형성한다. 이어서, S5 단계에서 스페이서 패터닝 기술(SPT)을 이용하여 비트 라인들, 연결 라인들, 및 콘택 패드들을 동시에 형성한다.
상술한 바와 같이 본 발명의 실시 예는 스페이서 패터닝 기술을 이용하여 비트 라인들, 연결 라인들, 및 콘택 패드들을 동시에 형성함으로써, 연결라인들을 형성하기 위한 마스크 공정을 별도로 추가하지 않아도 되므로 제조 공정을 단순화할 수 있다.
도 3a 내지 도 8b는 도 2에 도시된 S5단계를 설명하기 위한 도면들이다.
S5 단계를 설명하기에 앞서, 도 3b를 참조하여, S1 단계와 S3 단계에 대해 개략적으로 설명한다.
도 3b를 참조하면, 하부 구조(미도시) 상에 메모리 어레이 영역(MR) 및 콘택 영역(CR)이 정의된 계단형 적층체(ST)를 형성한다. 계단형 적층체(ST)는 교대로 적층되며 계단형으로 패터닝된 층간 절연 패턴들(301) 및 도전 패턴들(303)을 포함한다. 층간 절연 패턴들(301) 및 도전 패턴들(303)은 채널막들(CH)을 감싸며 교대로 적층된다. 도전 패턴들(303)은 끝단들이 노출되도록 계단형을 이루며 서로 이격되어 적층된다. 계단형을 이루는 도전 패턴들(303)의 끝단들이 배치된 영역이 콘택 영역(CR)으로 정의되며, 채널막들(CH)이 배치된 영역이 메모리 어레이 영역(MR)으로 정의된다. 계단형 적층체(ST)는 슬릿(도 1a의 SI)에 의해 분리될 수 있다.
이하, 메모리 어레이 영역(MR) 및 콘택 영역(CR)이 정의된 계단형 적층체(ST)를 형성하는 공정의 일례를 보다 구체적으로 설명한다.
하부 구조를 포함하는 기판(미도시) 상에 제1 및 제2 물질막들을 한 층씩 교대로 적층한다. 하부 구조는 소스 영역을 포함할 수 있다. 소스 영역은 기판 내에 불순물을 주입하여 형성하거나, 기판 상에 도프트 폴리 실리콘막을 형성한 후 이를 패터닝하여 형성할 수 있다. 또는 하부 구조는 파이프 홀을 갖는 파이프 게이트를 포함할 수 있다.
제1 물질막들 및 제2 물질막들은 서로 다른 물질로 형성된다. 보다 구체적으로 제2 물질막들은 제1 물질막들에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제1 물질막들은 층간 절연 패턴용 절연물로 형성되고, 제2 물질막들은 도전 패턴용 도전물로 형성될 수 있다. 또는 제1 물질막들은 층간 절연 패턴용 절연물로 형성되고, 제2 물질막들은 희생막용 절연물로 형성될 수 있다. 층간 절연 패턴용 절연물로서 실리콘 산화막이 이용될 수 있고, 희생막용 절연물로서 실리콘 질화막이 이용될 수 있다. 또는 제1 물질막들은 희생막용 도전물로 형성되고, 제2 물질막들은 도전 패턴용 도전물로 형성될 수 있다. 희생막용 도전물로서 언도프트 폴리 실리콘이 이용될 수 있고, 도전 패턴용 도전물로서 도프트 폴리 실리콘이 이용될 수 있다.
이어서, 제1 및 제2 물질막들을 관통하는 채널홀들을 형성하고, 채널홀들 내부에 채널막들(CH)을 형성한다. 채널막들(CH)을 형성하기 전, 채널홀의 측벽을 따라 메모리막(M)을 형성할 수 있다. 이 후, 제1 및 제2 물질막들을 계단형 구조로 패터닝할 수 있다.
연이어, 계단형 구조로 패터닝된 제1 및 제2 물질막들을 다수의 적층체들로 분리하는 슬릿(도 1a의 SI)을 형성할 수 있다.
제1 물질막들이 층간 절연 패턴용 절연물로 형성되고 제2 물질막들이 도전 패턴용 도전물로 형성된 경우, 층간 절연 패턴들(301) 및 도전 패턴들(303)을 포함하는 계단형 적층체들(ST)의 콘택 영역(CR)을 덮는 평탄화 절연막(351)을 형성하는 후속 공정을 실시할 수 있다.
제1 물질막들이 층간 절연 패턴용 절연물로 형성되고, 제2 물질막들이 희생막용 절연물로 형성된 경우, 슬릿을 통해 제2 물질막들을 선택적으로 제거한다. 이 후, 제2 물질막들이 제거된 영역을 도전 패턴들(303)로 채운다. 도전 패턴들(303)을 채우기 전, 제2 물질막들이 제거된 영역의 표면을 따라 메모리막(M)을 형성할 수 있다. 도전 패턴들(303)을 형성한 후, 평탄화 절연막(351)을 형성하는 후속 공정을 실시할 수 있다.
제1 물질막들이 희생막용 도전물로 형성되고, 제2 물질막들이 도전 패턴용 도전물로 형성된 경우, 슬릿을 통해 제1 물질막들을 선택적으로 제거한다. 이 후, 제1 물질막들이 제거된 영역을 층간 절연 패턴들(301)로 채운다. 층간 절연 패턴들(301)을 형성한 후, 평탄화 절연막(351)을 형성하는 후속 공정을 실시할 수 있다.
상술한 바와 같이 다양한 방식으로 계단형 적층체(ST)를 형성한 후, 계단형 적층체(ST)의 콘택 영역(CR)을 덮는 평탄화 절연막(351)을 형성한다.
이어서, 평탄화 절연막(351) 및 층간 절연 패턴들(301)을 관통하여 콘택 영역(CR)에 배치된 도전 패턴들(303)의 끝단들에 연결된 콘택 플러그들(CTP)을 형성한다. 콘택 플러그들(CTP)은 채널막들(CH)의 연장방향을 따라 연장되며, 평탄화 절연막(351)의 상면 높이로부터 그에 대응하는 도전 패턴들(303) 각각의 상면을 향해 서로 다른 깊이로 형성된다.
이 후, 평탄화 절연막(351) 및 계단형 적층체(ST) 상에 상부 절연막(353)을 형성할 수 있다. 이어서, 상부 절연막(353)을 관통하는 드레인 콘택 플러그들(DCT) 및 비아 패드들(VP)을 형성할 수 있다. 드레인 콘택 플러그들(DCT)은 채널막들(CH)에 연결된다. 비아 패드들(VP)은 계단형 적층체(ST)의 콘택 영역(CR) 상에서 콘택 플러그들(CTP)에 연결된다. 비아 패드들(VP)과 콘택 플러그들(CTP)의 보다 구체적인 연결관계는 도 11a 내지 도 12d를 참조하여 후술하기로 한다.
이어서, S5 단계를 실시한다. S5 단계는 스페이서 패터닝 기술을 이용하여실시되므로 S5 단계에서 형성되는 패턴들의 피치는 노광 해상도 제한보다 작게 형성할 수 있다. S5 단계의 스페이서 패터닝 기술에 적용되는 노광장치는 쌍극자 조명(dipole illumination)을 이용하지 않고, 고리형 조명(annular illumination) 또는 4극자 조명(quadrupole illumination)을 이용한다. 이로써, 스페이서 패터닝 기술을 적용하여 수직 교차하는 패턴들을 동시에 형성할 수 있다.
이하, S5 단계에 대해 보다 구체적으로 설명한다.
도 3a 및 도 3b를 참조하면, 상부 절연막(353) 상에 피식각층인 도전막(361)을 형성한다. 이 후, 도전막(361) 상에 제1 마스크막(363) 및 제2 마스크막(365)을 순차로 적층한다. 제1 마스크막(363)은 도전막(361)에 대한 식각 선택비를 갖는 물질막으로 형성될 수 있다. 제2 마스크막(365)는 제1 마스크막(363)에 대한 식각 선택비를 갖는 물질막으로 형성될 수 있다.
이어서, 제2 마스크막(365) 상에 제1 희생 패턴들(367A) 및 제2 희생 패턴들(367B)을 형성한다. 제1 희생 패턴들(367A)은 제1 방향(y방향)을 따라 연장되며, 계단형 적층체(ST)의 메모리 어레이 영역(MR) 상에 배치된다. 제2 희생 패턴들(367B)은 제1 방향에 교차되는 제2 방향(x방향)을 따라 연장되며, 계단형 적층체(ST)의 콘택 영역(CR) 상에 배치된다. 제1 방향(y방향) 및 제2 방향(x방향)은 수직 교차할 수 있다. 제1 및 제2 희생 패턴들(367A, 367B)은 노광장치를 이용하여 형성된 포토레지스트 패턴들(미도시)을 식각 베리어로 이용한 식각 공정으로 패터닝될 수 있다. 이에 따라, 제1 및 제2 희생 패턴들(367A, 367B)을 형성하기 전, 노광 장치를 이용하여 포토레지스트 패턴들을 형성한다. 포토레지스트 패턴들은 제1 희생 패턴들(367A)이 형성되는 영역을 정의하는 제1 포토레지스트 패턴들과, 제2 희생 패턴들(367B)이 형성되는 영역을 정의하는 제2 포토레지스트 패턴들로 구분될 수 있다. 제1 및 제2 포토레지스트 패턴들은 수직 교차하는 방향을 따라 연장될 수 있다. 수직 교차하는 방향을 따라 연장된 제1 및 제2 포토레지스트 패턴들을 안정적으로 구현하기 위해, 본 발명은 고리형 조명(annular illumination) 또는 4극자 조명(quadrupole illumination)을 포함하는 노광 장치를 이용한다.
상술한 제1 및 제2 포토레지스트 패턴들을 이용하여 제1 및 제2 희생 패턴들(367A, 367B)을 패터닝 한 후, 제1 및 제2 포토레지스트 패턴들을 제거할 수 있다.
이어서, 제1 및 제2 희생 패턴들(367A, 367B) 각각의 측벽을 감싸는 스페이서막(369)을 형성한다. 스페이서막(369)은 제1 및 제2 희생 패턴들(367A, 367B)에 의해 정의된 단차를 따라 산화막을 형성한 후, 제1 및 제2 희생 패턴들(367A, 367B)의 상면이 노출되도록 산화막을 에치백 공정으로 식각하여 형성할 수 있다. 스페이서막(369)을 위한 산화막은 제1 희생 패턴들(367A) 사이의 공간과 제2 희생 패턴들(367B) 사이의 공간을 완전히 채우지 않고 제1 및 제2 희생 패턴들(367A, 367B)의 표면을 따라 형성될 수 있는 저온 산화막(LTO; Low Temperature Oxide)일 수 있다. 저온 산화막은 0℃ 내지 200℃의 온도 범위에서 증착될 수 있다. 이외에도 스페이서막(369)을 위한 물질막은 단차를 유지시킬 수 있는 다양한 방식 및 다양한 물질로 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 및 제2 희생 패턴들(367A, 367B)을 선택적으로 제거한다.
도 5a 및 도 5b를 참조하면, 스페이서막(369)의 양단부를 노출시키는 포토레지스트 패턴(371)을 형성한다.
도 6a 및 도 6b를 참조하면, 포토레지스트 패턴(371)을 마스크로 스페이서막(369)의 양단부를 제거하여 스페이서막(369)을 제1 스페이서 패턴들(369A)과 제2 스페이서 패턴들(369B)로 분리한다. 제1 스페이서 패턴들(369A)은 계단형 적층체(ST)의 메모리 셀 어레이 영역(MR) 상에 배치되며, 제1 방향(y방향)을 따라 연장되는 라인 패턴들이다. 제2 스페이서 패턴들(369B)은 계단형 적층체(ST)의 콘택 영역(CR) 상에 배치되며, 제2 방향(x방향)을 따라 연장되는 라인 패턴들이다. 메모리 어레이 영역(MR)을 향하는 제2 스페이서 패턴들(369B)의 일단들은 중앙으로 갈수록 메모리 어레이 영역(MR)을 향하여 더 돌출되게 형성될 수 있다. 이러한 제2 스페이서 패턴들(369B)의 형태에 의해 후속 공정에서 패드 마스크 패턴들을 제2 스페이서 패턴들(369B) 상에 효율적으로 배치시킬 수 있다.
도 7a 및 도 7b를 참조하면, 메모리 어레이 영역(MR)을 향하는 제2 스페이서 패턴들(369B)의 일단들에 패드 마스크 패턴들(375)을 중첩시킨다. 패드 마스크 패턴들(375)은 포토리소그래피 공정을 이용하여 형성된 포토레지스트 패턴일 수 있다. 패드 마스크 패턴들(375)의 폭은 제2 스페이서 패턴들(369B)의 폭보다 넓게 형성될 수 있다. 패드 마스크 패턴들(375)은 제2 스페이서 패턴들(369B)의 일단들에 연결되어 제2 스페이서 패턴들(369B)의 연장 방향(x방향)에 교차하는 제1 방향(y방향)을 따라 연장될 수 있다.
상술한 패드 마스크 패턴들(375)을 형성하기 전, 제2 마스크막(365) 상에 제1 및 제2 스페이서 패턴들(369A, 369B)을 덮도록 스핀온카본막(371)이 더 형성될 수 있다. 이 후, 스핀온카본막(371) 상에 다기능하드마스크막(MFHM;Multi Function Hard Mask)(373)을 형성할 수 있다.
도 7c를 참조하면, 패드 마스크 패턴들(도 7b의 375)을 식각 베리어로 이용한 식각 공정으로 다기능하드마스크막(도 7b의 373)과 스핀온카본막(도 7b의 371)을 식각한다. 이로써, 다기능하드마스크패턴들(373A)과 스핀온카본패턴들(371A)이 형성될 수 있다. 이 과정에서, 제1 및 제2 스페이서 패턴들(369A, 369B)이 일부 식각될 수 있으며, 패드 마스크 패턴들(375)이 제거될 수 있다.
도 7d를 참조하면, 제1 및 제2 스페이서 패턴들(도 7c의 369A, 369B), 다기능하드마스크패턴들(도 7c의 373A)과 스핀온카본패턴들(도 7c의 371A)을 식각 베리어로 이용한 식각 공정으로 제2 마스크막(도 7c의 365)을 식각하여 제2 마스크 패턴들(365A)을 형성한다.
이 후, 제1 및 제2 스페이서 패턴들(도 7c의 369A, 369B), 다기능하드마스크패턴들(도 7c의 373A)과 스핀온카본패턴들(도 7c의 371A)을 제거하고, 제2 마스크 패턴들(365A)을 식각 베리어로 이용한 식각 공정으로 제1 마스크막(도 7c의 363)을 식각한다. 이로써, 제1 마스크 패턴들(363A)이 형성된다.
제1 마스크 패턴들(363A)은 제1 및 제2 스페이서 패턴들(도 7a의 369A, 369B)에 대응되는 라인부들과 패드 마스크 패턴들(도 7a의 375)에 대응되는 패드부들을 포함할 수 있다.
제2 마스크 패턴들(365A)은 제1 마스크 패턴들(363A) 형성 후 제거될 수 있다.
도 8a 및 도 8b를 참조하면, 제1 마스크 패턴들(도 7d의 363A)을 식각 베리어로 이용한 식각 공정으로 도전막(도 7d의 361)을 식각하여 비트 라인들(361BL), 콘택 패드들(361PAD), 및 연결 라인들(361LL)을 형성한다. 이 후, 제1 마스크 패턴들(도 7d의 363A)을 제거할 수 있다.
비트 라인들(361)은 제1 스페이서 패턴들(도 7a의 369A)에 의해 정의된다. 연결 라인들(361LL)은 제2 스페이서 패턴들(도 7a의 369B)에 의해 정의된다. 콘택 패드들(361PAD)은 패드 마스크 패턴들(도 7a의 375)에 의해 정의된다.
비트 라인들(361BL), 콘택 패드들(361PAD), 및 연결 라인들(361LL)의 레이아웃은 도 1b에서 상술한 바와 동일하다.
도 9는 본 발명의 일 실시 예에 따른 스트레이트 타입의 메모리 스트링 구조를 나타내는 사시도이다. 설명의 편의를 위해, 도 9에 절연막과 메모리막을 도시하지 않았다.
도 9를 참조하면, 메모리 스트링은 스트레이트 타입의 채널막(CH)을 따라 형성될 수 있다. 스트레이트 타입의 메모리 스트링은 소스 영역을 포함하는 반도체 기판(SUB)과 비트 라인(BL) 사이에 전기적으로 연결될 수 있다. 반도체 기판(SUB)과 비트 라인(BL) 사이에 도전 패턴들(LSL, WL, USL)이 이격되어 적층된다. 도전 패턴들(LSL, WL, USL)은 슬릿에 의해 분리될 수 있다.
소스 영역을 포함하는 반도체 기판(SUB)은 채널막(CH)의 하단에 직접 연결될 수 있다. 소스 영역은 반도체 기판(SUB) 내에 불순물을 주입하여 형성되거나, 반도체 기판(SUB) 상에 도프트 실리콘막을 증착하여 형성될 수 있다.
도전 패턴들(LSL, WL, USL)은 적어도 하나의 하부 셀렉트 라인(LSL), 하부 셀렉트 라인(LSL) 상에 배치된 워드 라인들(WL), 및 워드 라인들(WL) 상에 배치된 적어도 하나의 상부 셀렉트 라인(USL)을 포함할 수 있다. 여기서, 워드 라인들(WL)은 플레이트 형태로 형성되고, 하부 및 상부 셀렉트 라인들(LSL, USL) 중 어느 하나는 라인 형태로 형성될 수 있다. 또는 워드 라인들(WL)과, 하부 및 상부 셀렉트 라인들(LSL, USL)은 라인 형태로 형성될 수 있다.
채널막(CH)은 도전 패턴들(LSL, WL, USL)을 관통한다. 채널막(CH)과 도전 패턴들(LSL, WL, USL) 사이에 메모리막이 형성될 수 있다. 채널막(CH)은 비트 라인(BL)에 전기적으로 연결된다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 하부 셀렉트 트랜지스터, 메모리 셀들, 적어도 하나의 상부 셀렉트 트랜지스터가 하나의 메모리 스트링을 구성하며, 일렬로 배열된다. 도 9에 도시된 메모리 스트링 구조는 도 1a 내지 도 1c에서 상술한 메모리 어레이 영역(MR)에 형성될 수 있으며, 도 9에 도시된 도전 패턴들(LSL, WL, USL)은 도 1a 내지 도 1c에서 상술한 도전 패턴들(CP1 내지 CPn)에 대응된다.
상술한 메모리 스트링은 도 2 내지 도 8b에서 상술한 공정을 이용하여 소스 영역을 포함하는 반도체 기판(SUB) 상에 형성될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 U자형 메모리 스트링 구조를 나타내는 사시도이다. 설명의 편의를 위해, 도 10에 절연막과 메모리막을 도시하지 않았다.
도 10을 참조하면, 메모리 스트링은 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결된 채널막(CH)을 따라 배열될 수 있다. 도 10에 도시된 채널막(CH)은 U자형이지만, 채널막(CH)는 W자형 등 다양한 형태로 형성될 수 있다. 비트 라인(BL)과 공통 소스 라인(CSL)은 서로 다른 층에 이격된다. 예를 들어, 공통 소스 라인(CSL)은 비트 라인(BL) 하부에 배치될 수 있다. 비트 라인(BL)과 공통 소스 라인(CSL)은 도전물로 형성된다.
비트 라인(BL)과 공통 소스 라인(CSL) 하부에 파이프 게이트(PG)가 배치될 수 있다. 파이프 게이트(PG)는 도전물로 형성된다.
파이프 게이트(PG) 상에는 드레인측 적층체(ML_D) 및 소스측 적층체(ML_S)가 배치될 수 있다. 드레인측 적층체(ML_D) 및 소스측 적층체(ML_S)는 비트 라인(BL)과 공통 소스 라인(CSL) 하부에 배치된다. 드레인측 적층체(ML_D) 및 소스측 적층체(ML_S)는 슬릿에 의해 전기적으로 분리될 수 있으며, 슬릿을 사이에 두고 마주한다. 드레인측 적층체(ML_D) 또는 소스측 적층체(ML_S)는 도 1a 내지 도 1c에서 상술한 계단형 적층체에 대응된다.
드레인측 적층체(ML_D)는 서로 이격되어 적층된 드레인측 도전 패턴들(WL_D, DSL)을 포함한다. 소스측 적층체(ML_S)는 서로 이격되어 적층된 소스측 도전 패턴들(WL_S, SSL)을 포함한다. 드레인측 도전 패턴들(WL_D, DSL)은 적어도 하나의 드레인 셀렉트 라인(DSL), 및 드레인 셀렉트 라인(DSL)과 파이프 게이트(PG) 사이의 드레인측 워드 라인들(WL_D)을 포함한다. 소스측 도전 패턴들(WL_S, SSL)은 적어도 하나의 소스 셀렉트 라인(SSL), 및 소스 셀렉트 라인(SSL)과 파이프 게이트(PG) 사이의 소스측 워드 라인들(WL_S)을 포함한다.
채널막(CH)은 드레인측 적층체(ML_D)를 관통하는 드레인측 채널막(D_CH), 소스측 적층체(ML_S)를 관통하는 소스측 채널막(S_CH), 및 파이프 게이트(PG)를 관통하여 드레인측 채널막(D_CH) 및 소스측 채널막(S_CH)을 연결하는 파이프 채널막(P_CH)을 포함할 수 있다. 채널막(CH)의 외벽은 메모리막(미도시)으로 둘러싸일 수 있다. 드레인측 채널막(D_CH)은 비트 라인(BL)에 전기적으로 연결될 수 있다. 소스측 채널막(S_CH)은 공통 소스 라인(CSL)에 전기적으로 연결될 수 있다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 드레인 셀렉트 트랜지스터, 드레인측 메모리 셀들, 파이프 트랜지스터, 소스측 메모리 셀들, 적어도 하나의 소스 셀렉트 트랜지스터가 하나의 메모리 스트링을 구성하며, U형태로 배열된다. 도 10에 도시된 메모리 스트링 구조는 도 1a 내지 도 1c에서 상술한 메모리 어레이 영역(MR)에 형성될 수 있으며, 도 10에 도시된 드레인측 도전 패턴들(WL_D, DSL) 또는 소스측 도전 패턴들(WL_S, SSL)은 도 1a 내지 도 1c에서 상술한 도전 패턴들(CP1 내지 CPn)에 대응된다.
상술한 메모리 스트링은 도 2 내지 도 8b에서 상술한 공정을 이용하여 형성될 수 있다. 다만, 도 10에 도시된 메모리 스트링을 형성하기 위해, 계단형 적층체를 형성하기 전, 희생막으로 매립된 파이프 홀을 포함하는 파이프 게이트(PG)를 먼저 형성하고, 파이프 게이트(PG) 상에서 도 2 내지 도 8b에서 상술한 공정들이 진행될 수 있다. 채널막(CH)을 형성하는 과정에서 파이프 홀을 매립하는 희생막이 제거된 후, 파이프 홀이 파이프 채널막(P_CH)으로 채워진다. 또한, 도 10에 도시된 메모리 스트링을 형성하기 위해, 스페이서 패터닝 공정을 실시하기 전, 공통 소스 라인(CSL)을 형성하는 단계를 더 실시할 수 있다.
이하, 도 11a 내지 도 11c를 참조하여, 도 10에 도시된 메모리 스트링에 연결되는 상부 구조들(비아 패드, 콘택 플러그, 공통 소스 라인, 비트 라인, 연결 라인, 콘택 패드 등)의 일례를 설명하고, 도 12a 내지 도 12d를 참조하여 상부 구조들의 제조 방법 일례를 설명한다.
도 11a 내지 도 11c는 도 10에 도시된 채널막 상부에 형성되는 구조들과, 콘택 플러그들 상부에 형성되는 구조들을 설명하기 위한 단면도들이다. 특히, 도 11a은 메모리 어레이 영역을 도시한 것이고, 도 11b 및 도 11c는 콘택 영역을 도시한 것이다.
도 11a를 참조하면, 소스측 채널막(S_CH) 및 드레인측 채널막(D_CH)이 관통하는 적층체의 최상층 패턴(예를 들어, 층간 절연 패턴(ILD))상에 제1 상부 절연막(593)이 형성될 수 있다. 제1 상부 절연막(593) 내부에 소스측 채널막(S_CH)에 연결된 공통 소스 라인(623CSL)과 드레인측 채널막(D_CH)에 연결된 제1 드레인 콘택 플러그(623DCT1)가 매립될 수 있다.
상술한 제1 상부 절연막(539) 상에 제2 상부 절연막(595)이 형성될 수 있다. 제2 상부 절연막(595) 내부에 제1 드레인 콘택 플러그(623DCT1)에 연결된 비트 라인 콘택 플러그(625BCT)가 매립될 수 있다.
상술한 제2 상부 절연막(595) 상에 비트 라인 콘택 플러그(625BCT)에 연결된 비트 라인(627BL)이 형성될 수 있다.
상기에서 제1 상부 절연막(593) 하부에 제3 상부 절연막(591)이 더 형성될 수 있다. 제3 상부 절연막(591) 내부에 소스측 채널막(S_CH)과 공통 소스 라인(CSL) 사이에 연결된 소스 콘택 플러그(621SCT)와 드레인측 채널막(D_CH)과 제1 드레인 콘택 플러그(623DCT1) 사이에 연결된 제2 드레인 콘택 플러그(621DCT2)가 매립될 수 있다.
상술한 구조에 따르면, 비트 라인(627BL)과 드레인측 채널막(D_CH) 사이에 제1 드레인 콘택 플러그(623DCT1) 및 비트 라인 콘택 플러그(625BCT)가 배치되고, 제1 드레인 콘택 플러그(623DCT1)와 드레인측 채널막(D_CH) 사이에 제2 드레인 콘택 플러그(621DCT2)가 더 배치될 수 있다. 이에 따라, 비트 라인(627BL)은 제1 및 제2 드레인 콘택 플러그(623DCT1, 621DCT2) 및 비트 라인 콘택 플러그(625BCT)를 경유하여 드레인측 채널막(D_CH)에 전기적으로 연결될 수 있다.
도 11b 및 도 11c를 참조하면, 제1 내지 제3 상부 절연막(593, 595, 591)은 콘택 영역(도 1a 내지 도 1c의 CR)으로 연장될 수 있다. 제1 내지 제3 상부 절연막(593, 595, 591)은 콘택 영역에서 평탄화 절연막(551) 상에 형성될 수 있다. 평탄화 절연막(551) 내에는 도 1c에서 상술하였듯, 도전 패턴들의 끝단들에 연결된 콘택 플러그들(CTP1, CTP2)이 매립된다. 설명의 편의를 위해, 콘택 플러그들(CTP1, CTP2)을 제1 콘택 플러그들(CTP1)과 제2 콘택 플러그들(CTP2)로 구분한다. 제1 콘택 플러그들(CTP1)은 도 10에 도시된 드레인측 적층체 및 소스측 적층체의 도전 패턴들 중 공통 소스 라인에 인접하게 배치된 상부 도전 패턴들에 연결된 것으로 정의하고, 제2 콘택 플러그들(CTP2)은 도 10에 도시된 파이프 게이트와 상부 도전 패턴들 사이에 배치된 하부 도전 패턴들에 연결된 것으로 정의한다.
콘택 영역에 제3 상부 절연막(591)이 형성된 경우, 제3 상부 절연막(591) 내부에 제1 콘택 플러그들(CTP1)에 연결된 제1 플러그 패드들(621P1) 및 제2 콘택 플러그들(CTP2)에 연결된 제2 플러그 패드들(621P2)이 매립될 수 있다. 제1 및 제2 플러그 패드들(621P1, 621P2)은 제1 및 제2 콘택 플러그들(CTP1, CTP2)보다 큰 크기로 형성되어 콘택 마진을 확보할 수 있다. 제1 및 제2 플러그 패드들(621P1, 621P2)은 제2 드레인 콘택 플러그(621DCT2) 및 소스 콘택 플러그(621SCT)과 동일 레벨에 형성될 수 있다.
콘택 영역의 제1 상부 절연막(593) 내부에 제1 콘택 플러그들(CTP1)에 연결된 제1 그룹의 비아 패드들(623GVP1)이 매립될 수 있다. 제1 그룹의 비아 패드들(623GVP1)은 제1 플러그 패드들(621P1)을 경유하여 제1 콘택 플러그들(CTP1)에 연결될 수 있다. 콘택 영역의 제2 상부 절연막(595) 내부에 제1 그룹의 비아 패드들(623GVP1)에 연결된 제2 그룹의 비아 패드들(625GVP2)이 매립될 수 있다. 제2 그룹의 비아 패드들(625GVP2) 상에 제1 연결 라인들(도 12d의 627LL1)로부터 연장된 콘택 패드들(627PAD)이 연결될 수 있다.
콘택 영역의 제1 상부 절연막(593) 내부에 제2 콘택 플러그들(CTP2)에 연결된 제2 연결 라인들(623LL2)이 매립될 수 있다. 제2 연결 라인들(623LL2)은 제2 플러그 패드들(621P2)을 경유하여 제2 콘택 플러그들(CTP2)에 연결될 수 있다. 제2 연결 라인들(623LL2) 상부에 제2 상부 절연막(595)이 배치될 수 있다.
상기에서, 제1 그룹의 비아 패드들(623GVP1) 및 제2 연결 라인들(623LL2)은 공통 소스 라인(623CSL)과 동일 레벨에 형성될 수 있다. 제2 그룹의 비아 패드들(625GVP2)은 비트 라인 콘택 플러그(625BCT)와 동일 레벨에 형성될 수 있다. 콘택 패드들(627PAD)과 제1 연결 라인들(도 12d의 627LL1)은 비트 라인(627BL)과 동일 레벨에 형성될 수 있다. 제1 연결 라인들 및 제2 연결 라인들(623LL2)은 주변 영역으로 연장되어 주변 영역에 배치되는 스위칭 소자에 연결될 수 있다. 제1 연결 라인들은 비트 라인들(627BL)과 동일 레벨에 배치되고, 노광 해상도 제한보다 작은 크기로 형성되고, 스페이서 패터닝 기술을 이용하여 비트 라인들(627BL)과 동시에 형성될 수 있다.
도 12a 내지 도 12d는 도 11a 내지 도 11c에 도시된 구조들과 그 제조 방법을 설명하기 위한 평면도들이다. 도 12a 내지 도 12d는 하나의 메모리 블록을 구성하는 계단형 적층체들의 콘택 영역을 도시한 것이다. 설명의 편의를 위해, 도 12a 내지 도 12d에 절연막들을 도시하지 않았다.
도 12a를 참조하면, 메모리 블록(MB)을 구성하는 계단형 적층체들(ST1, ST2)은 슬릿을 통해 분리되며, 제1 방향(y 방향)을 따라 배열될 수 있다. 계단형 적층체들(ST1, ST2)은 도 10에 도시된 드레인측 적층체 또는 소스측 적층체일 수 있다. 계단형 적층체들(ST1, ST2) 각각은 끝단들이 노출되도록 계단형을 이루며 순차로 적층된 제1 내지 제n(여기서, n은 자연수)층의 도전 패턴들(CP1 내지 CPn)을 포함한다. 도전 패턴들(CP1 내지 CPn)은 제1 방향(y방향)에 교차되는 제2 방향(x방향)을 따라 메모리 셀 어레이 영역으로 연장될 수 있다. 메모리 셀 어레이 영역의 구조는 도 10을 참조한다.
계단형 적층체들(ST1, ST2)은 메모리 블록(MB)의 최외곽에 배치된 제1 계단형 적층체들(ST1)과 제1 계단형 적층체들(ST1) 사이에 배치된 제2 계단형 적층체들(ST2)을 포함한다. 제1 및 제2 계단형 적층체들(ST1, ST2) 각각의 도전 패턴들(CP1 내지 CPn) 중 제n 내지 제k(여기서, k는 n보다 작은 자연수)층의 상부 도전 패턴들(CPn 내지 CPk)의 끝단들에 제1 콘택 플러그들(도 11b의 CPT1) 및 제1 플러그 패드들(621P1)이 연결될 수 있다. 제1 콘택 플러그들은 제1 플러그 패드들(621P1) 하부에 중첩될 수 있다. 제1 및 제2 계단형 적층체들(ST1, ST2) 각각의 도전 패턴들(CP1 내지 CPn) 중 제k-1 내지 제1 층의 하부 도전 패턴들(CPk-1 내지 CP1)의 끝단들에 제2 콘택 플러그들(도 11c의 CPT2) 및 제2 플러그 패드들(621P2)이 연결될 수 있다. 제2 콘택 플러그들은 제2 플러그 패드들(621P2) 하부에 중첩될 수 있다.
상기에서, 제1 콘택 플러그들 및 제1 플러그 패드들(621P1)은 제1 그룹의 플러그들(G1P)과 제2 그룹의 플러그들(G2P)을 포함한다. 제1 그룹의 플러그들(G1P)은 제1 계단형 적층체들(ST1)의 제n 내지 제k 층의 도전 패턴들(CPn 내지 CPk)의 끝단들에 연결된 제1 콘택 플러그들과 제1 플러그 패드들(621P1)을 포함한다. 제2 그룹의 플러그들(G2P)은 제2 계단형 적층체들(ST2)의 제n 내지 제k 층의 도전 패턴들(CPn 내지 CPk)의 끝단들에 연결된 제1 콘택 플러그들과 제1 플러그 패드들(621P1)을 포함한다.
도 11a, 도 11b, 도 11c, 도 12a를 참조하면, 제1 및 제2 콘택 플러그들(CTP1)은 슬릿을 통해 분리된 계단형 적층체들(ST1, ST2)을 형성하고, 평탄화 절연막(551)을 형성한 후 형성될 수 있다. 계단형 적층체들(ST1, ST2)은 소스측 적층체(도 10의 ML_S)와 드레인측 적층체(도 10의 ML_D)를 포함할 수 있다. 소스측 적층체는 소스측 채널막(S_CH)을 감싸고, 메모리 셀 어레이 영역으로부터 콘택 영역으로 연장될 수 있다. 드레인측 적층체는 드레인측 채널막(D_CH)을 감싸며, 메모리 셀 어레이 영역으로부터 콘택 영역으로 연장될 수 있다. 평탄화 절연막(551)은 콘택 영역에서 계단형 적층체들(ST1, ST2)를 덮도록 형성될 수 있다.
제1 및 제2 콘택 플러그들(CTP1, CPT2)은 평탄화 절연막(551)을 관통하여 도전 패턴들(CP1 내지 CPn)의 끝단들에 연결될 수 있도록 도전 패턴들(CP1 내지 CPn)의 적층 방향(z 방향)을 따라 연장될 수 있다.
제1 및 제2 플러그 패드들(621P1, 621P2)은 평탄화 절연막(551) 상에 제3 상부 절연막(591)을 형성한 후, 제3 상부 절연막(591)을 관통하도록 형성될 수 있다. 제3 상부 절연막(591)을 관통하는 소스 콘택 플러그(621SCT) 및 제2 드레인 콘택 플러그(621DCT2)는 제1 및 제2 플러그 패드들(621P1, 621P2)과 동시에 형성될 수 있다.
도 12b를 참조하면, 제1 그룹의 플러그들(도 12a의 G1P) 및 제2 그룹의 플러그들(도 12a의 G2P) 상에 제1 그룹의 비아 패드들(623GVP1)이 연결되고, 제2 플러그 패드들(도 12a의 621P2) 상에 제2 연결 라인들(623LL2)이 연결될 수 있다. 제1 및 제2 플러그 패드들(도 12a의 621P1, 621P2)이 형성되지 않은 경우, 제1 그룹의 비아 패드들(623GVP1)은 제1 플러그 패드들(도 12a의 621P1)을 경유하지 않고, 제1 콘택 플러그들(도 11b의 CTP1)에 직접 접촉될 수 있다. 또한, 제2 연결 라인들(623LL2)은 제2 콘택 플러그들(도 11c의 CTP2)에 직접 접촉될 수 있다.
제1 그룹의 비아 패드들(623GVP1)은 제1 비아 패드들(623VP1) 및 제2 비아 패드들(623VP2)을 포함할 수 있다. 제1 비아 패드들(623VP1)은 제1 계단형 적층체들(도 12a의 ST1)의 제n 내지 제k 층의 도전 패턴들(도 12a의 CPn 내지 CPk)의 끝단들에 연결된 제1 그룹의 플러그들(도 12a의 G1P)에 연결된다. 제2 비아 패드들(623VP2)은 제2 계단형 적층체들(도 12a의 ST2)의 제n 내지 제k 층의 도전 패턴들(도 12a의 CPn 내지 CPk)의 끝단들에 연결된 제2 그룹의 플러그들(도 12a의 G2P)에 연결된다. 제2 비아 패드들(623VP2)은 제2 그룹의 플러그들(도 12a의 G2P) 상에 연결되어 제1 비아 패드들(623VP1) 사이로 연장될 수 있고, 제1 계단형 적층체들(도 12a의 ST1)에 중첩될 수 있다. 이 경우, 제2 비아 패드들(623VP2)은 L자형으로 형성될 수 있다.
제2 연결 라인들(623LL2)은 제1 그룹의 라인들(623LL2A) 및 제2 그룹의 라인들(623LL2B)을 포함한다. 제1 그룹의 라인들(623LL2A)은 제1 및 제2 계단형 적층체들(도 12a의 ST1, ST2) 상에서 직선형으로 형성되고, 제1 및 제2 계단형 적층체들(도 12a의 ST1, ST2)의 제1 층의 도전 패턴들(도 12a의 CP1) 끝단에 중첩된다. 제2 그룹의 라인들(623LL2B) 각각은 직선부와 직선부로부터 연장된 연장부를 갖는다. 직선부는 제1 그룹의 라인들(623LL2A) 사이에 배치되어 제1 그룹의 라인들(623LL2A)에 평행하다. 연장부는 직선부로부터 제1 및 제2 계단형 적층체들(도 12a의 ST1, ST2)의 제2 내지 k-1층의 도전 패턴들(도 12a의 CP2 내지 CPk-1) 중 어느 하나의 끝단들을 향해 연장된다.
도 11a, 도 11b, 도 11c, 도 12b를 참조하면, 공통 소스 라인(623CSL), 제1 드레인 콘택 플러그(623DCT1), 제1 그룹의 비아 패드들(623GVP1) 및 제2 연결 라인들(623LL2)은 동시에 형성될 수 있다. 예를 들어, 도 12a에 도시된 중간 구조물 상에 제1 및 제2 적층체들(도 12a의 ST1, ST2) 및 평탄화 절연막(551)을 덮는 제1 상부 절연막(593)을 형성한다. 이 후, 제1 상부 절연막(593)을 관통하는 공통 소스 라인(623CSL), 제1 드레인 콘택 플러그(623DCT1), 제1 그룹의 비아 패드들(623GVP1) 및 제2 연결 라인들(623LL2)을 형성한다. 이로써, 동일 레벨에서 제1 상부 절연막(593) 내부에 매립된 공통 소스 라인(623CSL), 제1 드레인 콘택 플러그(623DCT1), 제1 그룹의 비아 패드들(623GVP1) 및 제2 연결 라인들(623LL2)이 형성된다.
도 12c를 참조하면, 제1 그룹의 비아 패드들(623GVP1) 상에 제2 그룹의 비아 패드들(또는 제3 비아 패드들; 625GVP2)이 연결될 수 있다. 제2 그룹의 비아 패드들(625GVP2)은 제1 계단형 적층체들(도 12a의 ST1)에 중첩되어 제1 계단형 적층체들(도 12a의 ST1)의 연장방향(x 방향)을 따라 배열된다.
도 11a, 도 11b, 도 11c, 도 12c를 참조하면, 비트 라인 콘택 플러그(625BCT) 및 제2 그룹의 비아 패드들(625GVP2)은 동시에 형성될 수 있다. 예를 들어, 제1 상부 절연막(593)을 덮는 제2 상부 절연막(595)을 형성한다. 이 후, 제2 상부 절연막(595)을 관통하는 비트 라인 콘택 플러그(625BCT) 및 제2 그룹의 비아 패드들(625GVP2)을 형성한다. 이로써, 동일 레벨에서 제2 상부 절연막(595) 내부에 매립된 비트 라인 콘택 플러그(625BCT) 및 제2 그룹의 비아 패드들(625GVP2)이 형성된다.
도 12d를 참조하면, 제2 그룹의 비아 패드들(625GVP2) 상에 콘택 패드들(627PAD)이 연결될 수 있다. 콘택 패드들(627PAD)은 제1 연결 라인들(627LL1)로부터 연장되어 제1 계단형 적층체들(도 12a의 ST1)에 중첩될 수 있다. 제1 연결 라인들(627LL1)은 제1 방향(y방향)을 따라 이격되고, 제1 방향(y방향)에 교차하는 제2 방향(x 방향)을 따라 직선형으로 연장될 수 있다. 제1 연결 라인들(627LL1)은 제1 계단형 적층체들(도 12a의 ST1)로부터 거리가 멀어질수록 제2 방향(x방향)으로 돌출되게 연장된 일단들을 포함할 수 있다.
상술한 제1 연결 라인들(627LL1)의 구조 및 제2 그룹의 비아 패드들(625GVP2)의 배치 구조에 따르면, 콘택 패드들(627PAD)은 제한된 면적 내에서 효율적으로 배치될 수 있다. 콘택 패드들(627PAD)은 제1 계단형 적층체들(도 12a의 ST1)로부터 거리에 따라 다른 길이로 형성된 제1 연결 라인들(627LL1)의 일단들로부터 제1 방향(y방향)을 따라 제2 그룹의 비아 패드들(625GVP2)을 향해 연장될 수 있다.
도 11a, 도 11b, 도 11c, 도 12d를 참조하면, 비트 라인(627BL), 콘택 패드들(627PAD) 및 제1 연결 라인들(623LL2)은 도 3a 내지 도 8b에서 상술한 스페이서 패터닝 기술을 이용하여 동일 레벨에 동시에 형성될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1a 내지 도 12d에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 13을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
MB: 메모리 블록 ST, ST1, ST2: 계단형 적층체
CP1 내지 CPn: 도전 패턴 MR: 메모리 어레이 영역
CR: 콘택 영역 CH, S_CH, P_CH, D_CH: 채널막
BL, 361BL, 627BL: 비트 라인 CTP, CTP1, CTP2: 콘택 플러그
LL, 361LL, 627LL1, 623LL2: 연결 라인
621P1, 621P2: 패드 플러그 PAD, 361PAD, 627PAD: 콘택 패드
VP, 623VP1, 623VP2, 623GVP1, 623GVP2: 비아 패드
DCT, 621DCT2, 623DCT1: 드레인 콘택 플러그
625BCT: 비트 라인 플러그 151, 351, 551: 평탄화 절연막
153, 353, 591, 593, 595: 상부 절연막
363, 365: 마스크막 367A, 367B; 희생 패턴
369A, 369B: 스페이서 패턴 375: 패드 마스크 패턴
CSL, 623CSL: 공통 소스 라인

Claims (20)

  1. 끝단들이 노출되도록 계단형을 이루며 순차로 적층된 제1 내지 제n(여기서, n은 자연수)층의 도전 패턴들을 포함하고, 슬릿을 통해 분리되며 제1 방향을 따라 배열되어 메모리 블록을 구성하는 제1 및 제2 계단형 적층체들;
    상기 제1 및 제2 계단형 적층체들 상에 배치되고, 상기 제1 방향을 따라 이격되고, 상기 제1 방향에 교차되는 제2 방향을 따라 연장되고, 상기 메모리 블록의 최외곽에 배치된 상기 제1 계단형 적층체들로부터 거리가 멀어질수록 상기 제2 방향으로 돌출되게 연장된 일단들을 포함하는 제1 연결 라인들; 및
    상기 제1 계단형 적층체들에 중첩되도록 상기 제1 연결 라인들의 상기 일단들로부터 상기 제1 방향을 따라 연장된 콘택 패드들을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제n 내지 제k(여기서, k은 n보다 작은 자연수) 층의 도전 패턴들의 상기 끝단들에 연결되고, 상기 도전 패턴들의 적층 방향을 따라 연장된 제1 콘택 플러그들;
    상기 제1 콘택 플러그들 중 상기 제1 계단형 적층체들의 도전 패턴들에 연결된 제1 그룹의 플러그들 상에 연결된 제1 비아 패드들;
    상기 제1 콘택 플러그들 중 상기 제1 계단형 적층체들 사이에 배치된 상기 제2 계단형 적층체들의 도전 패턴들에 연결된 제2 그룹 플러그들 상에 연결되고, 상기 제1 비아 패드들 사이로 연장되고, 상기 제1 비아 패드들과 동일 레벨에 형성된 제2 비아 패드들; 및
    상기 제1 계단형 적층체들에 중첩되어 상기 제1 및 제2 비아 패드들과 상기 콘택 패드들 사이에 연결된 제3 비아 패드들을 더 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제2 비아 패드들은 L자형으로 형성된 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제1 내지 제k-1(여기서, k은 n보다 작은 자연수) 층의 도전 패턴들의 상기 끝단들에 연결되고, 상기 도전 패턴들의 적층 방향을 따라 연장된 제2 콘택 플러그들; 및
    상기 제2 콘택 플러그들 상에 연결되고, 상기 제1 비아 패드들과 동일 레벨에 형성된 제2 연결 라인들을 더 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제2 연결 라인들은
    상기 제1 층의 도전 패턴들의 상기 끝단들에 중첩되어 상기 제1 및 제2 계단형 적층체들 상에서 직선형으로 형성된 제1 그룹의 라인들; 및
    상기 제1 그룹의 라인들에 평행한 직선부와, 상기 직선부로부터 연장되어 상기 제2 내지 제k-1층의 도전 패턴들의 상기 끝단들을 향해 연장된 연장부를 갖는 제2 그룹의 라인들을 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제1 및 제2 계단형 적층체들 중 적어도 어느 하나를 관통하는 소스측 채널막들; 및
    상기 소스측 채널막들에 연결되고, 상기 제2 연결 라인들과 동일 레벨에 형성된 공통 소스 라인을 더 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 및 제2 계단형 적층체들 중 적어도 어느 하나를 관통하는 드레인측 채널막들; 및
    상기 드레인측 채널막들에 연결되고, 상기 제1 방향을 따라 연장되고, 상기 제1 연결 라인들 및 상기 콘택 패드들과 동일 레벨에 형성된 비트 라인들을 더 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제1 연결 라인들 및 상기 비트 라인들은 동일한 피치로 배열된 반도체 장치.
  9. 채널막들을 감싸며 끝단들이 노출되도록 계단형을 이루며 적층된 도전 패턴들을 포함하고, 슬릿을 통해 분리된 계단형 적층체들을 형성하는 단계;
    상기 도전 패턴들의 상기 끝단들에 연결되어 상기 채널막들의 연장 방향을 따라 연장된 제1 및 제2 콘택 플러그들을 형성하는 단계; 및
    스페이서 패터닝 기술(SPT; spacer patterning technology)을 이용하여 상기 채널막들 중 적어도 일부에 연결되고 제1 방향을 따라 연장된 비트 라인들과, 상기 제1 방향에 교차하는 제2 방향을 따라 연장된 제1 연결 라인들과, 상기 제1 연결 라인들로부터 연장되어 상기 제1 콘택 플러그들에 연결된 콘택 패드들을 동시에 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 계단형 적층체들은
    상기 슬릿을 사이에 두고 마주하는 소스측 적층체 및 드레인측 적층체를 포함하고,
    상기 채널막들은 상기 소스측 적층체를 관통하는 소스측 채널막들 및 상기 드레인측 적층체를 관통하는 드레인측 채널막들을 포함하는 반도체 장치의 제조방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 비트 라인들은 상기 드레인측 채널막들에 연결되는 반도체 장치의 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 비트 라인들, 상기 제1 연결 라인들, 및 상기 콘택 패드들을 형성하는 단계 이전,
    상기 소스측 채널막들에 연결되고, 제1 상부 절연막 내에 매립된 공통 소스 라인을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 공통 소스 라인을 형성하는 단계에서,
    상기 제2 콘택 플러그들에 연결되며 상기 제1 상부 절연막 내에 매립된 제2 연결 라인들을 형성하는 반도체 장치의 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 공통 소스 라인을 형성하는 단계에서,
    상기 드레인측 채널막들 상에 연결된 드레인 콘택 플러그들과 상기 제1 콘택 플러그들 상에 연결된 제1 그룹의 비아 패드들을 상기 제1 상부 절연막 내에 매립되게 형성하는 반도체 장치의 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 공통 소스 라인을 형성하는 단계 이 후,
    상기 드레인 콘택 플러그들과 상기 비트 라인들 사이에 배치된 비트 라인 콘택 플러그들과, 상기 제1 그룹의 비아 패드들과 상기 콘택 패드들 사이에 배치된 제2 그룹의 비아 패드들을 상기 제1 상부 절연막을 덮는 제2 상부 절연막 내에 매립되게 형성하는 반도체 장치의 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 스페이서 패터닝 기술을 이용하여 상기 비트 라인들 및 상기 제1 연결 라인들을 형성하는 단계는,
    상기 계단형 적층체들, 및 상기 제1 및 제2 콘택 플러그들 상에 도전막을 형성하는 단계;
    상기 도전막 상에 마스크막을 형성하는 단계;
    상기 제1 방향으로 연장된 제1 희생 패턴 및 상기 제2 방향으로 연장된 제2 희생 패턴을 상기 마스크막 상에 형성하는 단계;
    상기 제1 및 제2 희생 패턴들의 측벽을 따라 스페이서막들을 형성하는 단계;
    상기 제1 및 제2 희생 패턴들을 제거하는 단계;
    상기 스페이서막들의 양단을 제거하여 상기 제1 방향을 따르는 제1 스페이서패턴들과, 상기 제2 방향을 따르는 제2 스페이서 패턴들을 형성하는 단계;
    상기 제1 및 제2 스페이서 패턴들을 식각 베리어로 상기 마스크막을 식각하여 상기 제1 및 제2 스페이서 패턴들에 대응되는 마스크 패턴들을 형성하는 단계; 및
    상기 마스크 패턴들을 식각 베리어로 상기 도전막을 식각하여 상기 비트 라인들 및 상기 제1 연결 라인들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제2 방향은 상기 제1 방향에 수직 교차하는 반도체 장치의 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제1 및 제2 희생 패턴을 형성하는 단계는
    고리형 조명(annular illumination) 또는 4극자 조명(quadrupole illumination)을 이용한 노광장치로 제1 포토레지스트 패턴 및 상기 제1 포토레지스트 패턴에 수직 교차하는 방향을 따라 연장된 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제1 및 제2 포토레지스트 패턴을 식각 베리어로 이용하여 상기 제1 및 제2 희생 패턴을 패터닝하는 단계를 포함하는 반도체 장치의 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 마스크 패턴들을 형성하는 단계 이전,
    상기 제2 스페이서 패턴들 각각의 일단에 중첩되는 패드 마스크 패턴들을 형성하는 단계를 더 포함하고,
    상기 마스크 패턴들은 상기 패드 마스크 패턴들에 대응되는 패드부들을 포함하는 반도체 장치의 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 제2 스페이서 패턴들은 상기 제1 연결 라인들을 정의하고,
    상기 마스크 패턴들의 상기 패드부들은 상기 콘택 패드들을 정의하는 반도체 장치의 제조방법.
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