KR102471620B1 - 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법 - Google Patents

패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법 Download PDF

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Abstract

본 기술은 미세 패턴을 형성할 수 있는 반도체장치의 패턴 형성 방법에 관한 것으로, 본 기술에 따른 패턴 형성 방법은 식각대상층을 형성하는 단계; 라인형성부 및 복수의 패드부를 갖는 예비 패턴을 형성하기 위해, 상기 식각대상층을 식각하는 단계; 상기 패드부와 라인형성부를 횡단하는 복수의 스페이서를 형성하는 단계; 상기 스페이서 상에 상기 패드부를 블록킹하고 상기 라인형성부를 노출시키는 오프닝을 갖는 블록킹층을 형성하는 단계; 및 복수의 라인부를 형성하기 위해, 상기 블록킹층과 스페이서를 배리어로 하여 상기 라인형성부를 식각하는 단계를 포함할 수 있다.

Description

패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법{METHOD OF FORMING A PATTERN AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법에 관한 것이다.
반도체장치 제조 공정시에 복수의 패턴이 형성된다. 일반적인 포토리소그래피 공정에 의해서는 패턴의 임계치수를 최소화하는데 한계가 있다. 이에 따라 포토리소그래피의 임계 해상도(Critical resolution)를 초과하는 임계치수를 실현하는 기술이 필요하다.
본 발명의 실시예들은 미세 패턴을 형성할 수 있는 반도체장치 제조 방법을 제공한다.
본 발명의 실시예에 따른 패턴 형성 방법은 식각대상층을 형성하는 단계; 라인형성부 및 복수의 패드부를 갖는 예비 패턴을 형성하기 위해, 상기 식각대상층을 식각하는 단계; 상기 패드부와 라인형성부를 횡단하는 복수의 스페이서를 형성하는 단계; 상기 스페이서 상에 상기 패드부를 블록킹하고 상기 라인형성부를 노출시키는 오프닝을 갖는 블록킹층을 형성하는 단계; 및 복수의 라인부를 형성하기 위해, 상기 블록킹층과 스페이서를 배리어로 하여 상기 라인형성부를 식각하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 비트라인스택층을 형성하는 단계; 비트라인형성부 및 상기 비트라인형성부로부터 돌출되는 복수의 비트라인패드부를 갖는 예비 비트라인패턴을 형성하기 위해, 상기 비트라인스택층을 식각하는 단계; 상기 비트라인패드부와 비트라인형성부를 횡단하는 복수의 스페이서를 포함하는 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 상기 패드부를 블록킹하고 상기 비트라인형성부를 노출시키는 오프닝을 갖는 블록킹층을 형성하는 단계; 복수의 비트라인부를 형성하기 위해, 상기 블록킹층과 하드마스크층을 배리어로 하여 상기 비트라인형성부를 식각하는 단계; 및 상기 비트라인패드부에 접속되는 콘택플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 셀영역과 주변회로영역을 포함하는 기판 상에 스택층을 형성하는 단계; 상기 주변회로영역에 게이트구조물을 형성하기 위해 상기 스택층의 일부를 식각하는 단계; 상기 셀영역에 비트라인형성부 및 상기 비트라인형성부로부터 돌출되는 복수의 비트라인패드부를 갖는 예비 비트라인패턴을 형성하기 위해, 상기 스택층의 나머지부분을 식각하는 단계; 상기 비트라인패드부와 비트라인형성부를 횡단하는 복수의 스페이서를 포함하는 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 상기 패드부를 블록킹하고 상기 비트라인형성부를 노출시키는 오프닝을 갖는 블록킹층을 형성하는 단계; 복수의 비트라인부를 형성하기 위해, 상기 블록킹층과 하드마스크층을 배리어로 하여 상기 비트라인형성부를 식각하는 단계; 및 상기 비트라인패드부에 접속되는 콘택플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 패턴 형성 방법은 식각대상층을 형성하는 단계; 패드부 및 라인형성부를 갖는 예비패턴을 형성하기 위해, 상기 식각대상층을 식각하는 단계; 및 라인부를 형성하기 위해, 상기 예비패턴의 라인형성부를 식각하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 패턴 형성 방법은 식각대상층을 형성하는 단계; 평판 형상의 예비 패턴을 형성하기 위해, 상기 식각대상층을 식각하는 단계; 상기 예비 패턴 상에 복수의 스페이서를 형성하는 단계; 상기 스페이서의 끝단부를 커버링하는 베이스부, 상기 베이스부로부터 돌출된 패드형상부 및 상기 스페이서의 다른 부분과 예비패턴을 노출시키는 오프닝을 갖는 블록킹층을 형성하는 단계; 및 복수의 라인부 및 복수의 패드부를 형성하기 위해, 상기 블록킹층과 스페이서를 배리어로 하여 상기 예비 패턴을 식각하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 비트라인스택층을 형성하는 단계; 평판 형상의 예비 비트라인패턴을 형성하기 위해, 상기 비트라인스택층을 식각하는 단계; 상기 예비 비트라인패턴 상에 복수의 스페이서를 포함하는 하드마스크층을 형성하는 단계; 상기 스페이서의 끝단부를 커버링하는 베이스부, 상기 베이스부로부터 돌출된 패드형상부 및 상기 스페이서의 다른 부분과 예비비트라인패턴을 노출시키는 오프닝을 갖는 블록킹층을 형성하는 단계; 복수의 비트라인부 및 복수의 비트라인패드부를 형성하기 위해, 상기 블록킹층과 스페이서를 배리어로 하여 상기 예비 비트라인패턴을 식각하는 단계; 및 상기 비트라인패드부에 접속되는 콘택플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 셀영역과 주변회로영역을 포함하는 기판 상에 스택층을 형성하는 단계; 상기 주변회로영역에 게이트구조물을 형성하기 위해 상기 스택층의 일부를 식각하는 단계; 상기 셀영역에 평판 형상의 예비 비트라인패턴을 형성하기 위해, 상기 스택층의 나머지부분을 식각하는 단계; 상기 예비 비트라인패턴 상에 복수의 스페이서를 포함하는 하드마스크층을 형성하는 단계; 상기 스페이서의 끝단부를 커버링하는 베이스부, 상기 베이스부로부터 돌출된 패드형상부 및 상기 스페이서의 다른 부분과 예비비트라인패턴을 노출시키는 오프닝을 갖는 블록킹층을 형성하는 단계; 복수의 비트라인부 및 복수의 비트라인패드부를 형성하기 위해, 상기 블록킹층과 스페이서를 배리어로 하여 상기 예비 비트라인패턴을 식각하는 단계; 및 상기 비트라인패드부에 접속되는 콘택플러그를 형성하는 단계를 포함할 수 있다.
본 기술은 라인부와 패드부를 동시에 형성하므로써 공정을 단순화할 수 있다.
또한, 본 기술은 패드부를 형성하므로 콘택식각시 펀치 마진 및 오버랩마진을 확보할 수 있다.
또한, 본 기술은 패드부를 미리 형성한 후에 라인부를 형성하므로, 패터닝 공정이 용이하다.
또한, 본 기술은 패드부의 크기를 자유롭게 조절 가능하므로, 이웃한 패턴간의 브릿지 마진을 개선할 수 있다.
도 1a 내지 도 1i는 제1실시예에 따른 반도체장치의 패턴 형성 방법을 설명하기 위한 평면도이다.
도 2a 내지 도 2i는 도 1a 내지 도 1i의 A-A'선, B-B'선 및 C-C'선에 따른 단면도이다.
도 3a 내지 도 3i는 제2실시예에 따른 반도체장치의 패턴 형성 방법을 설명하기 위한 평면도이다.
도 4a 내지 도 4i는 도 3a 내지 도 3i의 A-A'선 및 B-B'선에 따른 단면도이다.
도 5a 및 도 5b는 제1실시예에 따른 패드부의 변형예들을 도시한다.
도 6은 제1실시예의 응용예를 도시한 도면이다.
도 7a 및 도 7b는 제1실시예의 응용예에 따른 게이트구조물의 형성 방법을 설명하기 위한 도면이다.
도 8은 제2실시예의 응용예를 도시한 도면이다.
도 9a 및 도 9b는 제2실시예의 응용예에 따른 게이트구조물의 형성 방법을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
우선, 본 발명의 이해를 용이하게 하기 위해, 본 발명의 설명에 앞서, 관련 기술(a related technique)에 대해서 설명한다.
포토리소그래피의 해상도를 초과하는 미세 패턴들을 구현하기 위해, 더블패터닝 기술(Double patterning techique; DPT)이 개발되었다. 더블패터닝기술의 일 예로서 스페이서패터닝기술(Spacer patterning techique; SPT)이 있다. 스페이서패터닝기술에서는, 희생패턴을 형성한 후 희생패턴의 양측벽에 스페이서를 형성한다. 그 후, 희생패턴을 제거하고, 잔류하는 스페이서를 식각마스크로 이용한다. 스페이서패터닝기술은 동일 패턴이 일정한 간격(Interval)으로 반복 배치되는 반복 패턴(repetitive pattern)을 형성하는 경우에 적합하다.
DRAM(Dynamic Random Access Memory) 등의 반도체 장치에서는, 다층 배선 구조가 채용되어 다층 배선 간의 접속에는 콘택플러그가 이용된다. 콘택 플러그의 형성은 하층 배선을 덮도록 형성된 절연층에 콘택홀을 형성한 후, 콘택홀 내에 도전층을 채우므로써 수행된다.
여기서, 콘택홀 형성시, 배선과 오정렬되도록 수행되는 경우, 배선의 하부 물질도 식각될 수 있다. 이를 펀치 효과(punch effect)라고 지칭하며, 펀치효과에 의해 하부 물질이 노출될 수 있다. 위와 같은 콘택홀에 형성된 콘택플러그는 배선 뿐만 아니라 하부 물질((예컨대, 기판)에도 전기적으로 접속된다. 따라서, 콘택플러그와 기판 사이에 누설이 발생된다.
따라서, 본 발명의 실시예들에서 배선, 즉, 패턴은 라인부와 패드부를 포함할 수 있다. 패드부는 라인부의 끝단에 연결될 수 있다. 패드부는 라인부보다 선폭이 더 클 수 있다. 콘택홀이 형성되는 위치에 패드부를 형성하므로써 콘택홀 형성시 하부 물질의 펀치를 방지할 수 있다.
도 1a 내지 도 1i는 제1실시예에 따른 반도체장치의 패턴 형성 방법을 설명하기 위한 평면도이다. 도 2a 내지 도 2i는 도 1a 내지 도 1i의 A-A'선, B-B'선 및 C-C'선에 따른 단면도이다.
도 1a 및 도 2a에 도시된 바와 같이, 기판(11) 상에 식각대상층(101)이 형성될 수 있다. 기판(11)은 싱글층 또는 다층일 수 있다. 기판(11)은 절연층, 도전층, 반도체층 또는 이들의 조합을 포함할 수 있다. 기판(11)은 실리콘기판을 포함할 수 있다. 기판(11)은 STI(Shallow Trench Isolation)가 형성된 실리콘기판을 포함할 수 있다. 식각대상층(101)은 싱글층 또는 다층일 수 있다. 식각대상층(101)은 절연층, 도전층, 반도체층 또는 이들의 조합을 포함할 수 있다. 식각대상층(101)은 금속층을 포함할 수 있다. 식각대상층(101)은 금속층과 절연층의 적층일 수 있다. 다른 실시예에서, 식각대상층(101)은 비트라인구조물을 형성하기 위한 물질일 수 있다. 예를 들어, 식각대상층(101)은 배리어층, 비트라인층 및 하드마스크층의 순서로 적층될 수 있다. 배리어층은 WN, WSiN 또는 이들의 조합을 포함할 수 있다. 비트라인층은 금속층을 포함할 수 있다. 비트라인층은 텅스텐층을 포함할 수 있다. 하드마스크층은 질화물, 산화물, 카본, 폴리실리콘, SOC(Spin On Carbon) 또는 이들의 조합을 포함할 수 있다.
식각대상층(101) 상에 식각마스크층(102)이 형성될 수 있다. 식각마스크층(102)은 포토레지스트를 포함할 수 있다. 다른 실시예에서, 식각마스크층(102)은 식각대상층(101)에 대해 식각선택비를 갖는 물질일 수 있다. 식각마스크층(102)은 질화물, 산화물, 카본, ARC(Anti-Reflection Coating layer), 폴리실리콘, SOC(Spin On carbon) 또는 이들의 조합을 포함할 수 있다. 식각마스크층(102)은 서로 다른 물질들로 이루어진 다층일 수 있다. 식각마스크층(102)은 복수의 제1부분(102A) 및 복수의 제2부분(102B)을 포함할 수 있다. 이웃하는 제1부분(102A)들의 스페이싱, 즉 제2부분(102B)에 의해 식각대상층(101)의 일부가 노출될 수 있다. 식각대상층(101)의 노출부분은 비-패드부일 수 있다. 식각마스크층(102)의 제1부분(102A)에 의해 커버링된 식각대상층(101)의 비-노출부분은 패드부가 형성될 영역일 수 있다. 식각마스크층(102)의 제1부분(102A) 각각은 동일 크기를 가질 수 있다. 식각마스크층(102)의 제2부분(102B) 각각은 동일 크기를 가질 수 있다. 식각마스크층(102)의 제1부분(102A)과 제2부분(102B)은 번갈아가면서 반복적으로 형성될 수 있다. 식각마스크층(102)의 제1부분(102A)과 제2부분(102B)은 연속될 수 있다. 식각마스크층(102)의 제1부분(102A)과 제2부분(102B)은 평면상으로 서로 반대 방향의 사각형상을 가질 수 있다. 예를 들어, 제1부분(102A)은 볼록부일 수 있고, 제2부분(102B)은 오목부일 수 있다. 식각마스크층(102)은 제3부분(102C)을 더 포함할 수 있다. 제3부분(102C)은 평판 형상으로서, 제1부분(102A) 및 제2부분(102B)보다 면적이 클 수 있다. 제3부분(102C)에 의해 식각대상층(101)의 대부분이 커버링될 수 있다. 제3부분(102C)의 끝단에 제1부분(102A) 및 제2부분(102B)이 연결될 수 있다. 식각마스크층(102)의 제1부분(102A)은 제3부분(102C)으로부터 제1방향(Y)으로 돌출될 수 있다. 제1방향(Y)으로 볼 때, 제1부분(102A)은 제3부분(102C)의 양단부로부터 돌출될 수 있으나, 동일 직선 상에 형성되지 않을 수 있다. 따라서, 제1부분(102A)은 제2방향(X)을 따라 서로 교대로 반복적으로 형성될 수 있다. 즉, 제1부분(102A)들은 제2방향(X)을 따라 지그재그 형태로 배치될 수 있다. 제1부분(102A)과 동일하게, 제2부분(102B)도 제1방향(Y)을 따라 동일 직선 상에 형성되지 않을 수 있고, 제2방향(X)을 따라 지그재그 형태로 배치될 수 있다.
도 1b 및 도 2b에 도시된 바와 같이, 예비 패턴(103)이 형성될 수 있다. 예비 패턴(103)을 형성하기 위해, 식각마스크층(102)을 이용하여 식각대상층(102)을 식각할 수 있다. 예비 패턴(103)은 제1부분(103A)과 제2부분(103B)을 포함할 수 있다. 예비 패턴(103)의 제1부분(103A)은 식각마스크층(102)의 제1부분(102A)과 동일한 형상일 수 있다. 예비 패턴(103)의 제2부분(103B)은 식각마스크층(102)의 제2부분(102B)과 동일한 형상일 수 있다. 예비 패턴(103)은 제3부분(103C)을 더 포함할 수 있으며, 예비 패턴(103)의 제3부분(103C)은 식각마스크층(102)의 제3부분(102C)과 동일한 형상일 수 있다.
이웃하는 제1부분(103A)들의 스페이싱, 즉 제2부분(103B)에 의해 기판(11)의 일부가 노출될 수 있다. 예비 패턴(103)의 제1부분(103A)은 패드부에 대응하는 영역일 수 있다. 즉, 예비 패턴(103)의 제1부분(103A)은 도 1i의 패드부(106P)가 될 수 있다. 예비 패턴(103)의 제2부분(103B)은 패드부 사이의 스페이싱일 수 있다. 제1부분(103A) 각각은 동일 크기를 가질 수 있다. 제2부분(103B) 각각은 동일 크기를 가질 수 있다. 제1부분(103A)과 제2부분(103B)은 번갈아가면서 반복적으로 형성될 수 있다. 제1부분(103A)과 제2부분(103B)은 연속될 수 있다. 제1부분(103A)과 제2부분(103B)은 평면상으로 서로 반대 방향의 사각형상을 가질 수 있다. 예를 들어, 제1부분(103A)은 볼록부일 수 있고, 제2부분(103B)은 오목부일 수 있다. 예비 패턴(103)의 제3부분(103C)은 대면적 평판 형상(Plate shape)으로서, 제1부분(103A) 및 제2부분(103B)보다 면적이 클 수 있다. 제3부분(103C)에 의해 기판(11)의 대부분이 커버링될 수 있다. 제3부분(103C)의 끝단에 제1부분(103A) 및 제2부분(103B)이 연결될 수 있다. 제1방향(Y)으로 볼 때, 제1부분(103A)은 제3부분(103C)의 양단부로부터 돌출될 수 있으나, 동일 직선 상에 형성되지 않을 수 있다. 따라서, 제1부분(103A)은 제2방향(X)을 따라 서로 교대로 반복적으로 형성될 수 있다. 즉, 제1부분(103A)들은 제2방향(X)을 따라 지그재그 형태로 배치될 수 있다. 제1부분(103A)과 동일하게, 제2부분(103B)도 제1방향(Y)을 따라 동일 직선 상에 형성되지 않을 수 있고, 제2방향(X)을 따라 지그재그 형태로 배치될 수 있다.
예비 패턴의 제3부분(103C)은 라인부가 형성될 부분일 수 있다. 이를 라인형성부(Line forming portion) 또는 라인예정부라고 지칭할 수 있다. 본 실시예가 비트라인구조물 형성 방법에 적용되는 경우, 비트라인형성부라고 지칭할 수 있다. 다라서, 예비 패턴 형성시 비트라인패드부를 미리 형성할 수 있고, 비트라인부는 후속 공정에서 형성할 수 있다.
다음으로, 식각마스크층(102)이 제거될 수 있다.
위와 같이, 예비 패턴(103)은 싱글 마스크 및 식각 공정에 의해 형성될 수 있다. 또한, 예비 패턴(103) 형성시 패드부에 대응하는 제1부분(103A)을 먼저 형성할 수 있다. 후술하겠지만, SPT 공정 및 블록킹층을 이용하여 라인부를 형성할 수 있다.
도 1c 및 도 2c에 도시된 바와 같이, 하드마스크층(104)이 형성될 수 있다. 하드마스크층(104)은 예비 패턴(103)에 대해 식각선택비를 갖는 물질일 수 있다. 하드마스크층(104)은 질화물, 산화물, 카본, 폴리실리콘, SOC 또는 이들의 조합을 포함할 수 있다. 하드마스크층(104)은 서로 다른 물질들로 이루어진 다층일 수 있다. 하드마스크층(104)은 바텀층(104B)과 탑층(104T)을 포함할 수 있다. 바텀층(104B)은 예비 패턴(103)의 제2부분(103B)을 채우면서 예비 패턴(103)의 제1부분(103A)을 커버링할 수 있다. 탑층(104T)은 바텀층(104B) 상에 형성될 수 있다. 바텀층(104B)과 탑층(104T)은 서로 다른 물질일 수 있다. 탑층(104T)은 바텀층(104B)에 대해 식각선택비를 갖는 물질일 수 있다.
후속하여, 도 1d, 도 1e, 도 2d 및 도 2e에 도시된 바와 같이, SPT(Spacer Pattering Technology) 공정이 수행될 수 있다.
도 1d 및 도 2d에 도시된 바와 같이, 복수의 희생패턴(104L)이 형성될 수 있다. 복수의 희생패턴(104L)은 하드마스크층(104)의 탑층(104T)을 식각하여 형성될 수 있다. 복수의 희생패턴(104L)은 라인형상일 수 있다. 희생패턴(104L) 사이에 바텀층(104B)의 일부가 노출될 수 있다. 희생패턴(104L)은 제1방향(Y)으로 연장될 수 있다.
다음으로, 복수의 스페이서(104S)가 형성될 수 있다. 스페이서(104S)는 희생패턴(104L)의 측벽에 형성될 수 있다. 스페이서(104S)는 바텀층(104B) 및 희생패턴(104L)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 스페이서(104S)를 형성하기 위해 희생패턴(104L) 및 바텀층(104B) 상에 산화물층을 형성한다. 이후, 산화물층을 에치백할 수 있고, 이로써 희생패턴(104L)의 양측벽에 스페이서(104S)가 형성될 수 있다. 스페이서(104S)는 예비패턴(103)의 제1부분(103A) 및 제3부분(103C)을 횡단하는 형상일 수 있다. 일부 스페이서(104S)는 예비패턴(103)의 제2부분(103B) 및 제3부분(103C)을 횡단하는 형상일 수 있다.
도 1e 및 도 2e에 도시된 바와 같이, 희생패턴(104L)이 제거될 수 있다. 이에 따라, 스페이서(104S) 내부가 오픈될 수 있다. 바텀층(104B) 상에는 스페이서(104S)만 잔류할 수 있다. 스페이서(104S)는 폐루프 형상(closed-loop shape)일 수 있다.
도 1f 및 도 2f에 도시된 바와 같이, 블록킹층(105)이 형성될 수 있다. 블록킹층(105)은 오프닝(105A)을 포함할 수 있다. 블록킹층(105)의 오프닝(105A)은 예비 패턴(103)의 제3부분(103C)보다 더 큰 면적을 가질 수 있다. 예를 들어, 오프닝(105A)은 예비 패턴(103)의 제1부분(103A) 및 제2부분(103B)의 일부까지 노출시키는 면적을 가질 수 있다. 블록킹층(105)의 오프닝(105A)에 의해 노출되는 부분들은 비-노출부분들보다 면적이 클 수 있다. 이와 같이, 오프닝(105A)의 면적을 조절하므로써, 제1부분(103A)의 식각에 의해 형성되는 패드부의 크기가 변형될 수 있다. 다른 실시예에서, 블록킹층(105)의 오프닝(105A)은 예비 패턴(103)의 제3부분(103C)에 대응하는 면적을 가질 수 있다.
블록킹층(105)의 오프닝(105A)에 의해, 스페이서(104S) 및 바텀층(104B)의 일부가 노출될 수 있다.
다른 실시예에서, 제2방향(X)으로 볼 때, 블록킹층(105)의 오프닝(105A)은 예비 패턴(103)의 제3부분(103C)의 에지와 정렬될 수 있다.
도 1g 및 도 2g에 도시된 바와 같이, 블록킹층(105) 및 스페이서(104S)를 이용하여 바텀층(104B)이 식각될 수 있다. 바텀층(104B)이 식각된 후에, 예비 패턴(103)의 일부가 노출될 수 있다. 바텀층(104B)은 패턴드 바텀층(104P)과 같이 잔류할 수 있다.
바텀층(104B) 식각 후에, 도 1h 및 도 2h에 도시된 바와 같이, 예비 패턴(103)이 식각될 수 있다. 이에 따라, 복수의 패턴(106)이 형성될 수 있다. 패턴(106)은 라인부(106L)와 패드부(106P)를 포함할 수 있다. 라인부(106L)는 스페이서(104S)와 동일한 선폭을 가질 수 있다. 패드부(106P)는 예비 패턴(103)의 제1부분(103A)과 동일한 형상을 가질 수 있다. 라인부(106L)의 끝단에 패드부(106P)가 연결될 수 있다. 라인부(106L)와 패드부(106P)는 동시에 형성될 수 있다. 즉, 블록킹층(105) 및 스페이서(104S)를 이용한 1회의 식각에 의해 라인부(106L)와 패드부(106P)가 동시에 형성될 수 있다. 패드부(106P)는 라인부(106L)보다 더 큰 선폭을 가질 수 있다.
도 1i 및 도 2i에 도시된 바와 같이, 블록킹층(105), 스페이서(104S) 및 패턴드 바텀층(104P)이 제거될 수 있다.
위와 같은 일련의 공정에 의해, 라인부(106L)와 패드부(106P)를 포함하는 패턴(106)이 형성될 수 있다. 패드부(106P)는 라인부(106L)보다 먼저 형성될 수 있다. 따라서, 라인부(106L)와 패드부(106P)를 형성하기 위한 마스크 및 식각 공정을 단순화할 수 있다. 패턴(106)은 비트라인구조물을 포함할 수 있다. 따라서, 비트라인구조물의 라인부와 패드부를 용이하게 형성할 수 있다.
라인부(106L)는 제1끝단(First end portion, E1)과 제2끝단(E2)을 포함할 수 있고, 제1끝단(E1) 및 제2끝단(E2) 중 어느 하나의 끝단은 패드부(106P)에 연결될 수 있다. 예를 들어, 제1끝단(E1)이 패드부(106P)에 연결될 수 있고, 제2끝단(E2)은 패드부(106P)에 연결되지 않을 수 있다. 이처럼, 패턴(106)은 어느 하나의 끝단에만 패드부(106P)가 형성되는 비대칭 구조일 수 있다. 제1방향(Y)으로 볼 때, 패드부(106P)는 동일 직선 상에 형성되지 않을 수 있다. 따라서, 패드부(106P)는 제2방향(X)을 따라 서로 교대로 반복적으로 형성될 수 있다. 즉, 이웃하는 패드부(106P)들은 제2방향(X)을 따라 지그재그 형태로 배치될 수 있다.
라인부(106L)는 제1방향(Y)으로 연장될 수 있다. 제2방향(X)으로 이웃하는 패턴쌍(106N)은 비대칭일 수 있다. 패턴쌍(106N)은 제3방향(Z방향)으로는 대칭형일 수 있다. 제3방향(Z)은 제1방향(Y) 및 제2방향(X)에 대해 기울어진 사선 방향일 수 있다. 예를 들어, 라인부(106L)의 제1끝단(E1)과 패드부(106P)가 연결되는 경우, 제1이웃패턴(106N1)의 패드부(106P)는 제2이웃패턴(106N2)의 제2끝단(E2)에 이웃(도면부호 'N' 참조)할 수 있다. 제2방향(X)으로 이웃하는 패턴(106)들의 패드부(106P)들과 제2끝단(E2)들은 지그재그 어레이로 배열될 수 있다. 이웃하는 제1끝단(E1) 및 제2끝단(E2)은 동일 직선 상에 위치할 수 있다.
도 2h를 다시 참조하면, 라인부(106L)의 제2끝단(E2)은 패턴드 바텀층(104P)의 끝단(E3)에 의해 커버링될 수 있다. 패턴드 바텀층(104P)은 바텀층(104B)의 식각에 의해 형성될 수 있다. 패턴드 바텀층(104P)은 패턴(106)의 상부에 형성될 수 있다. 패턴드 바텀층(104P)은 라인부(106L)와 패드부(106P) 상부에 형성될 수 있다. 패턴드 바텀층(104P)의 끝단(E3)은 라인부(106L)의 제2끝단(E2)의 측벽 및 상부면을 커버링할 수 있다.
도 1i를 다시 참조하면, 패턴드 바텀층(104P)의 끝단(E3)에 의해 제1이웃패턴(106N1)의 패드부(106P)와 제2이웃패턴(106N2)의 제2끝단(E2) 간의 거리(도면부호 'ES' 참조)를 충분히 크게 확보할 수 있다. 이로써 기생캐패시턴스를 감소시킬 수 있다.
도 3a 내지 도 3i는 제2실시예에 따른 반도체장치의 패턴 형성 방법을 설명하기 위한 평면도이다. 도 4a 내지 도 4i는 도 3a 내지 도 3i의 A-A'선 및 B-B'선에 따른 단면도이다.
도 3a 및 도 4a에 도시된 바와 같이, 기판(11) 상에 식각대상층(101)이 형성될 수 있다. 기판(11)은 싱글층 또는 다층일 수 있다. 기판(11)은 절연층, 도전층, 반도체층 또는 이들의 조합을 포함할 수 있다. 기판(11)은 실리콘기판을 포함할 수 있다. 기판(11)은 STI가 형성된 실리콘기판을 포함할 수 있다. 식각대상층(101)은 싱글층 또는 다층일 수 있다. 식각대상층(101)은 절연층, 도전층, 반도체층 또는 이들의 조합을 포함할 수 있다. 식각대상층(101)은 금속층을 포함할 수 있다. 식각대상층(101)은 금속층과 절연층의 적층일 수 있다. 다른 실시예에서, 식각대상층(101)은 비트라인구조물을 형성하기 위한 물질일 수 있다. 예를 들어, 식각대상층(101)은 배리어층, 비트라인층 및 하드마스크층의 순서로 적층될 수 있다. 배리어층은 WN, WSiN 또는 이들의 조합을 포함할 수 있다. 비트라인층은 금속층을 포함할 수 있다. 비트라인층은 텅스텐층을 포함할 수 있다. 하드마스크층은 질화물, 산화물, 카본, ARC, 폴리실리콘, SOC 또는 이들의 조합을 포함할 수 있다.
식각대상층(101) 상에 식각마스크층(202)이 형성될 수 있다. 식각마스크층(202)은 포토레지스트를 포함할 수 있다. 다른 실시예에서, 식각마스크층(202)은 식각대상층(101)에 대해 식각선택비를 갖는 물질일 수 있다. 식각마스크층(202)은 질화물, 산화물, 카본, ARC(Anti-Reflection Coating layer), 폴리실리콘, SOC(Spin On carbon) 또는 이들의 조합을 포함할 수 있다. 식각마스크층(202)은 서로 다른 물질들로 이루어진 다층일 수 있다. 식각마스크층(202)은 식각대상층(101)의 대부분을 커버링할 수 있다. 식각마스크층(202)은 제1실시예에 따른 식각마스크층(도 1a의 102)과 다를 수 있다. 식각마스크층(202)은 평판 형상을 갖고 패터닝될 수 있다. 예를 들어, 도 1a의 복수의 제1부분(102A) 및 복수의 제2부분(102B)을 포함하지 않을 수 있다. 따라서, 식각대상층(101)의 비노출부분은 패드부가 형성될 영역 및 라인부가 형성될 영역을 포함할 수 있다. 이와 같이, 제2실시예의 식각마스크층(202)은 패드부가 미리 정의되지 않을 수 있다.
도 3b 및 도 4b에 도시된 바와 같이, 평판 형상의 예비 패턴(203)이 형성될 수 있다. 예비 패턴(203)을 형성하기 위해, 식각마스크층(202)을 이용하여 식각대상층(101)을 식각할 수 있다. 즉, 제1실시예의 예비패턴(103)과 같은 제1부분(103A)과 제2부분(103B)을 포함하지 않을 수 있다.
예비 패턴(203)에 의해 기판(11)의 일부가 노출될 수 있다.
다음으로, 식각마스크층(102)이 제거될 수 있다.
위와 같이, 예비 패턴(203)은 싱글 마스크 및 식각 공정에 의해 형성될 수 있다.
도 3c 및 도 4c에 도시된 바와 같이, 예비 패턴(203) 상에 하드마스크층(104)이 형성될 수 있다. 하드마스크층(104)은 예비 패턴(203)에 대해 식각선택비를 갖는 물질일 수 있다. 하드마스크층(104)은 질화물, 산화물, 카본, ARC, 폴리실리콘, SOC 또는 이들의 조합을 포함할 수 있다. 하드마스크층(104)은 서로 다른 물질들로 이루어진 다층일 수 있다. 하드마스크층(104)은 바텀층(104B)과 탑층(104T)을 포함할 수 있다. 바텀층(104B)은 예비 패턴(203)에 의해 노출된 기판의 상부를 채우면서 예비 패턴(203)을 커버링할 수 있다. 탑층(104T)은 바텀층(104B) 상에 형성될 수 있다. 바텀층(104B)과 탑층(104T)은 서로 다른 물질일 수 있다. 탑층(104T)은 바텀층(104B)에 대해 식각선택비를 갖는 물질일 수 있다.
후속하여, 도 3d, 도 3e, 도 4d 및 도 4e에 도시된 바와 같이, SPT(Spacer Pattering Technology) 공정이 수행될 수 있다.
도 3d 및 도 4d에 도시된 바와 같이, 복수의 희생패턴(104L)이 형성될 수 있다. 복수의 희생패턴(104L)은 하드마스크층(104)의 탑층(104T)을 식각하여 형성될 수 있다. 복수의 희생패턴(104L)은 라인형상일 수 있다. 희생패턴(104L) 사이에 바텀층(104B)의 일부가 노출될 수 있다. 희생패턴(104L)은 제1방향(Y)으로 연장될 수 있다.
다음으로, 스페이서(104S)가 형성될 수 있다. 스페이서(104S)는 희생패턴(104L)의 측벽에 형성될 수 있다. 스페이서(104S)는 바텀층(104B) 및 희생패턴(104L)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 스페이서(104S)를 형성하기 위해 희생패턴(104L) 및 바텀층(104B) 상에 산화물층을 형성한다. 이후, 산화물층을 에치백할 수 있고, 이로써 희생패턴(104L)의 양측벽에 스페이서(104S)가 형성될 수 있다. 스페이서(104S)는 예비패턴(203)을 횡단하는 형상일 수 있다.
도 3e 및 도 4e에 도시된 바와 같이, 희생패턴(104L)이 제거될 수 있다. 이에 따라, 스페이서(104S) 내부가 오픈될 수 있다. 바텀층(104B) 상에는 스페이서(104S)만 잔류할 수 있다. 스페이서(104S)는 폐루프 형상(closed-loop shape)일 수 있다.
도 3f 및 도 4f에 도시된 바와 같이, 블록킹층(205)이 형성될 수 있다. 블록킹층(205)은 제1실시예에 따른 블록킹층(도 1f의 105)과 다를 수 있다. 블록킹층(205)은 복수의 제1부분(205A) 및 복수의 제2부분(205B)을 포함할 수 있다. 이웃하는 제1부분(205A)들의 스페이싱, 즉 제2부분(205B)에 의해 바텀층(104B)의 일부가 노출될 수 있다. 블록킹층(205)의 제1부분(205A) 각각은 동일 크기를 가질 수 있다. 블록킹층(205)의 제2부분(205B) 각각은 동일 크기를 가질 수 있다. 블록킹층(205)의 제1부분(205A)과 제2부분(205B)은 번갈아가면서 반복적으로 형성될 수 있다. 블록킹층(205)의 제1부분(205A)과 제2부분(205B)은 연속될 수 있다. 블록킹층(205)의 제1부분(205A)과 제2부분(205B)은 평면상으로 서로 반대 방향의 사각형상을 가질 수 있다. 예를 들어, 제1부분(205A)은 볼록부일 수 있고, 제2부분(205B)은 오목부일 수 있다. 블록킹층(205)은 제3부분(205C)을 더 포함할 수 있다. 제3부분(205C)은 판형상으로서, 제1부분(205A) 및 제2부분(205B)보다 면적이 클 수 있다. 제3부분(205C)에 의해 바텀층(104B)의 대부분이 노출될 수 있다. 블록킹층(205)의 제2부분(205B)과 제3부분(205C)은 바텀층(104B)의 대부분을 노출시킬 수 있다. 즉, 제2부분(205B)과 제3부분(205C)은 오프닝이 될 수 있다.
블록킹층(205)의 제2부분(205B) 및 제3부분(205C)에 의해, 스페이서(104S) 및 바텀층(104B)의 일부가 노출될 수 있다. 블록킹층(205)의 제1부분(205A)은 스페이서(104S)의 일부와 오버랩될 수 있다. 블록킹층(205)의 제2부분(205B)은 스페이서(104S)의 일부와 오버랩될 수 있다. 블록킹층(205)의 제1부분(205A)은 패드형상부(Pad-like portion)라고 지칭할 수 있다. 예비 패턴(203)의 가장자리를 둘러싸는 형상을 갖는 베이스부(205G)로부터 제1부분(205A)들이 돌출될 수 있다. 제1부분(205A)은 베이스부(205G)로부터 제1방향(Y)으로 돌출될 수 있다. 제1방향(Y)으로 볼 때, 제1부분(205A)은 베이스부(205G)의 모든 측벽으로부터 돌출될 수 있으나, 동일 직선 상에 형성되지 않을 수 있다. 따라서, 제1부분(205A)은 제2방향(X)을 따라 서로 교대로 반복적으로 형성될 수 있다. 즉, 제1부분(205A)들은 제2방향(X)을 따라 지그재그 형태로 배치될 수 있다. 다른 실시예에서, 제2방향(X)으로 볼 때, 블록킹층(205)의 제3부분(205C)은 예비 패턴(203)의 에지와 정렬될 수 있다. 다른 실시예에서, 제1방향(Y)으로 볼 때, 블록킹층(205)의 제2부분(205B)은 예비 패턴(203)의 에지와 정렬될 수 있다.
도 3g 및 도 4g에 도시된 바와 같이, 블록킹층(205) 및 스페이서(204S)를 이용하여 바텀층(104B)이 식각될 수 있다. 바텀층(104B)이 식각된 후에, 예비 패턴(203)의 일부 및 기판(11)의 일부가 노출될 수 있다. 패턴드 바텀층(104P)은 바텀층(104B)의 식각에 의해 형성될 수 있다.
바텀층(104B) 식각 후에, 도 3h 및 도 4h에 도시된 바와 같이, 예비 패턴(203)이 식각될 수 있다. 이에 따라, 복수의 패턴(206)이 형성될 수 있다. 패턴(206)은 라인부(206L)와 패드부(206P)를 포함할 수 있다. 라인부(206L)는 스페이서(104S)와 동일한 선폭을 가질 수 있다. 패드부(206P)는 블록킹층(205)의 제1부분(205A)과 동일한 형상을 가질 수 있다. 라인부(206L)의 끝단에 패드부(206P)가 연결될 수 있다. 라인부(206L)와 패드부(206P)는 동시에 형성될 수 있다. 즉, 블록킹층(205) 및 스페이서(104S)를 이용한 1회의 식각에 의해 라인부(206L)와 패드부(206P)가 동시에 형성될 수 있다. 패드부(206P)는 라인부(206L)보다 더 큰 선폭을 가질 수 있다. 패턴드 바텀층(104P)은 패턴(206)의 상부에 형성될 수 있다. 패턴드 바텀층(104P)은 라인부(206L)와 패드부(206P) 상부에 형성될 수 있다.
도 3i 및 도 4i에 도시된 바와 같이, 블록킹층(205), 스페이서(104S) 및 패턴드 바텀층(104P)이 제거될 수 있다.
위와 같은 일련의 공정에 의해, 라인부(206L)와 패드부(206P)를 포함하는 패턴(206)이 형성될 수 있다. 라인부(206L)와 패드부(206P)는 동시에 형성될 수 있다. 따라서, 라인부(206L)와 패드부(206P)를 형성하기 위한 마스크 및 식각 공정을 단순화할 수 있다. 패턴(206)은 비트라인구조물을 포함할 수 있다. 따라서, 비트라인구조물의 라인부와 패드부를 동시에 형성할 수 있다.
라인부(206L)는 제1끝단(E11)과 제2끝단(E12)을 포함할 수 있고, 제1끝단(E11) 및 제2끝단(E12) 중 어느 하나의 끝단은 패드부(206P)에 연결될 수 있다. 예를 들어, 제1끝단(E11)이 패드부(206P)에 연결될 수 있고, 제2끝단(E12)은 패드부(206P)에 연결되지 않을 수 있다. 이처럼, 패턴(206)은 어느 하나의 끝단에만 패드부(206P)가 형성되는 비대칭 구조일 수 있다.
라인부(206L)는 제1방향(Y)으로 연장될 수 있다. 제2방향(X)으로 이웃하는 패턴쌍(206N)은 비대칭일 수 있다. 패턴쌍(206N)은 제3방향(Z방향)으로는 대칭형일 수 있다. 제3방향(Z)은 제1방향(Y) 및 제2방향(X)에 대해 기울어진 사선 방향일 수 있다. 예를 들어, 라인부(206L)의 제1끝단(E11)과 패드부(206P)가 연결되는 경우, 제1이웃패턴(206N1)의 패드부(206P)는 제2이웃패턴(206N2)의 제2끝단(E12)에 이웃(도면부호 'N1' 참조)할 수 있다.
도 5a 및 도 5b는 제1실시예에 따른 패드부의 변형예들을 도시한다.
도 5a 및 도 5b를 참조하면, 패드부(106)의 제1방향(Y)의 크기가 다양하게 변형될 수 있다. 패드부(106P)의 크기는 블록킹층(105)의 변형에 의해 구현될 수 있다. 예를 들어, 도 1g의 블록킹층(105)의 오프닝(105A)의 위치를 다르게 하므로써 패드부(106P)의 크기가 다양하게 변형할 수 있다. 이웃하는 제1끝단(E1) 및 제2끝단(E2)은 동일 직선 상에 위치하지 않을 수 있다.
위와 같이, 패드부(106)와 이웃하는 끝단간의 간격(D1, D2)을 길게 하므로써, 이웃하는 패턴들간의 브릿지를 방지할 수 있다.
제2실시예또한, 블록킹층(205)의 제1부분(205A)의 위치를 다르게 하므로써 패드부(206P)의 크기가 다양하게 변형될 수 있다.
도 6은 제1실시예의 응용예를 도시한 도면이다.
도 6은 메모리장치를 도시한 도면으로서, 제1실시예를 이용하여 비트라인구조물을 형성할 수 있다.
도 6을 참조하면, 메모리장치(300)는 셀영역(300C)과 주변회로영역(300P)을 포함할 수 있다. 셀영역(300C)에는 복수의 비트라인구조물(306)이 형성될 수 있다. 주변회로영역(300P)에는 게이트구조물(301)이 형성될 수 있다. 복수의 비트라인구조물(306)은 고밀도패턴일 수 있다. 게이트구조물(301)은 저밀도패턴일 수 있다.
비트라인구조물(306)은 비트라인부(306L)와 비트라인패드부(306P)를 포함할 수 있다. 비트라인패드부(306P)는 비트라인부(306L)보다 먼저 형성될 수 있다. 비트라인부(306L)와 비트라인패드부(306P)를 형성하기 위한 방법은 전술한 제1실시예를 참조하기로 한다. 비트라인부(306L)는 제1방향(Y)으로 연장될 수 있다. 제2방향(X)으로 이웃하는 비트라인쌍(306N)은 비대칭일 수 있다. 비트라인쌍(306N)은 제3방향(Z방향)으로는 대칭형일 수 있다.
비트라인구조물(306)의 비트라인패드부(306P)에 콘택플러그(307)가 접속될 수 있다.
비트라인구조물(306)과 게이트구조물(301)은 각각 형성될 수 있다. 다른 실시예에서, 비트라인구조물(306)과 게이트구조물(301)은 동시에 형성될 수 있다.
도 7a 및 도 7b는 게이트구조물의 형성 방법을 설명하기 위한 도면이다.
도 1a 및 도 7a를 참조하면, 식각마스크층(102)을 셀영역에 형성할 수 있다. 이때, 주변회로영역에 게이트마스크층(401)을 형성할 수 있다. 식각마스크층(102)과 게이트마스크층(401)은 동시에 형성될 수 있다. 즉, 식각마스크층(102)과 게이트마스크층(401)은 1회의 포토리소그래피 공정에 의해 동시에 형성될 수 있다.
도 1b 및 도 7b를 참조하면, 식각마스크층(102)과 게이트마스크층(401)을 이용하여 식각대상층(101)을 식각할 수 있다. 이에 따라, 주변회로영역에 게이트구조물(402)이 형성될 수 있다. 셀영역에는 예비 패턴(103)이 형성될 수 있다. 예를 들어, 식각대상층(101)의 일부를 식각하여 게이트구조물(402)을 형성할 수 있고, 식각대상층(101)의 나머지 부분을 식각하여 예비 패턴(103)을 형성할 수 있다.
위와 같이, 주변회로영역에는 게이트구조물(402)을 형성하고, 셀영역에서는 예비 패턴(103)을 형성할 수 있다. 부연하면, 게이트구조물(402)을 형성함과 동시에 평판 형상의 예비 패턴(103)을 형성할 수 있다. 즉, 게이트구조물(402)을 형성할 때, 비트라인구조물을 동시에 패터닝하지는 않는다. 비트라인구조물, 즉 패턴(106)을 형성하기 위한 방법은 도 1c 내지 도 1i, 도 2c 내지 도 2i를 참조하기로 한다. 본 실시예는 게이트구조물(402)과 비트라인구조물(306)을 분리하여 형성할 수 있다.
도 6을 다시 참조하면, 비트라인구조물의 패드부(306P)에 콘택플러그(307)가 접속될 수 있다. 콘택플러그(307)를 형성하기 위해, 콘택식각을 진행하는데, 패드부(306P)에 의해 콘택식각시 펀치를 방지할 수 있다. 아울러, 패드부(306P)에 의해 콘택식각시 오버랩마진을 확보할 수 있다.
도 8은 제2실시예의 응용예를 도시한 도면이다.
도 8은 메모리장치를 도시한 도면으로서, 제2실시예를 이용하여 비트라인구조물을 형성할 수 있다.
도 8을 참조하면, 메모리장치(500)는 셀영역(500C)과 주변회로영역(500P)을 포함할 수 있다. 셀영역(500C)에는 복수의 비트라인구조물(506)이 형성될 수 있다. 주변회로영역(500P)에는 게이트구조물(501)이 형성될 수 있다.
비트라인구조물(506)은 비트라인부(506L)와 비트라인패드부(506P)를 포함할 수 있다. 비트라인부(506L)와 비트라인패드부(506P)는 동시에 형성될 수 있다. 비트라인부(506L)와 비트라인패드부(506P)를 형성하기 위한 방법은 전술한 제2실시예를 참조하기로 한다. 비트라인부(506L)는 제1방향(Y)으로 연장될 수 있다. 제2방향(X)으로 이웃하는 비트라인쌍(506N)은 비대칭일 수 있다. 비트라인쌍(506N)은 제3방향(Z방향)으로는 대칭형일 수 있다.
비트라인구조물의 비트라인패드부(506P)에 콘택플러그(507)가 접속될 수 있다.
비트라인구조물(506)과 게이트구조물(501)은 각각 형성될 수 있다. 다른 실시예에서, 비트라인구조물(506)과 게이트구조물(501)은 동시에 형성될 수 있다.
도 9a 및 도 9b는 게이트구조물의 형성 방법을 설명하기 위한 도면이다.
도 3a 및 도 9a를 참조하면, 식각마스크층(202)을 셀영역에 형성할 수 있다. 이때, 주변회로영역에 게이트마스크층(601)을 형성할 수 있다. 식각마스크층(202)과 게이트마스크층(601)은 동시에 형성될 수 있다.
도 3b 및 도 9b를 참조하면, 식각마스크층(202)과 게이트마스크층(601)을 이용하여 식각대상층(101)을 식각할 수 있다. 이에 따라, 주변회로영역에 게이트구조물(602)이 형성될 수 있다. 셀영역에는 예비 패턴(203)이 형성될 수 있다.
위와 같이, 주변회로영역에는 게이트구조물(602)을 형성하고, 셀영역에서는 예비 패턴(203)을 형성할 수 있다. 부연하면, 게이트구조물(602)을 형성함과 동시에 평판 형상의 예비 패턴(203)을 형성할 수 있다. 즉, 게이트구조물(602)을 형성할 때, 비트라인구조물을 동시에 패터닝하지는 않는다. 비트라인구조물, 즉 패턴(206)을 형성하기 위한 방법은 도 3c 내지 도 3i, 도 4c 내지 도 4i를 참조하기로 한다.
도 8을 참조하면, 비트라인구조물의 패드부(506P)에 콘택플러그(507)가 접속될 수 있다. 콘택플러그(507)를 형성하기 위해, 콘택식각을 진행하는데, 패드부(506P)에 의해 콘택식각시 펀치를 방지할 수 있다. 아울러, 패드부(506P)에 의해 콘택식각시 오버랩마진을 확보할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11 : 기판 101 : 식각대상층
102 : 식각마스크층 103 : 예비 패턴
104 : 하드마스크층 105 : 블록킹층
106 : 패턴 106L : 라인부
106P : 패드부

Claims (43)

  1. 식각대상층을 형성하는 단계;
    라인형성부 및 복수의 패드부를 갖는 예비 패턴을 형성하기 위해, 상기 식각대상층을 식각하는 단계;
    상기 예비 패턴 상에 상기 복수의 패드부 사이를 채우고 상기 복수의 패드부 및 라인형성부를 커버링하는 바텀하드마스크층을 형성하는 단계;
    상기 바텀하드마스크층 상에 탑하드마스크층을 형성하는 단계;
    상기 바텀하드마스크층 상에 라인형상의 희생패턴을 형성하기 위해 상기 탑하드마스크층을 식각하는 단계;
    상기 희생패턴의 양측벽 상에 상기 복수의 패드부 및 라인형성부를 가로질러 연장되는 스페이서를 형성하는 단계;
    상기 희생패턴들을 제거하는 단계;
    상기 스페이서 및 바텀하드마스크층 상에 상기 복수의 패드부를 블록킹하고 상기 라인형성부를 노출시키는 오프닝을 갖는 블록킹층을 형성하는 단계;
    상기 라인형성부의 표면을 노출시키는 패턴드바텀층을 형성하기 위해 상기 블록킹층 및 스페이서를 이용하여 상기 바텀하드마스크층을 식각하는 단계; 및
    복수의 라인부를 형성하기 위해, 상기 블록킹층과 스페이서를 배리어로 이용하여 상기 라인형성부를 식각하는 단계
    를 포함하는 패턴 형성 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 패드부는 상기 라인형성부로부터 돌출되는 형상을 갖는 패턴 형성 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 패드부는 상기 라인형성부의 양단부로부터 제1방향으로 돌출되고, 상기 제1방향에 교차하는 제2방향을 따라 지그재그 형태로 형성되는 패턴 형성 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 라인형성부는 평판 형상을 갖는 패턴 형성 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 패드부와 라인부는 비트라인의 일부인 패턴 형성 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 스페이서는 상기 패드부 및 라인형성부보다 작은 선폭을 갖는 패턴 형성 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 블록킹층을 형성하는 단계에서,
    상기 블록킹층의 오프닝은 상기 패드부의 일부 및 상기 라인형성부를 노출시키는 면적을 갖고 형성되는 패턴 형성 방법.
  8. 삭제
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 식각대상층은 금속을 포함하는 패턴 형성 방법.
  10. 기판 상에 비트라인스택층을 형성하는 단계;
    비트라인형성부 및 상기 비트라인형성부로부터 돌출되는 복수의 비트라인패드부를 갖는 예비 비트라인패턴을 형성하기 위해, 상기 비트라인스택층을 식각하는 단계;
    상기 예비 비트라인패턴 상에 상기 복수의 비트라인패드부 사이를 채우고 상기 복수의 비트라인패드부 및 비트라인형성부를 커버링하는 바텀하드마스크층을 형성하는 단계;
    상기 바텀하드마스크층 상에 탑하드마스크층을 형성하는 단계;
    상기 바텀하드마스크층 상에 라인형상의 희생패턴을 형성하기 위해 상기 탑하드마스크층을 식각하는 단계;
    상기 희생패턴의 양측벽 상에 상기 복수의 비트라인패드부 및 비트라인형성부를 가로질러 연장되는 스페이서를 형성하는 단계;
    상기 희생패턴들을 제거하는 단계;
    상기 스페이서 및 바텀하드마스크층 상에 상기 복수의 비트라인패드부를 블록킹하고 상기 비트라인형성부를 노출시키는 오프닝을 갖는 블록킹층을 형성하는 단계;
    상기 비트라인형성부의 표면을 노출시키는 패턴드바텀층을 형성하기 위해 상기 블록킹층 및 스페이서를 이용하여 상기 바텀하드마스크층을 식각하는 단계;
    복수의 비트라인부를 형성하기 위해, 상기 블록킹층과 스페이서를 배리어로 이용하여 상기 비트라인형성부를 식각하는 단계; 및
    상기 비트라인패드부에 접속되는 콘택플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 비트라인패드부는 상기 비트라인형성부로부터 돌출되는 형상을 갖는 반도체장치 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 비트라인패드부는 상기 비트라인형성부의 양단부로부터 제1방향으로 돌출되고, 상기 제1방향에 교차하는 제2방향을 따라 지그재그 형태로 형성되는 반도체장치 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 비트라인형성부는 평판 형상을 갖는 반도체장치 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 스페이서는 상기 비트라인패드부 및 비트라인형성부보다 작은 선폭을 갖는 반도체장치 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 블록킹층을 형성하는 단계에서,
    상기 블록킹층의 오프닝은 상기 비트라인패드부의 일부 및 상기 비트라인형성부를 노출시키는 면적을 갖고 형성되는 반도체장치 제조 방법.
  16. 삭제
  17. 셀영역과 주변회로영역을 포함하는 기판 상에 스택층을 형성하는 단계;
    상기 주변회로영역에 게이트구조물을 형성하기 위해 상기 스택층의 일부를 식각하는 단계;
    상기 셀영역에 비트라인형성부 및 상기 비트라인형성부로부터 돌출되는 복수의 비트라인패드부를 갖는 예비 비트라인패턴을 형성하기 위해, 상기 스택층의 나머지부분을 식각하는 단계;
    상기 비트라인패드부와 비트라인형성부를 횡단하는 복수의 스페이서를 포함하는 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 상기 패드부를 블록킹하고 상기 비트라인형성부를 노출시키는 오프닝을 갖는 블록킹층을 형성하는 단계;
    복수의 비트라인부를 형성하기 위해, 상기 블록킹층과 하드마스크층을 배리어로 하여 상기 비트라인형성부를 식각하는 단계; 및
    상기 비트라인패드부에 접속되는 콘택플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 게이트구조물과 예비 비트라인패턴을 형성하는 단계는 상기 게이트구조물을 형성하기 위한 게이트마스크층과 상기 예비 비트라인패턴을 형성하기 위한 식각마스크층을 이용하여 수행되는 반도체장치 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 게이트마스크층과 상기 식각마스크층은 1회의 포토리소그래피 공정에 의해 형성하는 반도체장치 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 비트라인패드부는 상기 비트라인형성부의 양단부로부터 제1방향으로 돌출되고, 상기 제1방향에 교차하는 제2방향을 따라 지그재그 형태로 형성되는 반도체장치 제조 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 비트라인형성부는 평판 형상을 갖는 반도체장치 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 스페이서는 상기 비트라인패드부 및 비트라인형성부보다 작은 선폭을 갖는 반도체장치 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 블록킹층을 형성하는 단계에서,
    상기 블록킹층의 오프닝은 상기 비트라인패드부의 일부 및 상기 비트라인형성부를 노출시키는 면적을 갖고 형성되는 반도체장치 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 예비 비트라인패턴 상에 바텀층을 형성하는 단계;
    상기 바텀층 상에 탑층을 형성하는 단계;
    상기 바텀층 상에 라인 형상의 희생패턴을 형성하기 위해, 상기 탑층을 식각하는 단계;
    상기 희생패턴의 양측벽에 상기 스페이서를 형성하는 단계; 및
    상기 희생패턴을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 식각대상층을 형성하는 단계;
    상기 식각대상층을 식각하여 돌출부를 포함하지 않는 평판 형상의 예비 패턴을 형성하는 단계;
    상기 예비 패턴 상에 복수의 스페이서를 형성하는 단계;
    상기 스페이서의 끝단부를 커버링하는 베이스부, 상기 베이스부로부터 돌출된 패드형상부 및 상기 스페이서의 다른 부분과 예비 패턴을 노출시키는 오프닝을 갖는 블록킹층을 형성하는 단계; 및
    복수의 라인부 및 복수의 패드부를 형성하기 위해, 상기 블록킹층과 스페이서를 배리어로 하여 상기 예비 패턴을 식각하는 단계를 포함하되,
    상기 블록킹층을 형성하는 단계에서,
    상기 패드형상부는 상기 베이스부로부터 제1방향으로 돌출되고, 상기 제1방향에 교차하는 제2방향을 따라 지그재그 형태로 형성되는 패턴 형성 방법.
  32. 삭제
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제31항에 있어서,
    상기 패드부와 라인부는 비트라인의 일부인 패턴 형성 방법.
  34. ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈
    제31항에 있어서,
    상기 스페이서는 상기 패드형상부보다 작은 선폭을 갖는 패턴 형성 방법.
  35. ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈
    제31항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 예비 패턴 상에 바텀층을 형성하는 단계;
    상기 바텀층 상에 탑층을 형성하는 단계;
    상기 바텀층 상에 라인 형상의 희생패턴을 형성하기 위해, 상기 탑층을 식각하는 단계;
    상기 희생패턴의 양측벽에 상기 스페이서를 형성하는 단계; 및
    상기 희생패턴을 제거하는 단계
    를 포함하는 패턴 형성 방법.
  36. 기판 상에 비트라인스택층을 형성하는 단계;
    상기 비트라인스택층을 식각하여 돌출부를 포함하지 않는 평판 형상의 예비 비트라인패턴을 형성하는 단계;
    상기 예비 비트라인패턴 상에 복수의 스페이서를 포함하는 하드마스크층을 형성하는 단계;
    상기 스페이서의 끝단부를 커버링하는 베이스부, 상기 베이스부로부터 돌출된 패드형상부 및 상기 스페이서의 다른 부분과 예비 비트라인패턴을 노출시키는 오프닝을 갖는 블록킹층을 형성하는 단계;
    복수의 비트라인부 및 복수의 비트라인패드부를 형성하기 위해, 상기 블록킹층과 스페이서를 배리어로 하여 상기 예비 비트라인패턴을 식각하는 단계; 및
    상기 비트라인패드부에 접속되는 콘택플러그를 형성하는 단계를 포함하되,
    상기 블록킹층을 형성하는 단계에서,
    상기 패드형상부는 상기 베이스부로부터 제1방향으로 돌출되고, 상기 제1방향에 교차하는 제2방향을 따라 지그재그 형태로 형성되는 반도체장치 제조 방법.
  37. 삭제
  38. ◈청구항 38은(는) 설정등록료 납부시 포기되었습니다.◈
    제36항에 있어서,
    상기 스페이서는 상기 패드형상부보다 작은 선폭을 갖는 반도체장치 제조 방법.
  39. ◈청구항 39은(는) 설정등록료 납부시 포기되었습니다.◈
    제36항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 예비 비트라인패턴 상에 바텀층을 형성하는 단계;
    상기 바텀층 상에 탑층을 형성하는 단계;
    상기 바텀층 상에 라인 형상의 희생패턴을 형성하기 위해, 상기 탑층을 식각하는 단계;
    상기 희생패턴의 양측벽에 상기 스페이서를 형성하는 단계; 및
    상기 희생패턴을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  40. 셀영역과 주변회로영역을 포함하는 기판 상에 스택층을 형성하는 단계;
    상기 주변회로영역에 게이트구조물을 형성하기 위해 상기 스택층의 일부를 식각하는 단계;
    상기 셀영역에 평판 형상의 예비 비트라인패턴을 형성하기 위해, 상기 스택층의 나머지부분을 식각하는 단계;
    상기 예비 비트라인패턴 상에 복수의 스페이서를 포함하는 하드마스크층을 형성하는 단계;
    상기 스페이서의 끝단부를 커버링하는 베이스부, 상기 베이스부로부터 돌출된 패드형상부 및 상기 스페이서의 다른 부분과 예비비트라인패턴을 노출시키는 오프닝을 갖는 블록킹층을 형성하는 단계;
    복수의 비트라인부 및 복수의 비트라인패드부를 형성하기 위해, 상기 블록킹층과 스페이서를 배리어로 하여 상기 예비 비트라인패턴을 식각하는 단계; 및
    상기 비트라인패드부에 접속되는 콘택플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  41. ◈청구항 41은(는) 설정등록료 납부시 포기되었습니다.◈
    제40항에 있어서,
    상기 블록킹층을 형성하는 단계에서,
    상기 패드형상부는 상기 베이스부로부터 제1방향으로 돌출되고, 상기 제1방향에 교차하는 제2방향을 따라 지그재그 형태로 형성되는 반도체장치 제조 방법.
  42. ◈청구항 42은(는) 설정등록료 납부시 포기되었습니다.◈
    제40항에 있어서,
    상기 스페이서는 상기 패드형상부보다 작은 선폭을 갖는 반도체장치 제조 방법.
  43. ◈청구항 43은(는) 설정등록료 납부시 포기되었습니다.◈
    제40항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 예비 비트라인패턴 상에 바텀층을 형성하는 단계;
    상기 바텀층 상에 탑층을 형성하는 단계;
    상기 바텀층 상에 라인 형상의 희생패턴을 형성하기 위해, 상기 탑층을 식각하는 단계;
    상기 희생패턴의 양측벽에 상기 스페이서를 형성하는 단계; 및
    상기 희생패턴을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
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