CN111627805B - 用于形成图案的方法 - Google Patents

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Abstract

一种用于形成图案的方法，包括：形成刻蚀阻挡叠层，其中第一牺牲材料、第一掩模线、第二牺牲材料以及与第一掩模线交叉的第二掩模线顺序地设置在刻蚀目标材料上；使用第二掩模线和第一掩模线作为刻蚀掩模来刻蚀第二牺牲材料和第一牺牲材料，以在第一牺牲材料中形成彼此隔离的岛状牺牲开口；形成岛状牺牲柱以填充岛状牺牲开口；刻蚀第一掩模线，以在第一掩模线与第二掩模线之间的交叉处形成岛状掩模；以及使用岛状掩模和岛状牺牲柱作为刻蚀掩模来刻蚀第一牺牲材料，以形成包括岛状开口的牺牲阻挡层，所述岛状开口彼此隔离以暴露刻蚀目标材料。

Description

用于形成图案的方法
相关申请的交叉引用
本申请要求于2019年2月28日提交的申请号为10-2019-0024156的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明的示例性实施例总体上涉及一种用于制造半导体器件的方法，并且更具体地，涉及一种用于形成半导体器件的图案的方法。
背景技术
通常，可以在使用光刻的半导体器件制造工艺期间形成多个精细图案。常规的光刻工艺的局限性在于它能使所形成的图案的临界尺寸(即，最小特征尺寸)最小化到多少。已经开发出各种技术来增强光刻在使精细图案的临界尺寸最小化方面的能力。但是，由于消费者对更小、更高容量、更可靠的电子设备的需求很高，因此需要进一步的改进。因此，需要一种技术来实现超过迄今为止的光刻工艺的临界分辨率的临界尺寸。
发明内容
本发明的示例性实施例涉及一种改进的用于形成密集的精细图案的方法。
根据一个实施例，一种用于形成图案的方法包括：形成刻蚀阻挡叠层，其中第一牺牲材料、第一掩模线、第二牺牲材料以及与第一掩模线交叉的第二掩模线顺序地设置在刻蚀目标材料上；使用第二掩模线和第一掩模线作为刻蚀掩模来刻蚀第二牺牲材料和第一牺牲材料，以在第一牺牲材料中形成彼此隔离的岛状牺牲开口；形成岛状牺牲柱以填充所述岛状牺牲开口；刻蚀第一掩模线，以在第一掩模线与第二掩模线之间的交叉处形成岛状掩模；以及使用所述岛状掩模和所述岛状牺牲柱作为刻蚀掩模来刻蚀第一牺牲材料，以形成包括岛状开口的牺牲阻挡层，所述岛状开口彼此隔离并暴露所述刻蚀目标材料。
根据一个实施例，一种用于形成图案的方法包括：在衬底之上形成彼此隔离的刻蚀目标线；形成刻蚀阻挡叠层，其中第一牺牲材料、第一掩模线、第二牺牲材料以及与第一掩模线交叉的第二掩模线顺序地设置在所述刻蚀目标线上；使用第二掩模线和第一掩模线作为刻蚀掩模顺序地刻蚀第二牺牲材料和第一牺牲材料，以在第一牺牲材料中形成彼此隔离的岛状牺牲开口；形成岛状牺牲柱以填充所述岛状牺牲开口；刻蚀第一掩模线，以在第一掩模线与第二掩模线之间的交叉处形成岛状掩模；使用所述岛状掩模和所述岛状牺牲柱作为刻蚀掩模来刻蚀第一牺牲材料，以形成包括岛状开口的牺牲阻挡层，所述岛状开口彼此隔离以部分地暴露所述刻蚀目标线；以及使用所述牺牲阻挡层作为刻蚀掩模来刻蚀所述刻蚀目标线，以通过切割所述刻蚀目标线来形成彼此隔离的岛状图案和隔离孔。
通过以下结合附图的详细描述，本发明的这些以及其他特征和优点对于本发明领域的技术人员将变得显而易见。
附图说明
图1A至图1K是用于描述根据实施例的形成图案的方法的平面图。
图2A至图12D是用于描述根据实施例的形成图案的方法的截面图。
图13是示出岛状图案的立体图。
图14A至图14C是用于描述根据实施例的用于形成图案的方法的示图。
图15A和图15B是用于描述根据实施例的形成图案的方法的示图。
图16A是示出根据实施例的岛状图案的阵列的示图。
图16B是示出根据比较示例的图案阵列的示图。
具体实施方式
将参考作为本发明的简化示意图的截面图、平面图和框图来描述本文中所描述的各种示例和实施例。因此，图示的形状可以根据制造技术和/或公差来修改。因此，本发明的实施例不限于所示的特定形式，而是还可以包括根据所述制造工艺所产生的形状的变化。图中示出的区域具有示意性属性，并且图中示出的区域的形状旨在示出所述元件的区域的特定类型，而非旨在限制本发明的范围。
图1A至图1K是用于描述根据实施例的用于形成图案的方法的平面图。图2A至图12D是用于描述根据实施例的用于形成图案的方法的截面图。
图2A是沿图1A的A1-A1′线截取的截面图。图2B是沿图1A的A2-A2′线截取的截面图。图2C是沿图1A的A3-A3′线截取的截面图。图2D是沿图1A的A4-A4′线截取的截面图。
参考图1A和图2A至图2D，下部材料102可以形成在衬底101上。衬底101可以是适合于半导体处理的材料。衬底101可以包括半导体衬底、电介质层、导电层、半导体层或它们的组合。衬底101可以包括硅衬底、锗硅衬底、绝缘体上硅(SOI)衬底或化合物半导体衬底。下部材料102可以是单层或多层的。下部材料102可以包括电介质层、导电层、半导体层或它们的组合。下部材料102可以包含硅氧化物、硅氮化物、多晶硅、金属或它们的组合。在本实施例中，下部材料102可以是硅氧化物。
刻蚀目标材料103可以形成在下部材料102上。刻蚀目标材料103可以相对于下部材料102具有刻蚀选择性。刻蚀目标材料103可以是单层或多层的。刻蚀目标材料103可以包括电介质层、导电层、半导体层或它们的组合。刻蚀目标材料103可以包含硅氧化物、硅氮化物、多晶硅、金属或其组合。在本实施例中，刻蚀目标材料103可以是多晶硅。
可以在刻蚀目标材料103上形成第一牺牲材料104。第一牺牲材料104可以相对于刻蚀目标材料103具有刻蚀选择性。换言之，第一牺牲材料104可以在针对牺牲目标材料103的刻蚀工艺期间用作刻蚀阻挡层。第一牺牲材料104可以包含氮化物、氧化物、碳、抗反射涂层(ARC)、多晶硅、旋涂碳(SOC)或它们的组合。第一牺牲材料104可以具有由不同材料组成的多层结构。在针对刻蚀目标材料103的刻蚀工艺期间，第一牺牲材料104可以用作刻蚀阻挡层。第一牺牲材料104可以具有平坦的顶表面。第一牺牲材料104可以通过旋涂形成。第一牺牲材料104可以由碳材料或含碳材料形成。第一牺牲材料104可以包含通过旋涂形成的碳材料或含碳材料(SOC)。在优选的实施例中，第一牺牲材料104可以由碳材料制成，该碳材料在针对刻蚀目标材料103的多晶硅材料进行刻蚀期间提供优异的刻蚀阻挡。
可以在第一牺牲材料104上形成第一掩模材料105。第一掩模材料105和第一牺牲材料104可以具有不同的刻蚀速率以允许选择性地刻蚀。第一掩模材料105可以包含氮氧化物。第一掩模材料105可以包含硅氮氧化物(SiON)。第一掩模材料105可以具有比第一牺牲材料104小的厚度。优选地，第一牺牲材料104的厚度可以为第一掩模材料105的厚度的至少三到五倍大，并且更优选地，第一牺牲材料104的厚度可以为第一掩模材料105的厚度的至少六倍大。
可以在第一掩模材料105上形成多个第一光致抗蚀剂图案106。可以通过将光致抗蚀剂施加在第一掩模材料105上以及然后进行曝光和显影来形成第一光致抗蚀剂图案106。第一光致抗蚀剂图案106可以具有线/间隔的形状。第一光致抗蚀剂图案106可以沿第二方向D2间隔开地布置。第一光致抗蚀剂图案106可以具有在第一方向D1上延伸的线形状。多个第一间隔106S可以被限定在各个第一光致抗蚀剂图案106之间，并且第一掩模材料105的表面可以被第一间隔106S部分地暴露。第一间隔106S可以具有在第一方向D1上延伸的线形状。第一光致抗蚀剂图案106可以在第二方向D2上具有相同或不同的宽度。在所描述的实施例中，第一光致抗蚀剂图案106可以在第二方向D2上具有相同的宽度。第一间隔106S可以在第二方向D2上具有相同或不同的宽度。在所描述的实施例中，第一间隔106S可以在第二方向D2上具有相同的宽度。第一光致抗蚀剂图案106与第一间隔106S可以在第二方向D2上具有相同或不同的宽度。
图3A是沿图1B的A1-A1′线截取的截面图。图3B是沿图1B的A2-A2′线截取的截面图。图3C是沿图1B的A3-A3′线截取的截面图。图3D是沿图1B的A4-A4′线截取的截面图。
参考图1B以及图3A至图3D，可以形成多个第一掩模线105L。可以通过刻蚀第一掩模材料105来形成第一掩模线105L。为了形成第一掩模线105L，可以使用第一光致抗蚀剂图案106作为刻蚀阻挡层来刻蚀第一掩模材料105。
第一掩模线105L可以具有在第一方向D1上延伸的线形状。第一掩模线105L可以具有线/间隔的形状。第一掩模线105L可以沿第二方向D2间隔开地布置。多个第一线间隔105S可以被限定在各个第一掩模线105L之间，并且第一牺牲材料104的表面可以被第一线间隔105S部分地暴露。第一掩模线105L可以在第二方向D2上具有相同或不同的宽度。在所描述的实施例中，第一掩模线105L可以在第二方向D2上具有相同的宽度。第一线间隔105S可以在第二方向D2上具有相同或不同的宽度。在所描述的实施例中，第一线间隔105S可以在第二方向D2上具有相同的宽度。第一掩模线105L和第一线间隔105S可以在第二方向D2上具有相同或不同的宽度。
在形成第一掩模线105L之后，可以去除第一光致抗蚀剂图案106。例如，可以通过光致抗蚀剂剥离工艺来去除第一光致抗蚀剂图案106。
在一些实施例中，在用于形成第一掩模线105L的刻蚀工艺期间，可以部分地刻蚀第一牺牲材料104的顶部。
图4A是沿图1C的A1-A1′线截取的截面图。图4B是沿图1C的A2-A2′线截取的截面图。图4C是沿图1C的A3-A3′线截取的截面图。图4D是沿图1C的A4-A4′线截取的截面图。
参考图1C以及图4A至图4D，可以在第一掩模线105L上形成第二牺牲材料107。第二牺牲材料107可以无空隙地填充第一掩模线105L之间的第一线间隔105S。第二牺牲材料107可以具有平坦的顶表面。第二牺牲材料107与第一牺牲材料104可以是相同的材料。第二牺牲材料107可以通过旋涂形成。第二牺牲材料107可以由碳材料或含碳材料形成。第二牺牲材料107可以包括旋涂碳(SOC)。
可以在第二牺牲材料107上形成第二掩模材料108。第二掩模材料108与第一掩模线105L可以由相同的材料形成。第二掩模材料108可以在刻蚀第二牺牲材料107期间用作刻蚀阻挡层。第二掩模材料108可以包括氮氧化物。第二掩模材料108可以包括硅氮氧化物(SiON)。第二掩模材料108可以具有比第二牺牲材料107小的厚度。
可以在第二掩模材料108上形成第二光致抗蚀剂图案109。可以通过将光致抗蚀剂施加在第二掩模材料108上以及然后执行曝光和显影来形成第二光致抗蚀剂图案109。第二光致抗蚀剂图案109可以具有线/间隔的形状。第二光致抗蚀剂图案109可以沿第一方向D1间隔开地布置。第二光致抗蚀剂图案109可以具有在第二方向D2上延伸的线形状。多个第二间隔109S可以被限定在各个第二光致抗蚀剂图案109之间，并且第二掩模材料108的表面可以被第二间隔109S部分地暴露。第二间隔109S可以具有在第二方向D2上延伸的线形状。第二光致抗蚀剂图案109可以与第一掩模线105L交叉。例如，第二光致抗蚀剂图案109与第一掩模线105L可以彼此垂直交叉。
图5A是沿图1D的A1-A1′线截取的截面图。图5B是沿图1D的A2-A2′线截取的截面图。图5C是沿图1D的A3-A3′线截取的截面图。图5D是沿图1D的A4-A4′线截取的截面图。
参考图1D以及图5A至图5D，可以形成多个第二掩模线108L。可以通过刻蚀第二掩模材料108来形成第二掩模线108L。为了形成第二掩模线108L，可以使用第二光致抗蚀剂图案109作为刻蚀阻挡层来刻蚀第二掩模材料108。
第二掩模线108L可以具有在第二方向D2上延伸的线形状。第二掩模线108L与第一掩模线105L可以交叉。例如，第二掩模线108L与第一掩模线105L可以彼此垂直交叉。多个第二线间隔108S可以被限定在各个第二掩模线108L之间，并且第二牺牲材料107的表面可以被第二线间隔108S部分地暴露。
从顶视图的角度看，第二掩模线108L与第一掩模线105L可以彼此垂直交叉。
第一牺牲材料104、第一掩模线105L、第二牺牲材料107和第二掩模线108L的层叠结构可以被称为用于刻蚀所述刻蚀目标材料103的刻蚀阻挡叠层。第二牺牲材料107可以位于第一掩模线105L与第二掩模线108L之间，并且第一牺牲材料104可以位于第一掩模线105L与刻蚀目标材料103之间。
在一些实施例中，在用于形成第二掩模线108L的刻蚀工艺期间，可以部分地刻蚀第二牺牲材料107的顶部。
图6A是沿图1E的A1-A1′线截取的截面图。图6B是沿图1E的A2-A2′线截取的截面图。图6C是沿图1E的A3-A3′线截取的截面图。图6D是沿图1E的A4-A4′线截取的截面图。
参考图1E和图6A至图6D，可以形成多个上牺牲图案107P。为了形成上牺牲图案107P，可以使用第二掩模线108L作为刻蚀阻挡层来刻蚀第二牺牲材料107。随着形成上牺牲图案107P，多个上开口107V可以被限定在各个上牺牲图案107P之间。上牺牲图案107P的底表面可以与第一掩模线105L位于相同的水平。例如，也可以刻蚀第一掩模线105L之间的第二牺牲材料107，以便限定上开口107V。
每个上牺牲图案107P可以包括上主体部分107L和多个向下突出部分107E。向下突出部分107E可以各自从上主体部分107L向下延伸。向下突出部分107E可以以彼此间隔开的关系布置并且位于各个第一掩模线105L之间。每个上开口107V的底部可以位于向下突出部分107E之间。
随后，可以部分地刻蚀暴露于上开口107V的第一牺牲材料104以形成下牺牲图案104P。与被完全刻蚀的第二牺牲材料107不同，可以部分地刻蚀第一牺牲材料104，直到暴露出第一牺牲材料104为止。第一牺牲材料104仅被部分刻蚀，使得刻蚀目标材料103不被暴露。
下牺牲图案104P可以包括下主体部分104L和向上突出部分104E。下主体部分104L可以位于刻蚀目标材料103上，并且向上突出部分104E可以在垂直方向上从下主体部分104L向上延伸。向上突出部分104E可以整体上具有网状结构。向上突出部分104E可以被划分成多个第一突出部分104E1和在第一突出部分104E1之间的第二突出部分104E2。第一突出部分104E1可以具有沿第一方向D1延伸的线形状。第一突出部分104E1可以具有与第一掩模线105L相同的形状。第一掩模线105L可以位于第一突出部分104E1上，并且向下突出部分107E可以位于第二突出部分104E2上。向上突出部分104E的第二突出部分104E2和向下突出部分107E可以被垂直定位成彼此接触。
向上突出部分104E可以限定多个下开口104V。下开口104V可以被限定在第一突出部分104E1与第二突出部分104E2未交叉的空间中。下开口104V可以是矩形孔。下开口104V和上开口107V可以彼此垂直连续。
如上所述，通过使用第一掩模线105L和第二掩模线108L作为刻蚀阻挡层来部分地刻蚀第二牺牲材料107和下牺牲材料104，可以形成上开口107V和下开口104V。下开口104V可以形成在下牺牲图案104P中，并且可以通过刻蚀下牺牲材料104的部分来形成，所述部分与被限定在第一掩模线105L与第二掩模线108L之间的交叉处的空闲空间相对应。
图7A是沿图1F的A1-A1′线截取的截面图。图7B是沿图1F的A2-A2′线截取的截面图。图7C是沿图1F的A3-A3′线截取的截面图。图7D是沿图1F的A4-A4′线截取的截面图。
参考图1F和图7A至图7D，下开口104V可以分别填充有牺牲柱110。为了形成牺牲柱110，可以在将牺牲材料沉积在图6A-6D中包括下开口104V和上开口107V的结构的整个表面上之后来执行回蚀工艺。可以在沉积的牺牲材料上执行回蚀工艺，直到暴露出第一掩模线105L的顶表面。牺牲柱110可以由与下牺牲图案104P和上牺牲图案107P不同的材料制成。牺牲柱110可以相对于下牺牲图案104P和上牺牲图案107P具有刻蚀选择性。另外，牺牲柱110可以相对于第一掩模线105L和第二掩模线108L具有刻蚀选择性，使得它们在第一掩模线105L和第二掩模线108L用作刻蚀阻挡层时可以被选择性地刻蚀。牺牲柱110可以由与刻蚀目标材料103相同的材料形成。牺牲柱110的顶表面可以位于比第一掩模线105L的顶表面的水平低的水平处。牺牲柱110可以具有填充下牺牲图案104P的向上突出部分104E之间的各个空间的形状。牺牲柱110可以具有填充向上突出部分104E的第一突出部分104E1以及第二突出部分104E2之间的各个空间的形状。牺牲柱110的顶表面可以位于相同的水平，该水平可以是比向上突出部分104E的第一突出部分104E1和第二突出部分104E2的顶表面的水平高的水平。
图8A是沿着图1G的A1-A1′线截取的截面图。图8B是沿图1G的A2-A2′线截取的截面图。图8C是沿图1G的A3-A3′线截取的截面图。图8D是沿着图1G的A4-A4′线截取的截面图。
参考图1G和图8A至图8D，可以去除第二掩模线108L。在去除第二掩模线108L时，可以同时去除第一掩模线105L的暴露部分。第一掩模线105L可以仅保留在上牺牲图案107P下方。换言之，第一掩模线105L可以保留在上牺牲图案107P的上主体部分107L与下牺牲图案104P的第一突出部分104E1之间的交叉处。保留的第一掩模线由附图标记“105I”表示。
保留的第一掩模线105I可以不保留为连续的线形状，而是保留为不连续的形状。换言之，保留的第一掩模线105I可以具有岛状。在下文中，保留的第一掩模线105I也可以被称为“岛状掩模105I”。
图9A是沿图1H的A1-A1′线截取的截面图。图9B是沿图1H的A2-A2′线截取的截面图。图9C是沿图1H的A3-A3′线截取的截面图。图9D是沿图1H的A4-A4′线截取的截面图。
参考图1H和图9A至图9D，可以刻蚀上牺牲图案107P，直到暴露出岛状掩模105I。可以通过毯式刻蚀工艺(例如，回蚀工艺)来刻蚀上牺牲图案107P。
岛状掩模105I的顶表面可以通过对上牺牲图案107P执行的毯式刻蚀工艺而被完全暴露。换言之，可以去除上牺牲图案107P而没有任何残留，即，可以通过刻蚀工艺完全去除上牺牲图案107P的上主体部分107L和多个向下突出部分107E。
图10A是沿图1I的A1-A1′线截取的截面图。图10B是沿图1I的A2-A2′线截取的截面图。图10C是沿图1I的A3-A3′线截取的截面图。图10D是沿图1I的A4-A4′线截取的截面图。
参考图1I和图10A至图10D，可以在去除上牺牲图案107P之后使下牺牲图案104P原位凹陷。可以通过毯式刻蚀工艺(例如，回蚀工艺)使下牺牲图案104P凹陷。保留的下牺牲图案的顶表面(即，凹陷下牺牲图案104R)可以低于牺牲柱110和岛状掩模105I的顶表面。
可以通过用于形成凹陷下牺牲图案104R的凹陷工艺来将凹陷图案104I限定在岛状掩模105I与牺牲柱110之间。凹陷图案104I可以以规则阵列布置。凹陷图案104I可以具有相同的尺寸。凹陷图案104I可以被限定在凹陷下牺牲图案104R中。凹陷图案104I可以彼此不连续。例如，可以通过岛状掩模105I与牺牲柱110的接触界面来阻断相邻的凹陷图案104I的连接。
图11A是沿图1J的A1-A1′线截取的截面图。图11B是沿图1J的A2-A2′线截取的截面图。图11C是沿图1J的A3-A3′线截取的截面图。图11D是沿图1J的A4-A4′线截取的截面图。
参考图1J和图11A至图11D，可以使用岛状掩模105I和牺牲柱110的双硬掩模来刻蚀凹陷下牺牲图案104R。例如，可以通过凹陷图案104I来刻蚀凹陷下牺牲图案104R的部分。结果，可以形成包括多个岛状开口121的牺牲阻挡层120。岛状开口121可以在第一方向D1和第二方向D2上具有与凹陷图案104I相同的尺寸。牺牲阻挡层120是指在刻蚀工艺之后保留的凹陷下牺牲图案104R。多个岛状开口121可以沿着第二方向D2以恒定间隔来间隔开。多个岛状开口121也可以沿第一方向D1以恒定间隔来间隔开。
刻蚀目标材料103的顶表面可以被岛状开口121部分地暴露。
图12A是沿图1K的A1-A1′线截取的截面图。图12B是沿图1K的A2-A2′线截取的截面图。图12C是沿图1K的A3-A3′线截取的截面图。图12D是沿图1K的A4-A4′线截取的截面图。
参考图1K和图12A至图12D，可以形成多个岛状图案103I。为了形成岛状图案103I，可以使用岛状掩模105I、牺牲柱110和牺牲阻挡层120作为刻蚀掩模来刻蚀所述刻蚀目标材料103。岛状图案103I可以形成在刻蚀目标图案103P中。岛状图案103I可以具有相同的尺寸，并且可以在规则阵列中以其间的恒定间隔来间隔开。
当刻蚀所述刻蚀目标材料103时，岛状掩模105I、牺牲柱110和牺牲阻挡层120可以用作刻蚀掩模。在刻蚀所述刻蚀目标材料103时，可以去除所有的岛状掩模105I和牺牲柱110。然而，由于牺牲阻挡层120也被用作刻蚀掩模，因此可以完成针对刻蚀目标材料103的刻蚀工艺以部分地暴露出下部材料102。
随后，可以去除牺牲阻挡层120。由于牺牲阻挡层120是含碳材料，因此可以通过光致抗蚀剂剥离工艺去除牺牲阻挡层120。
图13是示出岛状图案103I的立体图。岛状图案103I可以形成在刻蚀目标图案103P中。岛状图案103I可以彼此不连接。
图14A至图14C是用于描述根据实施例的用于形成图案的方法的示图。图14A是平面图。图14B是沿图14A的A1-A1′线截取的截面图。图14C是沿图14A的A2-A2′截取的截面图。
可以通过上面参考图1A至图1I和图2A至10D描述的方法来形成岛状掩模105I和牺牲柱110的双硬掩模。随后，可以使用岛状掩模105I和牺牲柱110的双硬掩模来刻蚀凹陷下牺牲图案104R。例如，可以通过凹陷图案104I来刻蚀凹陷下牺牲图案104R的部分。
相应地，可以形成如图14A至图14C所示的具有多个岛状开口121'的刻蚀阻挡层120。岛状开口121'可以具有将凹陷图案104I的形状转移成的形状。刻蚀阻挡层120可以指在刻蚀工艺之后所保留的凹陷下牺牲图案104R。刻蚀目标材料103的顶表面可以部分地被岛状开口121′暴露。
例如，图11A和图11B所示的岛状开口121′可以具有垂直的侧壁，而图14B和图14C所示的岛状开口121′可以具有倾斜的侧壁(SL)。可以通过倾斜的侧壁SL防止相邻的岛状开口121′之间的桥接。岛状开口121′的底部宽度可以小于其顶部宽度。
参考图1J，根据先前实施例的岛状开口121可以具有矩形形状，并且图14A所示岛状开口121'可以具有比岛状开口121小的矩形形状。
当使用如上所述的具有岛状开口121′的刻蚀阻挡层120时，可以减小通过对刻蚀目标材料103的后续刻蚀工艺所形成的岛状图案103I的尺寸。
图15A和图15B是用于描述根据实施例的用于形成图案的方法的示图。
参考图2A和图15A，可以在形成第一牺牲材料104之前执行刻蚀目标材料103的图案化。刻蚀目标材料103可以被图案化为线形。这被称为刻蚀目标线103L。参考图15A从顶视图的角度来看，多个刻蚀目标线103L可以具有在任一方向上延伸的线形状。刻蚀目标线103L可以在对角线方向上与第一掩模线105L和第二掩模线108L交叉。
在形成刻蚀目标线103L之后，可以形成第一牺牲材料104。在下文中，可以通过以上参考图1A至图1K和图2A至图12D所描述的方法来刻蚀所述刻蚀目标线103L。
因此，参考图15B，刻蚀目标线103L可以被划分成多个岛状图案。被划分的刻蚀目标线103L可以通过隔离孔200H而彼此间隔开。隔离孔200H可以具有将岛状开口121和121′的形状转移成的形状。例如，可以经由岛状开口121和121′来切割刻蚀目标线103L，并且所切割的部分可以形成隔离孔200H。
形成被划分的刻蚀目标线103L和隔离孔200H的工艺可以被称为刻蚀目标线103L的切割刻蚀工艺。
在刻蚀目标线103L的切割刻蚀工艺期间，岛状掩模105I、牺牲柱110和牺牲阻挡层120可以用作刻蚀掩模。在刻蚀目标线103L的切割刻蚀工艺期间可以去除所有的岛状掩模105I和牺牲柱110。但是，由于牺牲阻挡层120被用作刻蚀掩模，因此可以完成刻蚀目标线103L的切割刻蚀工艺。
图16A是示出根据实施例的岛状图案103I的阵列的示图。图16B是示出根据比较示例的图案阵列的示图。
图16A示出了通过使用如上所述的岛状掩模105I、牺牲柱110和牺牲阻挡层120作为刻蚀掩模所形成的岛状图案103I。
在图16B的比较示例中，孔图案103H可以被限定在第一掩模线L1和第二掩模线L2的未交叉处。换言之，可以通过使用第一掩模线L1和第二掩模线L2的刻蚀工艺来形成孔图案103H。
参考图16A和图16B，根据实施例的在岛状图案103I的中心轴之间的距离可以被设定为第一长度W1。根据比较示例的在孔图案103H的中心轴之间的距离可以被设定为第二长度W2。在岛状图案103I的中心轴之间的距离W1可以小于在孔图案103H的中心轴之间的距离W2。
如上所述，根据实施例的岛状图案103I可以被形成为大量的密集图案阵列。
在一些实施例中，上述实施例可以应用于用于形成多个岛状有源区的隔离工艺。例如，可以使用岛状图案103I和刻蚀目标图案103P作为刻蚀掩模来顺序地刻蚀下部材料102和衬底101。
如上所述，可以通过刻蚀衬底101来形成隔离沟槽。可以通过隔离沟槽而在衬底101中形成多个岛状有源区。可以根据上述实施例形成密集岛状有源区。
根据实施例，由于使用牺牲柱和岛状掩模来形成岛状开口，因此可以形成大量的密集岛状图案。
根据实施例，阈值尺寸的可控制性和均匀性以及覆盖控制(overlay control)是极好的。
实施例可以在简化精细图案形成工艺的同时减少掩模步骤，从而降低工艺成本。
尽管已经关于特定实施例描述了本发明，但是应当注意，这些实施例是用于描述而不是限制本发明。此外，应当注意，在不脱离由所附权利要求所限定的本发明的范围的情况下，本领域技术人员可以通过替代、改变和修改而以各种方式实现本发明。

Claims (20)

1.一种用于形成图案的方法，包括：
形成刻蚀阻挡叠层，其中第一牺牲材料、第一掩模线、第二牺牲材料以及与所述第一掩模线交叉的第二掩模线顺序地设置在刻蚀目标材料上；
使用所述第二掩模线和所述第一掩模线作为刻蚀掩模来刻蚀所述第二牺牲材料和所述第一牺牲材料，以在所述第一牺牲材料中形成彼此隔离的岛状牺牲开口；
形成岛状牺牲柱以填充所述岛状牺牲开口；
刻蚀所述第一掩模线，以在所述第一掩模线与所述第二掩模线之间的交叉处形成岛状掩模；以及
使用所述岛状掩模和所述岛状牺牲柱作为刻蚀掩模来刻蚀所述第一牺牲材料，以形成包括岛状开口的牺牲阻挡层，所述岛状开口彼此隔离并暴露所述刻蚀目标材料。
2.根据权利要求1所述的方法，还包括：在形成所述牺牲阻挡层之后，使用所述牺牲阻挡层作为刻蚀掩模来刻蚀所述刻蚀目标材料，以在所述刻蚀目标材料中形成彼此隔离的岛状图案。
3.根据权利要求1所述的方法，其中，所述第一掩模线和所述第二掩模线被形成为彼此垂直地交叉。
4.根据权利要求1所述的方法，其中，所述第一牺牲材料和所述第二牺牲材料中的每个包含通过旋涂形成的含碳材料。
5.根据权利要求1所述的方法，其中，所述第一掩模线和所述第二掩模线中的每个包含硅氮氧化物。
6.根据权利要求1所述的方法，其中，所述岛状牺牲柱中的每个包含多晶硅或氧化物。
7.根据权利要求1所述的方法，其中，所述岛状牺牲开口被形成为与由所述第二掩模线与所述第一掩模线之间的交叉所限定的空闲空间对准。
8.根据权利要求1所述的方法，其中，刻蚀所述第一掩模线以在所述第一掩模线与所述第二掩模线之间的交叉处形成所述岛状掩模的步骤包括：在去除所述第二掩模线时，同时切割所述第一掩模线。
9.根据权利要求1所述的方法，其中，形成所述刻蚀阻挡叠层的步骤包括：
在所述刻蚀目标材料上形成所述第一牺牲材料；
在所述第一牺牲材料上形成线形状的所述第一掩模线；
在所述第一掩模线上形成所述第二牺牲材料；以及
在所述第二牺牲材料上形成线形状的所述第二掩模线，所述第二掩模线与所述第一掩模线交叉。
10.根据权利要求9所述的方法，其中，形成所述第一掩模线的步骤和形成所述第二掩模线的步骤中的每个步骤包括：
形成掩模材料；
在所述掩模材料上形成线/间隔形状的光致抗蚀剂图案；以及
使用所述光致抗蚀剂图案作为刻蚀掩模来刻蚀所述掩模材料。
11.一种用于形成图案的方法，包括：
在衬底之上形成彼此隔离的刻蚀目标线；
形成刻蚀阻挡叠层，其中第一牺牲材料、第一掩模线、第二牺牲材料以及与所述第一掩模线交叉的第二掩模线顺序地设置在所述刻蚀目标线上；
使用所述第二掩模线和所述第一掩模线作为刻蚀掩模来顺序地刻蚀所述第二牺牲材料和所述第一牺牲材料，以在所述第一牺牲材料中形成彼此隔离的岛状牺牲开口；
形成岛状牺牲柱以填充所述岛状牺牲开口；
刻蚀所述第一掩模线，以在所述第一掩模线与所述第二掩模线之间的交叉处形成岛状掩模；
使用所述岛状掩模和所述岛状牺牲柱作为刻蚀掩模来刻蚀所述第一牺牲材料，以形成包括岛状开口的牺牲阻挡层，所述岛状开口彼此隔离以部分地暴露所述刻蚀目标线；以及
使用所述牺牲阻挡层作为刻蚀掩模来刻蚀所述刻蚀目标线，以通过切割所述刻蚀目标线来形成彼此隔离的岛状图案和隔离孔。
12.根据权利要求11所述的方法，其中，所述刻蚀目标线被形成为与所述第一掩模线和所述第二掩模线交叉，并且所述第一掩模线与所述第二掩模线彼此垂直地交叉。
13.根据权利要求11所述的方法，其中，所述第一牺牲材料和所述第二牺牲材料中的每个包含通过旋涂形成的含碳材料。
14.根据权利要求11所述的方法，其中，所述第一掩模线和所述第二掩模线中的每个包含硅氮氧化物。
15.根据权利要求11所述的方法，其中，所述岛状牺牲柱中的每个包含多晶硅或氧化物。
16.根据权利要求11所述的方法，其中，所述岛状牺牲开口被形成为与由所述第二掩模线与所述第一掩模线之间的交叉所限定的空闲空间对准。
17.根据权利要求11所述的方法，其中，刻蚀所述第一掩模线以在所述第一掩模线与所述第二掩模线之间的交叉处形成所述岛状掩模的步骤包括：在去除所述第二掩模线时，同时切割所述第一掩模线。
18.根据权利要求11所述的方法，其中，形成所述刻蚀阻挡叠层的步骤包括：
在所述刻蚀目标线上形成所述第一牺牲材料；
在所述第一牺牲材料上形成线形状的所述第一掩模线；
在所述第一掩模线上形成所述第二牺牲材料；以及
在所述第二牺牲材料上形成线形状的所述第二掩模线，所述第二掩模线与所述第一掩模线交叉。
19.根据权利要求18所述的方法，其中，形成所述第一掩模线的步骤和形成所述第二掩模线的步骤中的每个步骤包括：
形成掩模材料；
在所述掩模材料上形成线/间隔形状的光致抗蚀剂图案；以及
使用所述光致抗蚀剂图案作为刻蚀掩模来刻蚀所述掩模材料。
20.根据权利要求11所述的方法，还包括：在使用所述牺牲阻挡层作为所述刻蚀掩模来刻蚀所述刻蚀目标线以通过切割所述刻蚀目标线来形成隔离的岛状图案和所述隔离孔之后，使用所述岛状图案作为刻蚀掩模来刻蚀所述衬底，以在所述衬底中形成多个有源区和沟槽。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762070A (zh) * 2015-01-07 2016-07-13 爱思开海力士有限公司 制造半导体器件的方法
JP2019009354A (ja) * 2017-06-27 2019-01-17 富士通株式会社 磁気抵抗変化素子の製造方法
US10211061B1 (en) * 2017-11-30 2019-02-19 Nanya Technology Corporation Method for manufacturing a semiconductor structure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101145335B1 (ko) * 2010-07-06 2012-05-14 에스케이하이닉스 주식회사 반도체 장치의 콘택 홀 제조 방법
KR101658492B1 (ko) 2010-08-13 2016-09-21 삼성전자주식회사 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR101872777B1 (ko) * 2012-02-27 2018-08-02 삼성전자주식회사 콘택 형성 방법 및 이를 이용한 상변화 메모리 장치의 제조 방법
KR101948222B1 (ko) * 2012-06-15 2019-02-14 에스케이하이닉스 주식회사 홀 패터닝을 위한 마스크패턴 및 그를 이용한 반도체장치 제조 방법
KR102062676B1 (ko) 2012-12-06 2020-01-06 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR102065481B1 (ko) 2012-12-06 2020-01-13 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
WO2015009737A1 (en) * 2013-07-18 2015-01-22 Optokey, Inc. Surface enhanced raman spectroscopy resonator structures and methods of making same
JP2016033968A (ja) 2014-07-31 2016-03-10 マイクロン テクノロジー， インク． 半導体装置の製造方法
KR102337410B1 (ko) * 2015-04-06 2021-12-10 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US10361080B2 (en) * 2017-07-04 2019-07-23 United Microelectronics Corp. Patterning method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762070A (zh) * 2015-01-07 2016-07-13 爱思开海力士有限公司 制造半导体器件的方法
JP2019009354A (ja) * 2017-06-27 2019-01-17 富士通株式会社 磁気抵抗変化素子の製造方法
US10211061B1 (en) * 2017-11-30 2019-02-19 Nanya Technology Corporation Method for manufacturing a semiconductor structure

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