KR102547112B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 출원의 일 실시예에 따른 반도체 소자의 제조 방법은 셀 영역 및 주변회로 영역의 반도체 기판 상부에 도전물질을 형성하는 단계와, 상기 셀 영역의 상기 도전물질 상부에 돌출부 및 오목부를 포함하는 판 형태의 제 1 마스크 패턴을 형성하고, 상기 주변회로 영역의 상기 도전물질 상부에 게이트 전극을 정의하는 제 2 마스크 패턴을 형성하는 단계와, 상기 제 1 마스크 패턴을 식각 마스크로 상기 셀 영역의 도전물질을 식각하고, 상기 제 2 마스크 패턴을 식각 마스크로 상기 주변회로 영역의 상기 도전물질을 식각하여 상기 주변회로 영역에 게이트 패턴을 형성하는 단계와, 상기 셀 영역의 상기 제 1 마스크 패턴 상부에 비트라인을 정의하는 스페이서를 형성하는 단계와, 상기 스페이서를 식각 마스크로 상기 셀 영역의 상기 제 1 마스크 패턴 및 도전물질을 식각하여 라인 형태의 비트라인 패턴을 형성하되, 상기 비트라인 패턴 일측 끝단의 패드 영역 선폭이 상기 비트라인 패턴 중심부의 선폭보다 크게 형성되는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURIMG THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀 영역의 비트라인 형성 방법 및 주변회로 영역의 게이트 형성 방법에 관한 것이다.
반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가하고 있지만, 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소하고 있다.
따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소한 미세 패턴을 형성하여야 한다. 이러한 미세 패턴을 형성하기 위해서는 더블 패터닝 기술(DPT)이나 스페이서 패터닝 기술(SPT)의 적용이 용이하다. 그러나, 셀 영역에 형성되는 게이트나 비트라인의 경우 단순 라인 패턴으로, SPT를 이용하여 원하는 미세 피치(pitch)의 라인/스페이스 패턴을 형성한 후 그 라인의 끝단에 전기적 특성의 연결로인 콘택을 형성하여 주어야 하는 부분에서는 패턴이 미세화되어 공정이 마진이 부족해지면서 작은 패턴 위에 콘택이 원하는 크기로 정확하게 형성하는 것이 용이하지 않은 상황이다. 이에 따라 셀 영역의 비트라인 끝단에 형성되는 콘택의 오버랩(Overlap) 및 펀치 마진(Punch Margin)이 감소되는 문제가 발생하고 있는 실정이다.
본 발명의 다양한 실시예들은 셀 영역의 비트라인과 주변회로 영역의 게이트 전극을 각각 패터닝함으로써, 셀 영역의 비트라인 끝단에 형성되는 콘택 패드가 셀프 얼라인(Self Align)되도록 하는 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위한 본 출원의 일 실시예에 따른 반도체 소자의 제조 방법은 셀 영역 및 주변회로 영역의 반도체 기판 상부에 도전물질을 형성하는 단계와, 셀 영역의 도전물질 상부에 돌출부 및 오목부를 포함하는 판 형태의 제 1 마스크 패턴을 형성하고, 주변회로 영역의 도전물질 상부에 게이트 전극을 정의하는 제 2 마스크 패턴을 형성하는 단계와, 제 1 마스크 패턴을 식각 마스크로 셀 영역의 도전물질을 식각하고, 제 2 마스크 패턴을 식각 마스크로 주변회로 영역의 도전물질을 식각하여 주변회로 영역에 게이트 패턴을 형성하는 단계와, 셀 영역의 제 1 마스크 패턴 상부에 비트라인을 정의하는 스페이서를 형성하는 단계와, 스페이서를 식각 마스크로 셀 영역의 제 1 마스크 패턴 및 도전물질을 식각하여 라인 형태의 비트라인 패턴을 형성하되, 비트라인 패턴 일측 끝단의 패드 영역 선폭이 비트라인 패턴 중심부의 선폭보다 크게 형성되는 것을 특징으로 한다.
나아가, 셀 영역에 매립 게이트를 형성하는 단계는 매립 게이트를 포함하는 반도체 기판 상부에 절연막을 형성하고, 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 셀 영역의 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그를 형성하는 단계와, 주변회로 영역의 반도체 기판 상부에 게이트 절연막을 증착하는 단계와, 주변회로 영역의 게이트 절연막 상부에 게이트 도전층을 형성하는 단계를 더 포함한다.
나아가, 제 1 마스크 패턴은 제 1 방향 양측면에 다수의 돌출부 및 오목부를 포함하며, 제 1 마스크 패턴의 돌출부 및 오목부는 제 1 방향으로 대응되도록 배치되는 것을 특징으로 한다.
나아가, 제 1 마스크 패턴의 돌출부 및 오목부는 제 1 방향과 교차하는 제 2 방향을 따라 교번으로 배치되는 것을 특징으로 한다.
나아가, 비트라인을 정의하는 스페이서를 형성하는 단계는 셀 영역의 제 1 마스크 패턴 상부에 다수의 희생막 패턴을 형성하는 단계와, 희생막 패턴의 측면에 스페이서층을 형성하는 단계와, 희생막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하며, 스페이서를 식각 마스크로 셀 영역의 제 1 마스크 패턴 및 도전물질을 식각하는 단계에서 주변회로 영역의 제 2 마스크 패턴 상부에 감광막 패턴을 형성하여 주변회로 영역이 식각되지 않도록 하는 것을 특징으로 한다.
나아가, 제 1 마스크 패턴 상부에 하드마스크층을 형성하는 단계를 더 포함하며, 희생막 패턴의 단부는 제 1 마스크 패턴의 볼록부 및 오목부 사이의 굴곡부에 배치되는 것을 특징으로 한다.
나아가, 셀 영역에 형성된 희생막 패턴의 피치(pitch)는 최종적으로 형성하고자 하는 비트라인 피치의 2배가 되도록 형성하며, 희생막 패턴의 단부에서는 스페이서가 서로 연결되어 형성되는 것을 특징으로 한다.
나아가, 단부가 연결된 스페이서의 중 일측 패턴은 제 1 마스크 패턴의 볼록부를 지나며, 타측 패턴은 제 1 마스크 패턴의 오목부를 지나는 것을 특징으로 하며,비트라인 패턴의 패드 영역 선폭은 비트라인 패턴 중심부의 선폭보다 2배 큰 것을 특징으로 한다.
나아가, 비트라인 패턴 끝단의 패드 영역은 교번으로 배치되는 것을 특징으로 한다.
나아가, 패드 영역이 형성된 비트라인 패턴 끝단은 인접한 비트라인 패턴에 비해 제 1 방향으로 길게 형성되는 것을 특징으로 하며, 비트라인 패턴 끝단의 패드 영역에 접속하는 메탈 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 출원의 다른 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 도전물질을 형성하는 단계와, 도전물질 상부에 돌출부 및 오목부를 포함하는 판 형태의 마스크 패턴을 형성하는 단계와, 마스크 패턴을 식각 마스크로 도전물질을 식각하는 단계와, 마스크 패턴 상부에 비트라인을 정의하는 스페이서를 형성하는 단계와, 스페이서를 식각 마스크로 마스크 패턴 및 도전물질을 식각하여 라인 형태의 비트라인 패턴을 형성하는 단계를 포함하되, 비트라인 패턴 일측 끝단의 패드 영역 선폭이 비트라인 패턴 중심부의 선폭보다 크게 형성되는 것을 것을 특징으로 한다.
나아가, 비트라인 패턴의 패드 영역 선폭은 비트라인 패턴 중심부의 선폭보다 2배 큰 것을 특징으로 하며, 비트라인 패턴 끝단의 패드 영역은 교번으로 배치되는 것을 특징으로 한다.
본 발명의 다양한 실시예들에 따르면, 셀 영역의 비트라인과 주변회로 영역의 게이트 전극을 각각 패터닝함으로써, 셀 영역의 비트라인 끝단에 콘택 패드가 셀프 얼라인되어 셀 영역의 비트라인 끝단에 연결되는 콘택 플러그의 오버랩 및 펀치 마진이 개선되는 효과를 얻을 수 있다.
도 1 내지 도 8은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 출원의 일 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 출원의 일 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 것으로, 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 평면도들이며, 도 1b, 도 1c, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 8c는 상기 평면도의 A - A', B - B'또는 C - C'에 따른 절단면을 도시한 단면도들이다.
먼저, 도 1a,도 1b 및 도 1c를 참조하면, 도 1b는 도 1a의 A - A'에 따른 절단면을 도시한 것으로, 게이트와 수직한 방향 즉, 비트라인이 연장되는 방향을 따라 절단된 단면도를 도시한 것이다. 또한, 도 1c는 도 1a의 B - B'에 따른 절단면을 도시한 것으로, 게이트가 연장되는 방향을 따라 절단된 단면도를 도시한 것이다. 이후에는 비트라인이 연장되는 방향을 따라 절단된 단면도로만 설명하도록 한다.
셀 영역(I)과 주변회로 영역(II)을 포함하는 반도체 기판(100)에 활성영역(105)을 정의하는 소자분리막(110)을 형성한다.
소자분리막(110)이 형성된 반도체 기판(100) 상부에 매립 게이트 형성을 위한 제 1 하드마스크 패턴(115)을 형성한다. 제 1 하드마스크 패턴(115)은 산화막 또는 질화막으로 형성할 수 있다. 이어서, 제 1 하드마스크 패턴(115)에 의해 노출된 활성영역(105) 및 소자분리막(110)을 일정 깊이 식각하여 매립 게이트를 형성하기 위한 리세스를 형성한다.
산화 공정을 진행하여 리세스 내벽에 게이트 절연막(미도시)을 형성한다.
그리고, 게이트 절연막(미도시)이 형성된 리세스 저부에 게이트 도전층(120)을 매립한다. 게이트 도전층(120)은 티타늄나이트라이드(TiN) 또는 티타늄나이트라이드(TiN)와 텅스텐(W)의 적층 구조로 형성할 수 있다.
게이트 도전층(120)이 형성된 리세스의 나머지 부분을 채우도록 게이트 도전층(120) 상부에 캡핑막(122)을 증착하여 셀 영역(I)에 다수의 매립 게이트(125)를 형성한다. 여기서, 캡핑막(122) 질화막으로 형성할 수 있다.
다음으로, 셀 영역(I)의 비트라인 콘택 예정 영역의 캡핑막(122) 및 제 1 하드마스크 패턴(115)을 식각하여 활성영역(105)을 노출시키는 비트라인 콘택홀을 형성한다. 비트라인 콘택홀을 포함하는 전체 상부에 도전물질을 형성한 후 캡핑막(122)이 노출될때까지 평탄화 식각을 진행하여 비트라인 콘택홀 내에 도전물질이 매립된 비트라인 콘택플러그(140)를 형성한다.
이후, 주변회로 영역(II)에 형성된 제 1 하드마스크 패턴(115) 및 캡핑막(122)을 제거한다.
그 다음, 비트라인 콘택플러그(140)를 포함하는 셀 영역(I) 및 주변회로 영역(II)의 반도체 기판(100) 전체 표면에 게이트 절연막(130)을 형성하고, 셀 영역(I)에 형성된 게이트 절연막(130)을 제거하여 주변회로 영역의 반도체 기판(100) 상부에만 게이트 절연막(130)이 남겨지도록 한다.
이후, 주변회로 영역의 게이트 절연막(130) 상부에 게이트 도전층(135)을 형성한다.
다음으로, 캡핑막(122), 비트라인 콘택 플러그(140) 및 게이트 도전층(135)을 포함하는 반도체 기판(100) 전체 상부에 제 2 도전물질(145) 및 제 2 하드마스크층(150)을 형성한다. 제 2 도전물질(145)은 금속 또는 금속 및 배리어 메탈이 적층된 구조를 포함할 수 있다. 예컨대, 금속은 텅스텐 물질을 포함하며, 배리어 메탈은 티타늄, 티타늄 질화막을 포함할 수 있다.
도 2a 및 도 2b를 참조하면, 제 2 하드마스크층(150)을 식각하여 셀 영역 및 주변회로 영역에 제 2 하드마스크 패턴(152, 153)을 형성한다. 여기서, 셀 영역의 제 2 하드마스크 패턴(152)은 도 2a에 도시된 바와 같이 다수의 돌출부(152a) 및 오목부(152b)를 포함하는 형태로 형성된다. 셀 영역의 제 2 하드마스크 패턴(152)은 제 2 방향을 따라 돌출부(152a)와 오목부(152b)가 교번으로 배치된다.
더욱 구체적으로 설명하면, 셀 영역의 제 2 하드마스크 패턴(152)의 제 1 방향 양측면에 다수의 돌출부(152a) 및 오목부(152b)를 포함한다. 셀 영역의 제 2 하드마스크 패턴(152)의 일측에 돌출부(152a)가 형성된다고 하면, 제 1 방향으로 마주보고 있는 제 2 하드마스크 패턴(152)의 타측에는 오목부(152b)가 형성된다.
그리고, 주변회로 영역의 하드마스크 패턴(153)은 게이트 전극을 정의하는 사각띠 형태로 형성된다.
셀 영역의 제 2 하드마스크 패턴(152)을 식각 마스크로 셀 영역의 제 2 도전물질(145), 캡핑막(122) 및 제 1하드마스크 패턴(115)을 식각하고, 주변회로 영역의 제 2 하드마스크 패턴(153)을 식각 마스크로 제 2 도전물질(145), 게이트 도전층(135) 및 게이트 절연막(130)을 식각하여 주변회로 영역에 게이트 패턴(154)을 형성한다. 기존에는, 한번의 식각 공정을 통해 셀 영역의 비트라인과 주변회로 영역의 게이트 패턴을 동시에 형성하였다. 그러나, 본 출원에서는 주변회로 영역을 식각하여 게이트 패턴 형성 시 셀 영역에 비트라인 형성을 위한 패터닝 공정은 진행하지 않고, 돌출부 및 오목부가 포함된 제 2 하드마스크 패턴을 이용한 식각 공정만을 진행한다.
따라서, 셀 영역의 비트라인과 주변회로 영역의 게이트 전극이 서로 다른 식각 공정을 통해 형성하도록 한다.
이후, 주변회로 영역의 게이트 패턴(154) 측벽에 게이트 스페이서(157)를 형성한다. 그리고, 주변회로 영역의 게이트 패턴(154)을 포함하는 반도체 기판(100) 전체 상부에 이온 주입 공정을 수행한다. 이온 주입 공정을 진행함에 따라 주변회로 영역의 게이트 특성이 향상될 수 있다.
도 3a 및 도 3b를 참조하면, 셀 영역 및 주변회로 영역의 반도체 기판(100) 전체 상부에 층간 절연막(160)을 형성한다. 이때, 층간 절연막(160)은 게이트 패턴(154) 상단의 제 2 하드마스크 패턴(153)과 식각 선택비 차이를 갖는 산화막 계열의 물질로 형성할 수 있다. 이후, 셀 영역의 제 2 하드마스크 패턴(152) 및 주변회로 영역의 게이트 패턴(154) 상단에 형성된 제 2 하드마스크 패턴(153)이 노출될때까지 평탄화 식각을 진행한다.
도 4a 및 도 4b를 참조하면, 셀 영역 및 주변회로 영역 전체 상부에 제 3 하드마스크층(165)을 형성한다. 제 3 하드마스크층(165)은 셀 영역에 형성된 제 2 하드마스크 패턴(152)의 보상을 위해 형성한다. 제 3 하드마스크층(165)는 제 2 하드마스크 패턴(152, 153)과 동일한 물질로 형성할 수 있다. 그러나, 이에 한정하지는 않으며, 제 2 하드마스크 패턴(152, 153)을 보호할 수 있는 물질이라면 어떤 물질로 형성하여도 무관하다.
이후, 제 3 하드마스크층(165) 상부에 제 4 하드마스크층(167)을 형성한다.
도 5a 및 도 5b를 참조하면, 셀 영역의 제 4 하드마스크층(167) 상부에 다수의 희생막 패턴(170)을 형성한다. 희생막 패턴(170)은 SPT 공정을 이용하여 비트라인을 형성하기 위한 것으로, 매립 게이트(125)와 교차되는 제 1 방향으로 연장된 라인 패턴으로 형성한다. 희생막 패턴(170)은 제거가 용이한 물질로 형성할 수 있다. 예컨대, 산화막 계열의 물질로 형성할 수 있다.
셀 영역에 형성된 희생막 패턴(170)의 피치(pitch)는 최종적으로 형성하고자 하는 비트라인 피치의 2배가 되도록 형성하는 것이 바람직하다. 또한, 희생막 패턴(170)은 셀 영역에 형성된 제 2 하드마스크 패턴(152)의 돌출부(152a)와 오목부(152b) 사이에 배치되어 희생막 패턴(170)의 단축 사이에 굴곡진 형태의 제 2 하드마스크 패턴(152) 단부가 위치되도록 한다.
다음으로, 희생막 패턴(170)을 포함하는 제 4 하드마스크층(167) 전체 표면에 스페이서층을 형성한다.
스페이서층의 두께는 후속 공정에서 형성되는 비트라인의 선폭에 영향을 미치므로, 스텝 커버리지(step coverage) 특성이 우수한 물질을 사용하며, 원자층증착(Atomic Layer Deposition) 방법으로 형성할 수 있다. 스페이서층은 희생막 패턴(170) 제거 시 남겨져야 하므로, 희생막 패턴(170)과 식각 선택비 차이를 갖는 물질로 형성할 수 있다. 예컨대, 희생막 패턴(170)이 산화막 계열의 물질이라면, 스페이서층은 질화막 계열의 물질로 형성할 수 있다.
희생막 패턴(170)의 표면이 노출되도록 에치 백 식각을 진행하여 희생막 패턴(170)의 측면에 스페이서 패턴(175)을 형성한다. 스페이서층은 희생막 패턴(170)을 감싸면서 형성되므로 희생막 패턴(170)의 단부에서는 스페이서 패턴(175)이 서로 연결되어 형성된다.
도 6a 및 도 6b를 참조하면, 습식 딥 아웃(Wet Dip out) 공정으로 희생막 패턴(170)을 제거하여 스페이서 패턴(175)만 남겨지도록 한다. 단부가 서로 연결되어 형성된 스페이서 패턴(175) 중 일측 패턴은 제 2 하드마스크 패턴(152)의 볼록부(152a)를 지나며, 타측 패턴은 제 2 하드마스크 패턴(152)의 오목부(152b)를 지난다.
도 7a 및 도 7b를 참조하면, 스페이서 패턴(175)을 식각 마스크로 제 4 하드마스크층(167)을 식각하여 제 4 하드마스크 패턴(167a)을 형성한다.
그리고, 주변회로 영역에 감광막 패턴(180)을 형성한다. 감광막 패턴(180)은 후속으로 진행되는 비트라인 패터닝 공정 시 주변회로 영역이 식각되는 것을 방지하기 위해 형성한다.
이후, 스페이서 패턴(175)을 제거한다.
도 8a 내지 도 8c를 참조하여 비트라인 패턴 형성 단계를 설명하면 다음과 같다. 여기서, 도 8b는 도 7a의 A - A'의 절단면을 도시한 단면도이고, 도 8c는 도 8a의 C - C'에 따른 절단면을 도시한 단면도이다.
제 4 하드마스크 패턴(167a)을 식각 마스크로 셀 영역의 제 3 하드마스크층(165)를 식각하여 제 3 하드마스크 패턴(165a)을 형성하고, 주변회로 영역에 형성된 감광막 패턴(180)을 제거한다.
이후, 제 3 하드마스크 패턴(165a)을 식각 마스크로 제 2 하드마스크 패턴(152), 제 2 도전물질(145), 캡핑막(122) 및 비트라인 콘택플러그(140)를 순차적으로 식각하여 비트라인 패턴(185)을 형성한다.
제 4 하드마스크 패턴(167a)을 식각 마스크로 이용하여 비트라인 패턴(185)식각 시 비트라인 패턴(185)의 끝단이 형성되는 부분에 제 2 하드마스크 패턴(152)의 굴곡부가 위치된다. 제 2 하드마스크 패턴(152)의 굴곡부에 대응되는 비트라인 패턴(185) 끝단에서 식각 로딩 이펙트(Etch Loading Effect)가 발생하여 비트라인 패턴(185)의 장축이 길게 형성되며, 비트라인 패턴 중앙부(185a)의 선폭(W1)보다 비트라인 패턴 끝단(185b)의 선폭(W2)이 증가된 형태로 형성된다. 상대적으로 큰 선폭을 갖는 비트라인 패턴 끝단(185b)은 지그재그 형태로 배치되도록 한다. 예컨대, 비트라인 패턴(185) 일측 끝단이 상대적으로 큰 선폭을 갖는다고 하면, 인접한 비트라인 패턴(185)은 타측 끝단이 상대적으로 큰 선폭을 갖도록 배치된다.
비트라인 패턴 끝단(185b)에 선폭이 증가된 형태로 형성된 부분이 후속 공정에서 형성되는 콘택 플러그가 연결될 위치가 된다. 즉, 비트라인 패턴의 끝단(185b)에는 자동적으로 선폭이 증가된 비트라인 패드가 형성된다.
상술한 바와 같이, 본 출원에서는 셀 영역의 비트라인 패턴과 주변회로 영역의 게이트 패턴을 각각 별도의 식각 공정으로 형성하면서, 비트라인 패턴 끝단의 선폭이 비트라인 패턴 중심부의 선폭보다 큰 형태로 패터닝되도록 함으로써, 셀 영역의 비트 라인 상부에 형성되는 메탈 콘택 플러그의 오버 랩(Over Lap) 및 펀치(Punch) 마진이 개선되는 효과를 제공한다.
이상의 설명은 본 출원의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 출원의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 출원에 개시된 실시예들은 본 출원의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 출원의 기술 사상의 범위가 한정되는 것은 아니다.
본 출원의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 셀 영역 및 주변회로 영역의 반도체 기판 상부에 도전물질을 형성하는 단계;
    상기 셀 영역의 상기 도전물질 상부에 돌출부 및 오목부를 포함하는 판 형태의 제 1 마스크 패턴을 형성하고, 상기 주변회로 영역의 상기 도전물질 상부에 게이트 전극을 정의하는 제 2 마스크 패턴을 형성하는 단계;
    상기 제 1 마스크 패턴을 식각 마스크로 상기 셀 영역의 도전물질을 식각하고, 상기 제 2 마스크 패턴을 식각 마스크로 상기 주변회로 영역의 상기 도전물질을 식각하여 상기 주변회로 영역에 게이트 패턴을 형성하는 단계;
    상기 셀 영역 및 상기 주변 회로 영역에 층간 절연막을 형성하는 단계;
    상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴이 노출될 때까지 상기 층간 절연막을 평탄화하는 단계;
    상기 셀 영역 및 상기 주변 회로 영역에 하드마스크층을 형성하는 단계;
    상기 셀 영역의 상기 하드마스크층 상부에 상기 제 1 마스크 패턴과 오버랩 되도록 비트라인을 정의하는 스페이서를 형성하는 단계;
    상기 스페이서를 식각 마스크로 상기 셀 영역의 상기 하드마스크층, 상기 제 1 마스크 패턴, 도전물질 및 상기 층간 절연막을 식각하여 라인 형태의 비트라인 패턴을 형성하되, 상기 비트라인 패턴 일측 끝단의 패드 영역 선폭이 상기 비트라인 패턴 중심부의 선폭보다 크게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 셀 영역에 위치하는 소자분리막에 매립 게이트를 형성하는 단계; 및
    상기 매립 게이트를 포함하는 상기 반도체 기판 상부에 절연막을 형성하고, 상기 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계를 더 포함하고,
    상기 매립 게이트를 형성하는 단계 및 상기 비트라인 콘택홀을 형성하는 단계는 상기 반도체 기판 상부에 도전물질을 형성하는 단계 이전에 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 2에 있어서,
    상기 셀 영역의 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택플러그를 형성하는 단계;
    상기 주변회로 영역의 상기 절연막을 제거하는 단계;
    상기 주변회로 영역의 상기 반도체 기판 상부에 게이트 절연막을 증착하는 단계; 및
    상기 주변회로 영역의 상기 게이트 절연막 상부에 게이트 도전층을 형성하는 단계
    를 더 포함하고,
    상기 비트라인 콘택플러그를 형성하는 단계, 상기 게이트 절연막을 증착하는 단계 및 상기 게이트 도전층을 형성하는 단계는 상기 반도체 기판 상부에 도전물질을 형성하는 단계 이전에 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 제 1 마스크 패턴은 제 1 방향 양측면에 다수의 돌출부 및 오목부를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 4에 있어서
    상기 제 1 마스크 패턴의 돌출부는 상기 제 1 마스크 패턴의 오목부와 상기 제 1 방향으로 대향하도록 배치되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 4에 있어서,
    상기 제 1 마스크 패턴의 돌출부 및 오목부는 상기 제 1 방향과 교차하는 제 2 방향을 따라 교번으로 배치되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서
    상기 비트라인을 정의하는 스페이서를 형성하는 단계는
    상기 셀 영역의 상기 하드마스크층 상부에 다수의 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴의 측면에 스페이서층을 형성하는 단계; 및
    상기 희생막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 7에 있어서
    상기 스페이서를 식각 마스크로 상기 셀 영역의 상기 제 1 마스크 패턴 및 도전물질을 식각하는 단계에서 상기 주변회로 영역의 상기 제 2 마스크 패턴 상부에 감광막 패턴을 형성하여 상기 주변회로 영역이 식각되지 않도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 7에 있어서,
    상기 희생막 패턴의 단부는 상기 제 1 마스크 패턴의 상기 돌출부 및 오목부 사이의 굴곡부에 배치되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 7에 있어서
    상기 셀 영역에 형성된 상기 희생막 패턴의 피치(pitch)는 최종적으로 형성하고자 하는 비트라인 피치의 2배가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 7에 있어서
    상기 희생막 패턴의 단부에서는 상기 스페이서가 서로 연결되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 12에 있어서
    상기 단부가 연결된 상기 스페이서의 일측 패턴은 상기 제 1 마스크 패턴의 돌출부를 지나며, 타측 패턴은 상기 제 1 마스크 패턴의 오목부를 지나는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서
    상기 비트라인 패턴의 패드 영역 선폭은 상기 비트라인 패턴 중심부의 선폭보다 2배 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서
    상기 비트라인 패턴 끝단의 패드 영역은 교번으로 배치되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서
    상기 패드 영역이 형성된 상기 비트라인 패턴 끝단은 인접한 비트라인 패턴에 비해 제 2 방향으로 길게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서
    상기 비트라인 패턴 끝단의 패드 영역에 접속하는 메탈 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 반도체 기판 상부에 도전물질을 형성하는 단계;
    상기 도전물질 상부에 돌출부 및 오목부를 포함하는 판 형태의 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 상기 도전물질을 식각하는 단계;
    상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 마스크 패턴이 노출될 때까지 상기 층간 절연막을 평탄화하는 단계;
    상기 반도체 기판 상부에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상부에 상기 마스크 패턴과 오버랩 되도록 비트라인을 정의하는 스페이서를 형성하는 단계; 및
    상기 스페이서를 식각 마스크로 상기 하드마스크층, 상기 마스크 패턴, 상기 층간 절연막 및 상기 도전물질을 식각하여 라인 형태의 비트라인 패턴을 형성하는 단계를 포함하되, 상기 비트라인 패턴 일측 끝단의 패드 영역 선폭이 상기 비트라인 패턴 중심부의 선폭보다 크게 형성되는 것을 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 18에 있어서,
    상기 비트라인 패턴의 패드 영역 선폭은 상기 비트라인 패턴 중심부의 선폭보다 2배 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 18에 있어서,
    상기 비트라인 패턴 끝단의 패드 영역은 교번으로 배치되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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