KR101213893B1 - 수직형 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 title claims description 21
- 239000000758 substrate Substances 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 47
- 229910052710 silicon Inorganic materials 0.000 claims description 47
- 239000010703 silicon Substances 0.000 claims description 47
- 239000010410 layer Substances 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 7
- 230000000694 effects Effects 0.000 abstract description 6
- 150000004767 nitrides Chemical class 0.000 description 20
- 238000007789 sealing Methods 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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Abstract
본 발명은 수직형 반도체 소자에 관한 것으로, 반도체 기판에 수직하게 돌출된 활성 필라들, 활성 필라들의 적어도 일 측면에 연결되며 매립 비트라인과 교차하는 방향을 따라 형성되는 수직 게이트 및 수직 게이트와 연결되지 않은 활성 필라의 측면 중 적어도 일 측면에 연결되는 바디 라인을 포함하며, 바디 라인이 활성 필라 내에 쌓이는 홀을 방전시킴으로써 비트라인 접합 영역의 접합 깊이가 깊게 형성되더라도 플로팅 바디 효과가 발생되지 않도록 해준다.
Description
본 발명은 수직형 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 플로팅 바디 효과를 방지하면서도 게이트와 비트라인 접합 영역이 오버랩되는 수직형 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 집적도 향상을 위해 40nm 이하급 DRAM 장치가 요구되고 있는데, 8F2(F:minimum feature size) 또는 6F2 셀아키텍쳐(cell architecture) 형태에서 사용하는 플라나(Planar) 또는 리세스 게이트 트랜지스터(Recessed Gate Taransistor)의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5～2 배 향상시킬 수 있는 4F2 셀아키텍쳐를 갖는 DRAM 장치가 요구되고 있다.
4F2 셀아키텍쳐를 구성하기 위해서는 셀 트랜지스터의 소스(source)부와 드레인(drain)부, 즉, 전하가 저장된 캐패시터 형성 영역의 소스부와 전하를 비트라인으로 방출하는 드레인부가 1F2 에 형성이 가능해야 한다. 이를 위해 최근 1F2 내에 소스부와 드레인부 형성이 가능한 수직 형상(vertical type)의 셀 트랜지스터 구조에 대한 연구가 검토되고 있다. 수직 형상의 셀 트랜지스터 구조는 셀을 동작시키는 트랜지스터의 소스 영역 및 드레인 영역을 상, 하부로 형성시키고 수직 기둥 형태의 채널로 트랜지스터를 동작시키는 구조이다. 즉, 8F2에서 수평 형상으로 형성되는 소스 영역 및 드레인 영역 부분을 상, 하부의 수직 형태로 구성함으로써 4F2 내에서 셀 트랜지스터 동작 구현이 가능하도록 하는 방법이다.
그런데 이러한 4F2 셀아키텍쳐에서는 비트라인 접합 영역이 필라 하부의 측면에 OSC(One Side Contact) 형태로 형성된다.
따라서, 비트라인 접합 영역의 접합 깊이(junction depth)가 얕게 형성되면, 게이트와 접합 영역이 오버랩되지 않아 채널 저항 및 채널 길이가 증가하여 문턱전압이 증가하고 채널 전류는 감소하는 문제가 있다.
반면에, 게이트와 접합 영역이 오버랩되도록 접합 깊이가 깊게 형성되면, 필라의 폭이 좁기 때문에 접합 영역에 의해 채널 영역이 기판으로부터 격리되는 플로팅 바디 효과(floating body effect)가 발생하는 문제가 있다.
본 발명은 수직형 반도체 소자에서 게이트와 비트라인 접합 영역이 오버랩될 수 있도록 하면서도 이로 인한 플로팅 바디 효과가 발생되는 것을 효과적으로 방지함으로써 반도체 장치의 동작 특성을 향상시키고자 한다.
본 발명의 일 실시 예에 따른 수직형 반도체 소자는 반도체 기판에 수직하게 돌출된 제 1 활성 필라, 상기 제 1 활성 필라의 적어도 일 측면에 연결되며 매립 비트라인과 교차하는 방향을 따라 형성되는 제 1 수직 게이트 및 상기 제 1 활성 필라의 측면 중 상기 제 1 수직 게이트와 연결되지 않은 적어도 일 측면에 연결되는 제 1 바디 라인을 포함한다.
본 발명의 수직형 반도체 소자는 상기 제 1 수직 게이트의 일 측벽에 형성된 절연막, 상기 절연막을 기준으로 상기 제 1 수직 게이트와 대칭되게 형성되는 제 2 수직 게이트, 적어도 일 측면이 상기 제 2 수직 게이트에 연결되는 제 2 활성 필라 및 상기 절연막을 기준으로 상기 제 1 바디 라인에 대칭되게 형성되며, 상기 제 2 활성 필라의 측면 중 상기 제 2 수직 게이트와 연결되지 않은 적어도 일 측면에 연결되는 제 2 바디 라인을 더 포함할 수 있다.
본 발명의 수직형 반도체 소자는 상기 제 1 바디 라인을 기준으로 상기 제 1 활성 필라에 대칭되게 형성되며 상기 제 1 바디 라인에 연결되는 제 3 활성 필라 및 상기 제 1 바디 라인을 기준으로 상기 제 1 수직 게이트와 대칭되게 형성되며, 상기 제 3 활성 필라의 측면 중 상기 제 1 바디 라인과 연결되지 않은 적어도 일 측면에 연결되는 제 3 수직 게이트를 더 포함할 수 있다.
바람직하게는, 상기 제 1 바디 라인은 상기 제 1 수직 게이트와 나란한 라인 타입으로 형성될 수 있다.
바람직하게는, 상기 제 1 수직 게이트는 상기 제 1 활성 필라를 "ㄷ"자 형상으로 감싸도록 형성될 수 있으며, 상기 제 1 활성 필라가 사각 기둥 형상으로 형성시, 상기 제 1 활성 필라의 4개의 측면들 중 3개의 측면들을 감싸도록 형성될 수 있다. 이때, 상기 제 1 바디 라인은 상기 활성 필라의 4개의 측면들 중 나머지 1개의 측면과 연결되도록 형성될 수 있다.
본 발명의 일 실시 예에 따른 수직형 반도체 소자 제조 방법은 반도체 기판을 식각하여 실리콘 라인패턴을 형성하는 단계, 상기 실리콘 라인패턴 사이의 제 1 트렌치 하부에 매립 비트라인을 형성하는 단계, 상기 제 1 트렌치가 매립되도록 절연막을 형성하는 단계, 상기 실리콘 라인패턴 및 상기 절연막을 식각하여 수직 게이트 영역을 정의하는 제 2 트렌치를 형성하는 단계, 상기 제 2 트렌치 내에 제 1 도전막을 형성하는 단계, 상기 제 1 도전막을 소자 분리시켜 수직 게이트를 형성하는 단계, 인접한 상기 제 2 트렌치들 사이의 상기 실리콘 라인패턴 및 상기 절연막을 식각하여 바디 라인 영역을 정의하는 제 3 트렌치를 형성하는 단계 및 상기 제 3 트렌치 내에 제 2 도전막을 형성하여 바디 라인을 형성하는 단계를 포함한다.
본 발명의 수직형 반도체 소자 제조 방법은 상기 매립 비트라인을 형성하기 이전에, 상기 제 1 트렌치를 사이에 두고 마주 보는 상기 실리콘 라인패턴의 두 측면들 중 일 측면에만 비트라인콘택을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 제 2 트렌치는 상기 실리콘 라인패턴을 일정 간격으로 분리하며, 분리된 상기 실리콘 라인패턴의 양단부의 3 측면을 노출시키도록 형성된다.
바람직하게는, 상기 수직 게이트를 형성하는 단계는 상기 제 1 도전막을 상기 매립 비트라인과 교차되는 방향을 따라 분리시켜 분리된 상기 제 1 도전막이 상기 실리콘 라인 패턴의 양단부의 3 측면을 둘러싸도록 할 수 있다.
본 발명의 수직형 반도체 소자 제조 방법은 상기 제 2 트렌치가 매립되도록 상기 제 1 도전막 상부에 층간 절연막을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 제 3 트렌치는 상기 바디 라인 영역과 상기 수직 게이트 영역 사이에 상기 절연막이 잔류되도록 형성된다.
본 발명의 수직형 반도체 소자 제조 방법에서는 상기 제 3 트렌치에 의해 상기 실리콘 라인패턴이 분리되어 활성 필라가 형성된다.
본 발명의 다른 실시 예에 따른 수직형 반도체 소자 제조 방법은 일정 간격으로 이격된 바 형태의 실리콘 라인패턴들을 형성하는 단계, 인접한 상기 실리콘 라인패턴들의 양 단부들을 각각 제 1 방향을 따라 연결시키는 제 1 수직 게이트 및 제 2 수직 게이트를 형성하는 단계, 상기 인접한 실리콘 라인패턴들의 중앙부를 상기 제 1 방향을 따라 식각하여 활성 필라들을 형성하는 단계 및 상기 제 1 방향을 따라 상기 활성 필라들의 측면에 연결되는 바디 라인을 형성하는 단계를 포함한다
바람직하게는, 상기 바 형태의 실리콘 라인패턴을 형성하는 단계는 반도체 기판을 식각하여 라인 타입의 실리콘 라인패턴을 형성하는 단계, 상기 라인 타입의 실리콘 라인패턴 사이의 제 1 트렌치 하부에 매립 비트라인을 형성하는 단계, 상기 제 1 트렌치가 매립되도록 절연막을 형성하는 단계 및 수직 게이트 영역을 정의하는 VG 마스크로 상기 라인 타입의 실리콘 라인패턴과 상기 절연막을 식각하여 제 2 트렌치 및 제 3 트렌치를 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 제 1 수직 게이트 및 상기 제 2 수직 게이트를 형성하는 단계는 상기 제 2 트렌치 및 상기 제 3 트렌치 내에 제 1 도전막 및 제 2 도전막을 형성하는 단계 및 상기 제 1 도전막 및 상기 제 2 도전막을 소자 분리하는 단계를 포함할 수 있다.
바람직하게는, 상기 활성 필라들을 형성하는 단계는 바디 라인 영역을 정의하는 바디 마스크로 상기 제 1 도전막 및 상기 제 2 도전막 사이의 상기 실리콘 라인패턴 및 상기 절연막을 식각하여 제 4 트렌치를 형성한다.
바람직하게는, 상기 바디 라인을 형성하는 단계는 상기 제 4 트렌치 내에 제 3 도전막을 형성한다.
본 발명은 수직형 반도체 소자에서 게이트와 비트라인 접합 영역이 오버랩될 수 있도록 하면서도 이로 인한 플로팅 바디 효과가 발생되는 것을 효과적으로 방지할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 수직형 반도체 소자의 구조를 나타내는 도면들.
도 2 내지 도 11은 도 1의 반도체 소자를 형성하기 위한 제조 공정을 설명하기 위한 평면도 및 단면도.
도 2 내지 도 11은 도 1의 반도체 소자를 형성하기 위한 제조 공정을 설명하기 위한 평면도 및 단면도.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1a 내지 도 1c는 본 발명의 일 실시 예에 따른 수직형 반도체 소자의 구조를 나타내는 도면들로, 도 1a는 평면도이며, 도 1b 및 도 1c는 각각 도 1a에서 X-X' 및 Y-Y'를 따라 절단된 단면의 모습을 보여주는 단면도이다. 설명의 편의를 위해 도 1b 및 1c에 도시된 일부 구성요소는 평면도(도 1a) 상에는 표시되지 않았다.
반도체 기판(10)이 식각되어 반도체 기판(10)으로부터 수직하게 돌출되는 활성 필라(12)들이 일정 간격으로 형성되며, 활성 필라(12) 사이의 하부에는 제 1 방향(도 1에서 Y 방향)으로 매립 비트라인(14)이 형성된다. 매립 비트라인(14)은 비트라인콘택(16)을 통해 활성 필라(12) 하부의 비트라인 접합 영역(18)과 연결된다. 이때, 비트라인콘택(16)은 OSC(One Side Contact)으로 활성 필라(12)의 일측에만 형성된다. 그리고, 비트라인 접합 영역(18)은 수직 게이트(20)와 일부분이 중첩될 수 있도록 형성된다.
매립 비트라인(14)의 상부에는 매립 비트라인(14)과 교차하는 방향(도 1에서 X 방향)으로 진행하는 수직 게이트(20)가 형성된다. 수직 게이트(20)는 활성 필라(12)를 "ㄷ"자 형태로 감싸도록 형성되며, 특히 활성 필라(12)가 사각 기둥 형상으로 형성시 활성 필라(12)의 4개의 측면들 중 3개의 측면들을 감싸도록 형성된다. 그리고, 수직 게이트(20)는 절연막(22)에 의해 인접 수직 게이트와 소자 분리되며, 절연막(22)을 기준으로 인접한 수직 게이트들이 서로 대칭되게 형성된다. 수직 게이트(20)의 상부에는 층간 절연막(24)이 형성된다.
활성 필라(12)의 4개의 측면들 중 수직 게이트(20)와 접하지 않는 나머지 1개의 측면과 접하도록 도전성 배선인 바디 라인(body line)(26)이 형성된다. 즉, 본 발명에서는 활성 필라(12)의 적어도 1개의 측면이 도전성 배선인 바디 라인(26)과 접하도록 함으로써 비트라인 접합 영역(18)의 접합 깊이가 깊게 형성되더라도 바디(필라)에 쌓인 홀(hole)이 바디 라인(26)을 통해 방전(discharge)되도록 하여 플로팅 바디 효과가 발생되지 않도록 한다. 바디 라인(26)은 수직 게이트(20)와 나란하게 진행하는 라인 타입으로 형성되며, 바디 라인(26) 양측에 형성된 활성 필라들에 공통 연결된다. 또한, 바디 라인(26) 양측에 형성된 수직 게이트(20)들도 바디 라인(26)을 기준으로 서로 대칭되게 형성된다. 바디 라인(26)은 절연막(28)에 의해 수직 게이트(20)와 분리된다.
수직 게이트(20)와 바디 라인(26)은 동일한 금속(예컨대, 텅스텐) 또는 도전물질로 형성되거나 서로 다른 금속 또는 도전물질로 형성될 수 있다.
도 2 내지 도 11은 도 1의 반도체 장치를 형성하기 위한 제조 공정을 설명하기 위한 평면도 및 단면도이다.
도 2를 참조하면, 반도체 기판(100)에서 매립 비트라인(미도시)이 형성될 영역을 식각하여 라인 타입의 트렌치(102)를 형성함으로써 후속 공정에서 활성 필라가 형성될 실리콘 라인패턴(104)을 형성한다.
다음에 도 3을 참조하면, 트렌치(102)의 하부 내측면에는 산화막(106)이 형성되고, 산화막(106)의 일측 상부에는 실리콘 라인패턴(104)의 하부에 형성된 비트라인 접합 영역(108)과 접촉되는 비트라인콘택(110)이 형성된다. 이때, 비트라인콘택(110)은 트렌치(102)를 사이에 두고 마주 보는 실리콘 라인패턴(104)의 두 측면들 중 일 측면에만 형성되는 OSC(One Side Contact) 형태로 형성된다. 그리고, 산화막(106) 및 비트라인콘택(110) 상부의 실리콘 라인패턴(104) 측벽에는 질화막(112)이 형성된다.
이러한 수직 게이트를 위한 비트라인 접합 영역(108) 및 OSC(110)의 형성은 기 공지된 다양한 방법을 통해 형성될 수 있으며, 본 발명에서는 그러한 종래의 방법들 중 어떠한 방법이 사용되어도 무방하므로 본 실시 예에서는 이에 대한 상세한 설명은 생략한다.
다음에 도 4를 참조하면, 트렌치(102)가 매립되도록 비트라인용 도전막(미도시)을 형성한 후 산화막(106) 및 비트라인콘택(110)과 동일한 높이를 갖도록 비트라인용 도전막을 에치백하여 매립 비트라인(114)을 형성한다. 이때 비트라인용 도전물질로는 금속물질(예컨대, 텅스텐)이 사용될 수 있다.
다음에 도 5를 참조하면, 트렌치(102)가 매립되도록 기판 전면에 캡핑 질화막(116)을 형성한 후 이를 평탄화(CMP)한다. 이때, 캡핑 질화막(116)은 매립 비트라인(114) 상부에 수천 Å(예컨대, 3000 Å) 정도의 두께로 형성될 수 있다.
다음에, 캡핑 질화막(116) 상부에 수직 게이트 영역을 정의하는 VG(Vertical Gate) 마스크(도 5에서 빗금친 부분)(118)를 형성한다. 이때, VG(Vertical Gate) 마스크(118)에 의해 정의되는 수직 게이트 영역은 실리콘 라인패턴(104)을 일정 간격으로 이격된 바 형태로 분리시키며, 분리된 실리콘 라인패턴(104)의 양단부의 3면이 수직 게이트 영역으로 둘러싸이도록 형성된다.
다음에 도 6을 참조하면, VG 마스크(118)를 식각 마스크로 캡핑 질화막(116) 및 실리콘 라인패턴(104)을 식각한다. 이때, 수직 게이트 영역의 캡핑 질화막(116)은 수십 내지 수백 Å(예컨대, 100 Å) 정도의 두께로 잔류하도록 식각된다. 즉, 수직 게이트가 형성될 영역의 매립 비트라인(114) 상부에 약 100 Å 정도 두께의 캡핑 질화막(116)이 잔류되도록 캡핑 질화막(116) 및 실리콘 라인패턴(104)이 식각된다.
다음에, 열처리 공정을 수행하여 노출된 실리콘 라인패턴(104)의 표면에 수십 Å(예컨대, 60 Å) 두께의 게이트 산화막(118)을 형성한다.
도 7을 참조하면, 기판 전면에 수직 게이트용 도전막(예컨대, 텅스텐)(미도시)을 형성한 후 이를 질화막(116)이 노출될 때까지 평탄화(CMP)한다.
다음에, 수직 게이트 영역의 도전막을 에치백하여 수직 게이트(120)를 형성하고, 기판 전면에 실링 질화막(122)을 형성한다. 이때, 실링 질화막(122)은 수십 Å(예컨대, 80 Å)의 두께로 형성될 수 있다.
도 8을 참조하면, 수직 게이트(120) 상부의 트렌치가 매립되도록 기판 전면에 절연막(산화막)(미도시)을 형성한 후 질화막(122)이 노출될 때까지 이를 평탄화하여 수직 게이트(120) 상부에 층간 절연막(124)을 형성한다.
도 9를 참조하면, VGI(Vertical Gate Isolation) 마스크(126)(도 9에서 빗금친 부분)를 식각 마스크로 수직 게이트 영역의 산화막(118)이 노출될 때까지 층간 절연막(124), 실링 질화막(122) 및 수직 게이트(120)를 식각하여 VGI 트렌치를 형성한다.
다음에 VGI 트렌치가 매립되도록 기판 전면에 실링 질화막(128)을 형성하고 이를 평탄화하여 수직 게이트(120)를 소자 분리시킨다. 즉, 수직 게이트(120)는 실링 질화막(128)에 의해 대칭되는 2개의 수직 게이트(120a, 120b)로 소자 분리된다. 도 9에서는 이해를 돕기 위해 평면도 상에 마스크(126)의 모습을 도시하였으나, 실링 질화막(128) 형성시 마스크(126)는 존재하지 않는다.
도 10을 참조하면, 바디 라인 영역을 정의하는 바디 마스크(130)(도 10에서 빗금친 부분)를 이용하여 실링 질화막(128, 122), 실리콘 라인패턴(104)을 순차적으로 식각하여 트렌치를 형성한다. 이러한 트렌치의 형성에 의해 비트라인 접합 영역(108) 상부의 실리콘 라인패턴(104)이 분리됨으로써 바디 라인 영역 양측에 활성 필라(도 1의 12)가 형성된다. 이때, 해당 트렌치는 바디 라인 영역과 수직 게이트 영역 사이에 캡핑 질화막(116)이 잔류되도록 형성된다. 즉, 바디 라인 영역의 폭은 VG 마스크(118)에서 단축 방향의 길이(VG 마스크에서 실리콘 라인패턴에 대응되는 영역 사이의 영역의 Y 방향 길이) 보다 작게 형성된다. 이처럼 바디 라인 영역과 수직 게이트(120a, 12b) 사이에 캡핑 질화막(116)이 잔류됨으로써 수직 게이트(120a, 120b)와 후속 공정에서 형성되는 바디 라인(132)은 캡핑 질화막(116)에 의해 절연된다.
도 11을 참조하면, 바디 라인 영역의 트렌치가 매립되도록 도전막(미도시)을 형성한 후 이를 평탄화(CMP)한다. 이때, 도전막으로는 텅스텐(W)이 사용될 수 있다. 이어서, 도전막이 수직 게이트(120a, 120b) 정도의 높이를 갖도록 도전막을 에치백하여 트렌치 하부에 바디 라인(132)을 형성한다.
다음에, 바디 라인(132) 상부의 트렌치가 매립되도록 층간 절연막(134)을 형성한 후 이를 평탄화(CMP)한다.
상술한 실시 예는 본 발명의 예시를 목적으로 한 것으로서, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
상술한 실시 예에서는 수직 게이트가 활성 필라의 3 측면을 감싸고 바디 라인은 활성 필라의 1 측면과 접하도록 형성되었으나 이에 한정되는 것은 아니다. 예컨대, 수직 게이트와 바디 라인이 각각 활성 필라의 2개의 측면과 접하도록 형성될 수도 있다. 또는 수직 게이트도 바디 라인과 같은 라인 타입으로 형성되어 활성 필라의 1개의 측면과만 접하도록 형성될 수도 있다.
또한, 활성 필라가 원형으로 형성되는 경우에는 활성 필라의 측면들 중 3/4 정도는 수직 게이트와 접하도록 형성하고 나머지 1/4 정도는 바디 라인과 접하도록 형성할 수도 있다.
10 : 반도체 기판 12 : 활성 필라
14 : 매립 비트라인 16 : 비트라인콘택
18 : 비트라인 접합 영역 20 : 수직 게이트
22, 28 : 절연막 24 : 층간 절연막
26 : 바디 라인
14 : 매립 비트라인 16 : 비트라인콘택
18 : 비트라인 접합 영역 20 : 수직 게이트
22, 28 : 절연막 24 : 층간 절연막
26 : 바디 라인
Claims (19)
- 반도체 기판에 수직하게 돌출된 제 1 활성 필라;
상기 제 1 활성 필라의 적어도 일 측면에 연결되며 매립 비트라인과 교차하는 방향을 따라 형성되는 제 1 수직 게이트; 및
상기 제 1 활성 필라의 측면 중 상기 제 1 수직 게이트와 연결되지 않은 적어도 일 측면에 연결되는 제 1 바디 라인을 포함하는 수직형 반도체 소자. - 제 1항에 있어서,
상기 제 1 수직 게이트의 일 측벽에 형성된 절연막;
상기 절연막을 기준으로 상기 제 1 수직 게이트와 대칭되게 형성되는 제 2 수직 게이트;
적어도 일 측면이 상기 제 2 수직 게이트에 연결되는 제 2 활성 필라; 및
상기 절연막을 기준으로 상기 제 1 바디 라인에 대칭되게 형성되며, 상기 제 2 활성 필라의 측면 중 상기 제 2 수직 게이트와 연결되지 않은 적어도 일 측면에 연결되는 제 2 바디 라인을 더 포함하는 것을 특징으로 하는 수직형 반도체 소자. - 제 1항에 있어서,
상기 제 1 바디 라인을 기준으로 상기 제 1 활성 필라에 대칭되게 형성되며 상기 제 1 바디 라인에 연결되는 제 3 활성 필라; 및
상기 제 1 바디 라인을 기준으로 상기 제 1 수직 게이트와 대칭되게 형성되며, 상기 제 3 활성 필라의 측면 중 상기 제 1 바디 라인과 연결되지 않은 적어도 일 측면에 연결되는 제 3 수직 게이트를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자. - 제 1항에 있어서, 상기 제 1 바디 라인은
상기 제 1 수직 게이트와 나란한 라인 타입으로 형성되는 것을 특징으로 하는 수직형 반도체 소자. - 제 1항에 있어서, 상기 제 1 수직 게이트는
상기 제 1 활성 필라를 "ㄷ"자 형상으로 감싸도록 형성되는 것을 특징으로 하는 수직형 반도체 소자. - 제 1항에 있어서, 상기 제 1 수직 게이트는
상기 제 1 활성 필라가 사각 기둥 형상으로 형성시, 상기 제 1 활성 필라의 4개의 측면들 중 3개의 측면들을 감싸도록 형성되는 것을 특징으로 하는 수직형 반도체 소자. - 제 6항에 있어서, 상기 제 1 바디 라인은
상기 활성 필라의 4개의 측면들 중 나머지 1개의 측면과 연결되도록 형성되는 것을 특징으로 하는 수직형 반도체 소자. - 반도체 기판을 식각하여 실리콘 라인패턴을 형성하는 단계;
상기 실리콘 라인패턴 사이의 제 1 트렌치 하부에 매립 비트라인을 형성하는 단계;
상기 제 1 트렌치가 매립되도록 절연막을 형성하는 단계;
상기 실리콘 라인패턴 및 상기 절연막을 식각하여 수직 게이트 영역을 정의하는 제 2 트렌치를 형성하는 단계;
상기 제 2 트렌치 내에 제 1 도전막을 형성하는 단계;
상기 제 1 도전막을 소자 분리시켜 수직 게이트를 형성하는 단계;
인접한 상기 제 2 트렌치들 사이의 상기 실리콘 라인패턴 및 상기 절연막을 식각하여 바디 라인 영역을 정의하는 제 3 트렌치를 형성하는 단계; 및
상기 제 3 트렌치 내에 제 2 도전막을 형성하여 바디 라인을 형성하는 단계를 포함하는 수직형 반도체 소자 제조 방법. - 제 8항에 있어서,
상기 매립 비트라인을 형성하기 이전에, 상기 제 1 트렌치를 사이에 두고 마주 보는 상기 실리콘 라인패턴의 두 측면들 중 일 측면에만 비트라인콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법. - 제 8항에 있어서, 상기 제 2 트렌치는
상기 실리콘 라인패턴을 일정 간격으로 분리하며, 분리된 상기 실리콘 라인패턴의 양단부의 3 측면을 노출시키는 것을 특징으로 하는 수직형 반도체 소자 제조 방법. - 제 10항에 있어서, 상기 수직 게이트를 형성하는 단계는
상기 제 1 도전막을 상기 매립 비트라인과 교차되는 방향을 따라 분리시켜 분리된 상기 제 1 도전막이 상기 실리콘 라인 패턴의 양단부의 3 측면을 둘러싸도록 하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법. - 제 8항에 있어서,
상기 제 2 트렌치가 매립되도록 상기 제 1 도전막 상부에 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법. - 제 8항에 있어서, 상기 제 3 트렌치는
상기 바디 라인 영역과 상기 수직 게이트 영역 사이에 상기 절연막이 잔류되도록 형성되는 것을 특징으로 하는 수직형 반도체 소자 제조 방법. - 제 8항에 있어서,
상기 제 3 트렌치에 의해 상기 실리콘 라인패턴이 분리되어 활성 필라가 형성되는 것을 특징으로 하는 수직형 반도체 소자 제조 방법. - 일정 간격으로 이격된 바 형태의 실리콘 라인패턴들을 형성하는 단계;
인접한 상기 실리콘 라인패턴들의 양 단부들을 각각 제 1 방향을 따라 연결시키는 제 1 수직 게이트 및 제 2 수직 게이트를 형성하는 단계;
상기 인접한 실리콘 라인패턴들의 중앙부를 상기 제 1 방향을 따라 식각하여 활성 필라들을 형성하는 단계; 및
상기 제 1 방향을 따라 상기 활성 필라들의 측면에 연결되는 바디 라인을 형성하는 단계를 포함하는 수직형 반도체 소자 제조 방법. - 제 15항에 있어서, 상기 바 형태의 실리콘 라인패턴을 형성하는 단계는
반도체 기판을 식각하여 라인 타입의 실리콘 라인패턴을 형성하는 단계;
상기 라인 타입의 실리콘 라인패턴 사이의 제 1 트렌치 하부에 매립 비트라인을 형성하는 단계;
상기 제 1 트렌치가 매립되도록 절연막을 형성하는 단계; 및
수직 게이트 영역을 정의하는 VG 마스크로 상기 라인 타입의 실리콘 라인패턴과 상기 절연막을 식각하여 제 2 트렌치 및 제 3 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법. - 제 16항에 있어서,
상기 제 1 수직 게이트 및 상기 제 2 수직 게이트를 형성하는 단계는
상기 제 2 트렌치 및 상기 제 3 트렌치 내에 제 1 도전막 및 제 2 도전막을 형성하는 단계; 및
상기 제 1 도전막 및 상기 제 2 도전막을 소자 분리하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법. - 제 17항에 있어서, 상기 활성 필라들을 형성하는 단계는
바디 라인 영역을 정의하는 바디 마스크로 상기 제 1 도전막 및 상기 제 2 도전막 사이의 상기 실리콘 라인패턴 및 상기 절연막을 식각하여 제 4 트렌치를 형성하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법. - 제 18항에 있어서, 상기 바디 라인을 형성하는 단계는
상기 제 4 트렌치 내에 제 3 도전막을 형성하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100127655A KR101213893B1 (ko) | 2010-12-14 | 2010-12-14 | 수직형 반도체 소자 및 그 제조 방법 |
| US12/981,421 US8916925B2 (en) | 2010-12-14 | 2010-12-29 | Vertical semiconductor device and method of manufacturing the same |
| US14/543,740 US20150079778A1 (en) | 2010-12-14 | 2014-11-17 | Vertical semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100127655A KR101213893B1 (ko) | 2010-12-14 | 2010-12-14 | 수직형 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120066359A KR20120066359A (ko) | 2012-06-22 |
| KR101213893B1 true KR101213893B1 (ko) | 2012-12-18 |
Family
ID=46198486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100127655A KR101213893B1 (ko) | 2010-12-14 | 2010-12-14 | 수직형 반도체 소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8916925B2 (ko) |
| KR (1) | KR101213893B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101927991B1 (ko) * | 2012-07-16 | 2018-12-12 | 에스케이하이닉스 주식회사 | 수직형 반도체 소자, 그 소자를 갖는 모듈과 시스템, 및 그 소자의 제조 방법 |
| CN112582377B (zh) * | 2020-12-11 | 2023-11-17 | 中国科学院微电子研究所 | 带侧壁互连结构的半导体装置及其制造方法及电子设备 |
| CN113540095B (zh) * | 2021-07-19 | 2023-10-24 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5874760A (en) * | 1997-01-22 | 1999-02-23 | International Business Machines Corporation | 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation |
| US6437388B1 (en) * | 2001-05-25 | 2002-08-20 | Infineon Technologies Ag | Compact trench capacitor memory cell with body contact |
| KR100618875B1 (ko) | 2004-11-08 | 2006-09-04 | 삼성전자주식회사 | 수직 채널 ｍｏｓ 트랜지스터를 구비한 반도체 메모리소자 및 그 제조방법 |
| KR100985412B1 (ko) | 2008-03-21 | 2010-10-06 | 주식회사 하이닉스반도체 | 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체장치 및 그 제조 방법 |
| US20100090263A1 (en) * | 2008-10-10 | 2010-04-15 | Qimonda Ag | Memory devices including semiconductor pillars |
| KR20100097468A (ko) | 2009-02-26 | 2010-09-03 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| KR101116360B1 (ko) * | 2010-06-04 | 2012-03-09 | 주식회사 하이닉스반도체 | 매립비트라인을 구비한 반도체장치 및 그 제조 방법 |
-
2010
- 2010-12-14 KR KR1020100127655A patent/KR101213893B1/ko not_active IP Right Cessation
- 2010-12-29 US US12/981,421 patent/US8916925B2/en not_active Expired - Fee Related
-
2014
- 2014-11-17 US US14/543,740 patent/US20150079778A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US8916925B2 (en) | 2014-12-23 |
| US20120146131A1 (en) | 2012-06-14 |
| KR20120066359A (ko) | 2012-06-22 |
| US20150079778A1 (en) | 2015-03-19 |
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Legal Events
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| E902 | Notification of reason for refusal | ||
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|
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